JP2000340790A - 半導体装置およびその製造方法ならびに電界効果型トランジスタ - Google Patents
半導体装置およびその製造方法ならびに電界効果型トランジスタInfo
- Publication number
- JP2000340790A JP2000340790A JP11148599A JP14859999A JP2000340790A JP 2000340790 A JP2000340790 A JP 2000340790A JP 11148599 A JP11148599 A JP 11148599A JP 14859999 A JP14859999 A JP 14859999A JP 2000340790 A JP2000340790 A JP 2000340790A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- semiconductor device
- boron
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 空乏層の発生を抑制でき、電気信号の伝達速
度が低下しない半導体装置を提供する。 【解決手段】 電界効果型のトランジスタ１１１は、シ
リコン基板１と、シリコン基板１の上に形成されたゲー
ト電極８とを備える。ゲート電極８は、ボロンを含む水
素化合物が注入された半導体層を含む。
度が低下しない半導体装置を提供する。 【解決手段】 電界効果型のトランジスタ１１１は、シ
リコン基板１と、シリコン基板１の上に形成されたゲー
ト電極８とを備える。ゲート電極８は、ボロンを含む水
素化合物が注入された半導体層を含む。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法ならびに電界効果型トランジスタに関
し、特に、不純物が注入された半導体層を含む半導体装
置およびその製造方法ならびに電界効果型トランジスタ
に関するものである。
びその製造方法ならびに電界効果型トランジスタに関
し、特に、不純物が注入された半導体層を含む半導体装
置およびその製造方法ならびに電界効果型トランジスタ
に関するものである。
【０００２】
【従来の技術】従来、半導体装置を構成する電極層とし
ては、ポリシリコンなどの半導体層に不純物イオンを注
入したものが多く用いられている。図１９は、従来の半
導体装置（電界効果型トランジスタ）の断面図である。
図１９を参照して、従来の半導体装置では、シリコン基
板２０１の表面にトレンチ２０２が形成されている。ト
レンチ２０２には素子を分離するためのシリコン酸化膜
２０３が埋込まれている。シリコン酸化膜２０３で囲ま
れた領域には、ｎ型の不純物が注入されたチャネルドー
プ領域２０５が形成されている。
ては、ポリシリコンなどの半導体層に不純物イオンを注
入したものが多く用いられている。図１９は、従来の半
導体装置（電界効果型トランジスタ）の断面図である。
図１９を参照して、従来の半導体装置では、シリコン基
板２０１の表面にトレンチ２０２が形成されている。ト
レンチ２０２には素子を分離するためのシリコン酸化膜
２０３が埋込まれている。シリコン酸化膜２０３で囲ま
れた領域には、ｎ型の不純物が注入されたチャネルドー
プ領域２０５が形成されている。
【０００３】シリコン基板１の表面には、１対のソース
およびドレイン領域２１０とゲート電極２０８からなる
電界効果型トランジスタが形成されている。ソースおよ
びドレイン領域２１０には、ｐ型の不純物（ボロン）が
注入されている。隣り合うソースおよびドレイン領域２
１０の間では、シリコン基板２０１の上にゲート酸化膜
２０７を介在させてポリシリコンからなるゲート電極２
０８が形成されている。ゲート電極２０８にはｐ型の不
純物であるボロンが注入されている。
およびドレイン領域２１０とゲート電極２０８からなる
電界効果型トランジスタが形成されている。ソースおよ
びドレイン領域２１０には、ｐ型の不純物（ボロン）が
注入されている。隣り合うソースおよびドレイン領域２
１０の間では、シリコン基板２０１の上にゲート酸化膜
２０７を介在させてポリシリコンからなるゲート電極２
０８が形成されている。ゲート電極２０８にはｐ型の不
純物であるボロンが注入されている。
【０００４】次に、図１９で示す半導体装置の製造方法
について説明する。図１９で示す半導体装置を製造する
際には、まず、シリコン基板２０１にトレンチ２０２を
形成し、このトレンチ２０２を埋込むシリコン酸化膜２
０３を形成する。シリコン基板２０１にｎ型の不純物イ
オンを注入することにより、チャネルドープ領域２０５
を形成する。シリコン基板２０１上に熱酸化法によりシ
リコン酸化膜を形成し、そのシリコン酸化膜上にポリシ
リコン層を形成する。ポリシリコン層にＢＦ2を注入す
ることによりポリシリコン層にボロンを注入する。ポリ
シリコン層とシリコン酸化膜とを所定の形状にパターニ
ングすることにより、ゲート酸化膜２０７とゲート電極
２０８を形成する。ゲート電極２０８をマスクとしてシ
リコン基板２０１にボロンを注入することにより、ソー
スおよびドレイン領域２１０を形成する。このようにし
て図１９で示す半導体装置が完成する。
について説明する。図１９で示す半導体装置を製造する
際には、まず、シリコン基板２０１にトレンチ２０２を
形成し、このトレンチ２０２を埋込むシリコン酸化膜２
０３を形成する。シリコン基板２０１にｎ型の不純物イ
オンを注入することにより、チャネルドープ領域２０５
を形成する。シリコン基板２０１上に熱酸化法によりシ
リコン酸化膜を形成し、そのシリコン酸化膜上にポリシ
リコン層を形成する。ポリシリコン層にＢＦ2を注入す
ることによりポリシリコン層にボロンを注入する。ポリ
シリコン層とシリコン酸化膜とを所定の形状にパターニ
ングすることにより、ゲート酸化膜２０７とゲート電極
２０８を形成する。ゲート電極２０８をマスクとしてシ
リコン基板２０１にボロンを注入することにより、ソー
スおよびドレイン領域２１０を形成する。このようにし
て図１９で示す半導体装置が完成する。
【０００５】
【発明が解決しようとする課題】図２０は、図１９で示
すゲート電極２０内のボロンの濃度分布を示すグラフで
ある。図１９と図２０を参照して、ゲート電極２０８内
では、深さＸが０であるゲート電極２０８の上面２０８
ａでボロンの濃度が低く、深さＸが深くなるに従ってボ
ロンの濃度も大きくなる。深さＸがｔmaxのときに、ボ
ロンの濃度が最大となり、深さＸがさらに深くなるとボ
ロンの濃度が減少し、深さＸがｔのとき、ボロンの濃度
が最小となる。そのため、ボロンの濃度分布は、深さＸ
がｔmaxの近傍で鋭いピークを持つような分布となる。
すゲート電極２０内のボロンの濃度分布を示すグラフで
ある。図１９と図２０を参照して、ゲート電極２０８内
では、深さＸが０であるゲート電極２０８の上面２０８
ａでボロンの濃度が低く、深さＸが深くなるに従ってボ
ロンの濃度も大きくなる。深さＸがｔmaxのときに、ボ
ロンの濃度が最大となり、深さＸがさらに深くなるとボ
ロンの濃度が減少し、深さＸがｔのとき、ボロンの濃度
が最小となる。そのため、ボロンの濃度分布は、深さＸ
がｔmaxの近傍で鋭いピークを持つような分布となる。
【０００６】ゲート電極２０８中のボロンはＢＦ2のイ
オンの形で注入される。このイオンは単一の質量数を持
つため、その質量のイオンは注入される際にすべて同じ
運動エネルギを持つ。したがって、同じエネルギで同じ
質量のイオンが注入されると注入されたボロンがほぼ同
じ深さの領域で止まり、その領域でのボロンの濃度が高
くなる。その結果、図２０で示すような鋭いピークを有
し、上面２０８ａと下面２０８ｂの部分では、ボロンの
濃度が小さくなる。
オンの形で注入される。このイオンは単一の質量数を持
つため、その質量のイオンは注入される際にすべて同じ
運動エネルギを持つ。したがって、同じエネルギで同じ
質量のイオンが注入されると注入されたボロンがほぼ同
じ深さの領域で止まり、その領域でのボロンの濃度が高
くなる。その結果、図２０で示すような鋭いピークを有
し、上面２０８ａと下面２０８ｂの部分では、ボロンの
濃度が小さくなる。
【０００７】このボロンの濃度が小さい上面２０８ａと
下面２０８ｂの領域では、空乏層が生じやすくなるため
導電性が悪化することがある。その結果、電気信号の伝
達が遅れ、ひいては半導体装置の高速化を妨げるという
問題がある。
下面２０８ｂの領域では、空乏層が生じやすくなるため
導電性が悪化することがある。その結果、電気信号の伝
達が遅れ、ひいては半導体装置の高速化を妨げるという
問題がある。
【０００８】また、ボロンは二フッ化ボロン（ＢＦ2）
の形で注入されるため、フッ素もゲート電極２０８内に
注入される。このフッ素はボロンの活性を妨げやすいた
め、フッ素がゲート電極２０８内に存在すると、そのフ
ッ素が存在する領域で空乏層が発生しやすくなる。その
結果、半導体装置の高速化を妨げるという問題がある。
の形で注入されるため、フッ素もゲート電極２０８内に
注入される。このフッ素はボロンの活性を妨げやすいた
め、フッ素がゲート電極２０８内に存在すると、そのフ
ッ素が存在する領域で空乏層が発生しやすくなる。その
結果、半導体装置の高速化を妨げるという問題がある。
【０００９】さらに、１つのフッ化ボロン（ＢＦ2）分
子内に含まれるボロン原子の数が１であり、少ないた
め、注入時間を長くする必要がある。その結果生産効率
が低下するという問題がある。
子内に含まれるボロン原子の数が１であり、少ないた
め、注入時間を長くする必要がある。その結果生産効率
が低下するという問題がある。
【００１０】そこで、この発明は、上述のような問題点
を解決するためになされたものであり、電気信号の伝達
の高速化が可能であり、かつ生産効率の高い半導体装置
およびその製造方法を提供することを目的とする。
を解決するためになされたものであり、電気信号の伝達
の高速化が可能であり、かつ生産効率の高い半導体装置
およびその製造方法を提供することを目的とする。
【００１１】また、この発明は、高速動作が可能でかつ
生産効率が高い電界効果型トランジスタを提供すること
を目的とする。
生産効率が高い電界効果型トランジスタを提供すること
を目的とする。
【００１２】
【課題を解決するための手段】この発明に従った半導体
装置は、半導体基板と、半導体基板の上に形成された電
極層とを備える。電極層は、ボロンを含む水素化合物が
注入された半導体層を含む。
装置は、半導体基板と、半導体基板の上に形成された電
極層とを備える。電極層は、ボロンを含む水素化合物が
注入された半導体層を含む。
【００１３】このように構成された半導体装置において
は、ボロンを含む水素化合物は、注入されれば、さまざ
まな質量数のイオンとなる。そのため、このイオンが注
入された際には、重いイオンは浅い部分に注入されて軽
いイオンは深い部分に注入される。そのため、半導体層
の全体にイオンが注入されることになる。その結果、半
導体層内の不純物濃度分布が均一となり、電極層内で空
乏層が発生することがない。したがって、電気信号の伝
達の高速化を妨げることがない。
は、ボロンを含む水素化合物は、注入されれば、さまざ
まな質量数のイオンとなる。そのため、このイオンが注
入された際には、重いイオンは浅い部分に注入されて軽
いイオンは深い部分に注入される。そのため、半導体層
の全体にイオンが注入されることになる。その結果、半
導体層内の不純物濃度分布が均一となり、電極層内で空
乏層が発生することがない。したがって、電気信号の伝
達の高速化を妨げることがない。
【００１４】また、ボロンの水素化合物はフッ素を含ま
ないので、これを注入しても半導体層内にはフッ素が存
在しない。その結果、電極層内で空乏層が発生せず、電
気信号の伝達の高速化を妨げることがない。
ないので、これを注入しても半導体層内にはフッ素が存
在しない。その結果、電極層内で空乏層が発生せず、電
気信号の伝達の高速化を妨げることがない。
【００１５】好ましくは、電極層は半導体層の上に形成
された金属層を含む。この場合、金属層により電極層の
電気抵抗が小さくなるため、電気信号の伝達の高速化を
図ることができる。
された金属層を含む。この場合、金属層により電極層の
電気抵抗が小さくなるため、電気信号の伝達の高速化を
図ることができる。
【００１６】また、好ましくは半導体層はシリコンを含
む。さらに好ましくは、電極層は、絶縁膜を介在させて
半導体基板の上に形成されたゲート電極を含む。
む。さらに好ましくは、電極層は、絶縁膜を介在させて
半導体基板の上に形成されたゲート電極を含む。
【００１７】この発明に従った電界効果型トランジスタ
は、半導体基板と、半導体基板の上に絶縁膜を介在させ
て形成されたゲート電極と、ゲート電極の両側の半導体
基板の表面に互いに距離を隔てて形成された１対のソー
スおよびドレイン領域とを備える。ゲート電極は、ボロ
ンを含む水素化合物が注入された半導体層を含む。
は、半導体基板と、半導体基板の上に絶縁膜を介在させ
て形成されたゲート電極と、ゲート電極の両側の半導体
基板の表面に互いに距離を隔てて形成された１対のソー
スおよびドレイン領域とを備える。ゲート電極は、ボロ
ンを含む水素化合物が注入された半導体層を含む。
【００１８】このように構成された電界効果型トランジ
スタにおいては、ボロンを含む水素化合物は注入される
際にさまざまな質量数のイオンとなり、重いイオンは浅
い部分に注入され、軽いイオンは深い部分に注入され
る。その結果、半導体層全体にイオンが注入され、半導
体層内の不純物濃度の分布が均一となる。また、ボロン
の水素化合物はフッ素を含まないため、ボロンの活性を
妨げることがない。その結果、ゲート電極内に空乏層が
発生せず、ゲート電極に印加した電圧は絶縁膜を介して
すぐに半導体基板に伝わる。その結果、電界効果型トラ
ンジスタの高速動作が可能となる。
スタにおいては、ボロンを含む水素化合物は注入される
際にさまざまな質量数のイオンとなり、重いイオンは浅
い部分に注入され、軽いイオンは深い部分に注入され
る。その結果、半導体層全体にイオンが注入され、半導
体層内の不純物濃度の分布が均一となる。また、ボロン
の水素化合物はフッ素を含まないため、ボロンの活性を
妨げることがない。その結果、ゲート電極内に空乏層が
発生せず、ゲート電極に印加した電圧は絶縁膜を介して
すぐに半導体基板に伝わる。その結果、電界効果型トラ
ンジスタの高速動作が可能となる。
【００１９】この発明の１つの局面に従った半導体装置
の製造方法は、半導体基板の上に半導体層を形成する工
程と、半導体層を所定の形状にパターニングする工程
と、パターニングされた半導体層にボロンを含む水素化
合物を注入して電極層を形成する工程とを備える。
の製造方法は、半導体基板の上に半導体層を形成する工
程と、半導体層を所定の形状にパターニングする工程
と、パターニングされた半導体層にボロンを含む水素化
合物を注入して電極層を形成する工程とを備える。
【００２０】このような半導体装置の製造方法において
は、半導体層に注入される、ボロンを含む水素化合物
は、さまざまな質量数のイオンとなる。そのため、注入
される際に重いイオンは浅い部分に注入され、軽いイオ
ンは深い部分に注入される。その結果、半導体層の全体
にイオンが注入され、半導体層内の不純物濃度の分布が
均一となる。したがって、電極層内で空乏層が発生せ
ず、電気信号の伝達の高速化が可能となる。また、半導
体層に注入される、ボロンを含む水素化合物はフッ素を
含まないため、ボロンの活性を低下させることがない。
その結果、電極層内に空乏層が発生せず、電気信号の伝
達の高速化が可能となる。
は、半導体層に注入される、ボロンを含む水素化合物
は、さまざまな質量数のイオンとなる。そのため、注入
される際に重いイオンは浅い部分に注入され、軽いイオ
ンは深い部分に注入される。その結果、半導体層の全体
にイオンが注入され、半導体層内の不純物濃度の分布が
均一となる。したがって、電極層内で空乏層が発生せ
ず、電気信号の伝達の高速化が可能となる。また、半導
体層に注入される、ボロンを含む水素化合物はフッ素を
含まないため、ボロンの活性を低下させることがない。
その結果、電極層内に空乏層が発生せず、電気信号の伝
達の高速化が可能となる。
【００２１】この発明の別の局面に従った半導体装置の
製造方法は、半導体基板の上に半導体層を形成する工程
と、半導体層にボロンを含む水素化合物を注入して導電
層を形成する工程と、導電層を所定の形状にパターニン
グして電極層を形成する工程とを備える。
製造方法は、半導体基板の上に半導体層を形成する工程
と、半導体層にボロンを含む水素化合物を注入して導電
層を形成する工程と、導電層を所定の形状にパターニン
グして電極層を形成する工程とを備える。
【００２２】このような半導体装置の製造方法において
は、半導体層に注入される、ボロンを含む水素化合物
は、さまざまな質量数のイオンとなる。そのため、重い
イオンは浅い部分に注入され、軽いイオンは深い部分に
注入される。その結果、半導体層の全体にイオンが注入
され、半導体層内の不純物濃度分布が均一となる。した
がって、電極層内に空乏層が発生せず、電気信号の伝達
の高速化が可能となる。また、半導体層に注入される、
ボロンを含む水素化合物はフッ素を含まないため、ボロ
ンの活性を低下させることがない。その結果、電極層内
で空乏層が発生せず、電気信号の伝達の高速動作が可能
となる。
は、半導体層に注入される、ボロンを含む水素化合物
は、さまざまな質量数のイオンとなる。そのため、重い
イオンは浅い部分に注入され、軽いイオンは深い部分に
注入される。その結果、半導体層の全体にイオンが注入
され、半導体層内の不純物濃度分布が均一となる。した
がって、電極層内に空乏層が発生せず、電気信号の伝達
の高速化が可能となる。また、半導体層に注入される、
ボロンを含む水素化合物はフッ素を含まないため、ボロ
ンの活性を低下させることがない。その結果、電極層内
で空乏層が発生せず、電気信号の伝達の高速動作が可能
となる。
【００２３】また好ましくは半導体装置の製造方法は、
導電層の上に金属層を形成する工程をさらに備える。電
極層を形成する工程は、導電層と金属層とを所定の形状
にパターニングして電極層を形成することを含む。この
場合、電極層が金属層をも有するので、電極層の電気抵
抗を低下させることができ、電極層での電気信号の伝達
の高速化を図ることができる。
導電層の上に金属層を形成する工程をさらに備える。電
極層を形成する工程は、導電層と金属層とを所定の形状
にパターニングして電極層を形成することを含む。この
場合、電極層が金属層をも有するので、電極層の電気抵
抗を低下させることができ、電極層での電気信号の伝達
の高速化を図ることができる。
【００２４】また、ボロンを含む水素化合物はボロン原
子を２つ以上含むことが好ましい。この場合、水素化合
物がボロン原子を多く含むので、短時間に多くのボロン
を注入することができ、生産効率を向上させることがで
きる。さらに、ボロンの数が多くなるとイオンの質量数
も大きくなるため、注入エネルギを大きくする必要があ
る。注入エネルギが大きくなると注入効率も上昇するた
め、さらに半導体装置の生産効率を向上させることがで
きる。
子を２つ以上含むことが好ましい。この場合、水素化合
物がボロン原子を多く含むので、短時間に多くのボロン
を注入することができ、生産効率を向上させることがで
きる。さらに、ボロンの数が多くなるとイオンの質量数
も大きくなるため、注入エネルギを大きくする必要があ
る。注入エネルギが大きくなると注入効率も上昇するた
め、さらに半導体装置の生産効率を向上させることがで
きる。
【００２５】好ましくは、ボロンを含む水素化合物は、
第１の数の水素原子を含む水素化合物と、第１の数より
も大きい第２の数の水素原子の差となる。そのため、そ
れぞれの水素化合物の質量数の差がわずかになるため、
不純物濃度の分布を制御しやすくなる。
第１の数の水素原子を含む水素化合物と、第１の数より
も大きい第２の数の水素原子の差となる。そのため、そ
れぞれの水素化合物の質量数の差がわずかになるため、
不純物濃度の分布を制御しやすくなる。
【００２６】また好ましくは、半導体層を形成する工程
は、シランガスを半導体基板の上に供給することによ
り、多結晶シリコンを含む半導体層を形成することを含
む。
は、シランガスを半導体基板の上に供給することによ
り、多結晶シリコンを含む半導体層を形成することを含
む。
【００２７】また好ましくは、半導体層を形成する工程
は、半導体基板の上に絶縁膜を介在させて半導体層を形
成することを含む。
は、半導体基板の上に絶縁膜を介在させて半導体層を形
成することを含む。
【００２８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。
いて、図面を用いて説明する。
【００２９】（実施の形態１）図１は、この発明の実施
の形態１に従った半導体装置の断面図である。図１を参
照して、この発明の実施の形態１に従った半導体装置で
は、シリコン基板１の表面にトレンチ２が形成されてい
る。トレンチ２を埋込むシリコン酸化膜３が形成されて
いる。
の形態１に従った半導体装置の断面図である。図１を参
照して、この発明の実施の形態１に従った半導体装置で
は、シリコン基板１の表面にトレンチ２が形成されてい
る。トレンチ２を埋込むシリコン酸化膜３が形成されて
いる。
【００３０】シリコン基板１の表面は、ｐ型のトランジ
スタが形成されるｐＭＯＳ（Metal-Oxide Semiconducto
r）領域１０１と、ｎ型のトランジスタが形成されるｎ
ＭＯＳ領域１０２とが形成されている。
スタが形成されるｐＭＯＳ（Metal-Oxide Semiconducto
r）領域１０１と、ｎ型のトランジスタが形成されるｎ
ＭＯＳ領域１０２とが形成されている。
【００３１】ｐＭＯＳ領域１０１には、ｐ型の電界効果
型のトランジスタ１１１が形成されている。トランジス
タ１１１は、シリコン基板１の表面に形成された、１対
のソース・ドレイン領域としてのｐ型の不純物領域１０
と、シリコン基板１上にゲート酸化膜７を介在させて形
成されたゲート電極８により構成される。ゲート電極８
にはボロンが注入されている。また、ゲート電極８の下
のシリコン基板１の部分には、ｎ型の不純物が注入され
たチャネルドープ領域５が形成されている。
型のトランジスタ１１１が形成されている。トランジス
タ１１１は、シリコン基板１の表面に形成された、１対
のソース・ドレイン領域としてのｐ型の不純物領域１０
と、シリコン基板１上にゲート酸化膜７を介在させて形
成されたゲート電極８により構成される。ゲート電極８
にはボロンが注入されている。また、ゲート電極８の下
のシリコン基板１の部分には、ｎ型の不純物が注入され
たチャネルドープ領域５が形成されている。
【００３２】ｎＭＯＳ領域１０２には、ｎ型の電界効果
型のトランジスタ１１２が形成されている。トランジス
タ１１２は、シリコン基板１の表面に形成された、１対
のソース・ドレイン領域としてのｎ型の不純物領域１１
と、シリコン基板１の表面にゲート酸化膜７を介在させ
て形成された電極層および半導体層としてのゲート電極
９とにより構成される。ゲート電極９にはｎ型の不純物
イオン（リン）が注入されている。ゲート電極９の下の
シリコン基板１の部分には、ｐ型の不純物イオンが注入
されてｐ型のチャネルドープ領域６が形成されている。
型のトランジスタ１１２が形成されている。トランジス
タ１１２は、シリコン基板１の表面に形成された、１対
のソース・ドレイン領域としてのｎ型の不純物領域１１
と、シリコン基板１の表面にゲート酸化膜７を介在させ
て形成された電極層および半導体層としてのゲート電極
９とにより構成される。ゲート電極９にはｎ型の不純物
イオン（リン）が注入されている。ゲート電極９の下の
シリコン基板１の部分には、ｐ型の不純物イオンが注入
されてｐ型のチャネルドープ領域６が形成されている。
【００３３】図２は、図１中のゲート電極を拡大して示
す断面図であり、図３は、ゲート電極８内のボロンの濃
度分布を示すグラフである。図２および図３を参照し
て、ゲート電極８は、上面８ａと下面８ｂとを有する。
下面８ｂはゲート酸化膜７と接触している。
す断面図であり、図３は、ゲート電極８内のボロンの濃
度分布を示すグラフである。図２および図３を参照し
て、ゲート電極８は、上面８ａと下面８ｂとを有する。
下面８ｂはゲート酸化膜７と接触している。
【００３４】上面８ａから測定したゲート電極８の深さ
をＸとすると、図３を参照して、深さＸが０の部分（上
面８ａ）と深さＸがｔである下面８ｂにおいてボロンの
濃度が小さく、上面８ａと下面８ｂのほぼ中間の深さＸ
がｔ１の部分でボロンの濃度が最も大きくなっている。
をＸとすると、図３を参照して、深さＸが０の部分（上
面８ａ）と深さＸがｔである下面８ｂにおいてボロンの
濃度が小さく、上面８ａと下面８ｂのほぼ中間の深さＸ
がｔ１の部分でボロンの濃度が最も大きくなっている。
【００３５】曲線２１がゲート電極８内のボロンの濃度
を示す。点線２２は、Ｂ2Ｈ5濃度を示す。点線２３はＢ
2Ｈ4濃度を示す。点線２４はＢ2Ｈ3濃度を示す。点線２
５はＢ2Ｈ2濃度を示す。このように、点線２２、２３、
２４および２５で示すグラフを重ねると曲線２１で示す
グラフとなる。
を示す。点線２２は、Ｂ2Ｈ5濃度を示す。点線２３はＢ
2Ｈ4濃度を示す。点線２４はＢ2Ｈ3濃度を示す。点線２
５はＢ2Ｈ2濃度を示す。このように、点線２２、２３、
２４および２５で示すグラフを重ねると曲線２１で示す
グラフとなる。
【００３６】次に、図１〜図３で示す半導体装置の製造
方法について説明する。図４、図６〜図９は、図１〜図
３で示す半導体装置の製造工程を示す断面図である。図
５は、この製造方法で用いた装置を示す模式図である。
方法について説明する。図４、図６〜図９は、図１〜図
３で示す半導体装置の製造工程を示す断面図である。図
５は、この製造方法で用いた装置を示す模式図である。
【００３７】図４を参照して、シリコン基板１の表面に
トレンチ２を形成する。トレンチ２を埋込むようにシリ
コン酸化膜３を形成する。ｐＭＯＳ領域１０１にのみｎ
型の不純物を注入することによりチャネルドープ領域５
を形成する。ｎＭＯＳ領域１０２にのみｐ型の不純物イ
オンを注入することによりチャネルドープ領域６を形成
する。シリコン基板１の表面に熱酸化法によりシリコン
酸化膜３１を形成する。シリコン酸化膜３１上にＣＶＤ
（Chemical Vapor Deposition）法によりポリシリコン
層３２を形成する。ポリシリコン層３２上にｎＭＯＳ領
域１０２を覆うレジストパターン３３を形成する。
トレンチ２を形成する。トレンチ２を埋込むようにシリ
コン酸化膜３を形成する。ｐＭＯＳ領域１０１にのみｎ
型の不純物を注入することによりチャネルドープ領域５
を形成する。ｎＭＯＳ領域１０２にのみｐ型の不純物イ
オンを注入することによりチャネルドープ領域６を形成
する。シリコン基板１の表面に熱酸化法によりシリコン
酸化膜３１を形成する。シリコン酸化膜３１上にＣＶＤ
（Chemical Vapor Deposition）法によりポリシリコン
層３２を形成する。ポリシリコン層３２上にｎＭＯＳ領
域１０２を覆うレジストパターン３３を形成する。
【００３８】図５を参照して、レジストパターン３３が
形成されたシリコン基板１に注入装置４０を用いてボロ
ンの注入を行なう。注入装置４０は、チャンバ４１と、
引出電極４２および４３と、質量分析器４４と、フィラ
メント４６と、直流電源４７および４８とを有する。
形成されたシリコン基板１に注入装置４０を用いてボロ
ンの注入を行なう。注入装置４０は、チャンバ４１と、
引出電極４２および４３と、質量分析器４４と、フィラ
メント４６と、直流電源４７および４８とを有する。
【００３９】チャンバ４１内にフィラメント４６が設け
られる。チャンバ４１の電位は直流電源４７により負に
設定される。引出電極４２は直流電源４８と電気的に接
続されており、引出電極４２の電位は正となっている。
引出電極４３はアースされている。
られる。チャンバ４１の電位は直流電源４７により負に
設定される。引出電極４２は直流電源４８と電気的に接
続されており、引出電極４２の電位は正となっている。
引出電極４３はアースされている。
【００４０】質量分析器４４には磁場が加えられてお
り、質量分析器４４内を通るイオンは、この磁場により
ローレンツ力を受ける。このため、質量分析器４４を通
るイオンは円運動をする。なお、直流電源４７の電圧は
３ｋＶ以上２０ｋＶ以下であり、直流電源４８の電圧は
１ｋＶ以上５ｋＶ以下である。
り、質量分析器４４内を通るイオンは、この磁場により
ローレンツ力を受ける。このため、質量分析器４４を通
るイオンは円運動をする。なお、直流電源４７の電圧は
３ｋＶ以上２０ｋＶ以下であり、直流電源４８の電圧は
１ｋＶ以上５ｋＶ以下である。
【００４１】このような注入装置４０のチャンバ４１に
矢印４５で示す方向からジボラン（Ｂ2Ｈ6）を導入す
る。また、チャンバ４１内の圧力を減圧すると同時にフ
ィラメント４６に電流を流し、さらに磁場を与えること
により、アーク放電が起こり、ジボランをイオン化す
る。これにより、ジボランはボロンを含む水素化合物と
してのＢ2Ｈ5、Ｂ2Ｈ4、Ｂ2Ｈ3およびＢ2Ｈ2などのイオ
ンとなる。
矢印４５で示す方向からジボラン（Ｂ2Ｈ6）を導入す
る。また、チャンバ４１内の圧力を減圧すると同時にフ
ィラメント４６に電流を流し、さらに磁場を与えること
により、アーク放電が起こり、ジボランをイオン化す
る。これにより、ジボランはボロンを含む水素化合物と
してのＢ2Ｈ5、Ｂ2Ｈ4、Ｂ2Ｈ3およびＢ2Ｈ2などのイオ
ンとなる。
【００４２】これらのイオンは引出電極４８により引付
けられるため、矢印４９ａで示す方向に向かって加速さ
れる。さらに、イオンは質量分析器４４内に入り磁場に
よりその進路を曲げられる。このとき、円弧状の軌道の
半径は、上述の引出電極４８の電位を２０ｋＶとした場
合には１．１ｍとなる。
けられるため、矢印４９ａで示す方向に向かって加速さ
れる。さらに、イオンは質量分析器４４内に入り磁場に
よりその進路を曲げられる。このとき、円弧状の軌道の
半径は、上述の引出電極４８の電位を２０ｋＶとした場
合には１．１ｍとなる。
【００４３】これにより、矢印３４で示す方向からシリ
コン基板１の表面にＢ2Ｈx（ｘ＝２〜５）のイオンが注
入される。このとき、軽いイオン（Ｂ2Ｈ2のイオン）
は、ポリシリコン層３２の深い部分に注入され、重いイ
オン（Ｂ2Ｈ5のイオン）はポリシリコン層３２の浅い部
分に注入にされる。これにより、ボロンが注入されたポ
リシリコン層３５を形成する。
コン基板１の表面にＢ2Ｈx（ｘ＝２〜５）のイオンが注
入される。このとき、軽いイオン（Ｂ2Ｈ2のイオン）
は、ポリシリコン層３２の深い部分に注入され、重いイ
オン（Ｂ2Ｈ5のイオン）はポリシリコン層３２の浅い部
分に注入にされる。これにより、ボロンが注入されたポ
リシリコン層３５を形成する。
【００４４】図６を参照して、ｐＭＯＳ領域１０１を覆
うレジストパターン３６を形成する。レジストパターン
３６をマスクとしてポリシリコン層３２に矢印３７で示
す方向からリンをイオン注入することにより、リンが注
入されたポリシリコン層３８を形成する。
うレジストパターン３６を形成する。レジストパターン
３６をマスクとしてポリシリコン層３２に矢印３７で示
す方向からリンをイオン注入することにより、リンが注
入されたポリシリコン層３８を形成する。
【００４５】図７を参照して、ポリシリコン層３５およ
び３８上にレジストパターン５１を形成する。レジスト
パターン５１に従ってポリシリコン層３５および３８と
シリコン酸化膜３１とをエッチングする。これにより、
ゲート電極８および９とゲート酸化膜７を形成する。
び３８上にレジストパターン５１を形成する。レジスト
パターン５１に従ってポリシリコン層３５および３８と
シリコン酸化膜３１とをエッチングする。これにより、
ゲート電極８および９とゲート酸化膜７を形成する。
【００４６】図８を参照して、ｎＭＯＳ領域１０２を覆
うレジストパターン５２を形成する。レジストパターン
５２をマスクとしてシリコン基板１に図５で示したのと
同様の方法でジボランを原料として矢印５３で示す方向
からＢ2Ｈx（ｘ＝２〜５）のイオンを注入量１×１０15
〜５×１０15ｃｍ-2、注入エネルギ５〜２０ｋｅＶで注
入する。これにより、ボロンの濃度が１０18〜１０20ｃ
ｍ-3の不純物領域１０を形成する。なお、不純物領域１
０を形成する際にはゲート電極８にもボロンが注入さ
れ、ゲート電極８内に不純物濃度は１０20ｃｍ-3以下と
なる。
うレジストパターン５２を形成する。レジストパターン
５２をマスクとしてシリコン基板１に図５で示したのと
同様の方法でジボランを原料として矢印５３で示す方向
からＢ2Ｈx（ｘ＝２〜５）のイオンを注入量１×１０15
〜５×１０15ｃｍ-2、注入エネルギ５〜２０ｋｅＶで注
入する。これにより、ボロンの濃度が１０18〜１０20ｃ
ｍ-3の不純物領域１０を形成する。なお、不純物領域１
０を形成する際にはゲート電極８にもボロンが注入さ
れ、ゲート電極８内に不純物濃度は１０20ｃｍ-3以下と
なる。
【００４７】図９を参照して、ｐＭＯＳ領域１０１を覆
うレジストパターン５５を形成する。レジストパターン
５５をマスクとしてシリコン基板１に矢印５６で示す方
向からリンを注入量１×１０15〜５×１０15ｃｍ-2、注
入エネルギ５〜２０ｋｅＶで注入する。これにより、リ
ンの濃度が１０18〜１０20ｃｍ-3の不純物領域１１を形
成する。なお、不純物領域１１を形成する際には、ゲー
ト電極９にもリンが注入され、ゲート電極９内のリンの
濃度は１０18〜１０20ｃｍ-3となる。その後、レジスト
パターン５５を除去して図１〜３で示す半導体装置が完
成する。
うレジストパターン５５を形成する。レジストパターン
５５をマスクとしてシリコン基板１に矢印５６で示す方
向からリンを注入量１×１０15〜５×１０15ｃｍ-2、注
入エネルギ５〜２０ｋｅＶで注入する。これにより、リ
ンの濃度が１０18〜１０20ｃｍ-3の不純物領域１１を形
成する。なお、不純物領域１１を形成する際には、ゲー
ト電極９にもリンが注入され、ゲート電極９内のリンの
濃度は１０18〜１０20ｃｍ-3となる。その後、レジスト
パターン５５を除去して図１〜３で示す半導体装置が完
成する。
【００４８】このような半導体装置とその製造方法に従
えば、イオン源として用いるジボランは、さまざまな質
量数のボロンの水素化合物になり、これらがポリシリコ
ン層に注入される。このとき、質量数の大きいイオン
（Ｂ2Ｈ5）は浅い部分、すなわち、ゲート電極８の上面
８ａ近傍に注入され、質量数の小さいイオン（Ｂ2Ｈ2）
は下面８ｂの近傍にまで注入される。そのため、図３で
示すように、ボロンの濃度がゲート電極８内で大きく変
化することがなくゲート電極８に空乏層が発生するのを
防止することができる。
えば、イオン源として用いるジボランは、さまざまな質
量数のボロンの水素化合物になり、これらがポリシリコ
ン層に注入される。このとき、質量数の大きいイオン
（Ｂ2Ｈ5）は浅い部分、すなわち、ゲート電極８の上面
８ａ近傍に注入され、質量数の小さいイオン（Ｂ2Ｈ2）
は下面８ｂの近傍にまで注入される。そのため、図３で
示すように、ボロンの濃度がゲート電極８内で大きく変
化することがなくゲート電極８に空乏層が発生するのを
防止することができる。
【００４９】また、ジボランはフッ素を含まないため、
フッ素がゲート電極８に注入されることはない。そのた
め、ボロンの活性が保たれ、ゲート電極８内に空乏層が
発生することがない。
フッ素がゲート電極８に注入されることはない。そのた
め、ボロンの活性が保たれ、ゲート電極８内に空乏層が
発生することがない。
【００５０】これらの結果、ゲート電極８の電気抵抗が
上昇することがなく、信号の伝達速度を速くすることが
できる。また、ゲート電極８内に空乏層が存在しないた
め、ゲート電極８に電圧を印加される電圧が、すぐにゲ
ート酸化膜７を介してシリコン基板１へ伝えられる。こ
れにより、チャネル領域がすぐにｐ型に反転するため、
半導体装置の高速動作を達成することができる。
上昇することがなく、信号の伝達速度を速くすることが
できる。また、ゲート電極８内に空乏層が存在しないた
め、ゲート電極８に電圧を印加される電圧が、すぐにゲ
ート酸化膜７を介してシリコン基板１へ伝えられる。こ
れにより、チャネル領域がすぐにｐ型に反転するため、
半導体装置の高速動作を達成することができる。
【００５１】（実施の形態２）図１０は、この発明の実
施の形態２に従った半導体装置の断面図である。図１０
を参照して、この発明の実施の形態２に従った半導体装
置では、図１で示す半導体装置と同様に、シリコン基板
１にトレンチ２、シリコン酸化膜３、チャネルドープ領
域５および６、ゲート酸化膜７が形成されている。
施の形態２に従った半導体装置の断面図である。図１０
を参照して、この発明の実施の形態２に従った半導体装
置では、図１で示す半導体装置と同様に、シリコン基板
１にトレンチ２、シリコン酸化膜３、チャネルドープ領
域５および６、ゲート酸化膜７が形成されている。
【００５２】ｐＭＯＳ領域１０１にはｐ型の電界効果型
のトランジスタ１２１が形成されている。電界効果型ト
ランジスタ１２１は、１対のソースおよびドレイン領域
としてのｐ型の不純物領域７０と、ゲート電極６８とよ
り構成される。ゲート電極６８には不純物としてのボロ
ンが注入されている。ゲート電極６８はシリコン基板１
上にゲート酸化膜７を介在させて形成されている。
のトランジスタ１２１が形成されている。電界効果型ト
ランジスタ１２１は、１対のソースおよびドレイン領域
としてのｐ型の不純物領域７０と、ゲート電極６８とよ
り構成される。ゲート電極６８には不純物としてのボロ
ンが注入されている。ゲート電極６８はシリコン基板１
上にゲート酸化膜７を介在させて形成されている。
【００５３】シリコン基板１のｎＭＯＳ領域１０２に
は、ｎ型の電界効果型のトランジスタ１２２が形成され
ている。電界効果型トランジスタ１２２は、１対のソー
スおよびドレイン領域としてのｎ型の不純物領域７１と
ゲート電極６９とにより構成される。ゲート電極６９に
は不純物としてのリンが注入されている。ゲート電極６
９はシリコン基板１上にゲート酸化膜７を介在させて形
成されている。
は、ｎ型の電界効果型のトランジスタ１２２が形成され
ている。電界効果型トランジスタ１２２は、１対のソー
スおよびドレイン領域としてのｎ型の不純物領域７１と
ゲート電極６９とにより構成される。ゲート電極６９に
は不純物としてのリンが注入されている。ゲート電極６
９はシリコン基板１上にゲート酸化膜７を介在させて形
成されている。
【００５４】図１で示す半導体装置と図１０で示す半導
体装置との違いは、不純物領域７０および７１内の不純
物イオンの濃度が不純物領域１０および１１内の濃度と
異なっている点と、ゲート電極６８および６９内の不純
物の濃度がゲート電極８および９内の濃度と異なってい
る点である。
体装置との違いは、不純物領域７０および７１内の不純
物イオンの濃度が不純物領域１０および１１内の濃度と
異なっている点と、ゲート電極６８および６９内の不純
物の濃度がゲート電極８および９内の濃度と異なってい
る点である。
【００５５】次に、図１０で示す半導体装置の製造方法
について説明する。図１１〜図１３は、図１０で示す半
導体装置の製造工程を示す断面図である。まず、図１１
を参照して、実施の形態１と同様に、シリコン基板１に
トレンチ２、シリコン酸化膜３、チャネルドープ領域５
および６を形成する。シリコン基板１上に熱酸化法によ
りゲート酸化膜７を形成し、このゲート酸化膜７上にＣ
ＶＤ法によりポリシリコン層３２を形成する。
について説明する。図１１〜図１３は、図１０で示す半
導体装置の製造工程を示す断面図である。まず、図１１
を参照して、実施の形態１と同様に、シリコン基板１に
トレンチ２、シリコン酸化膜３、チャネルドープ領域５
および６を形成する。シリコン基板１上に熱酸化法によ
りゲート酸化膜７を形成し、このゲート酸化膜７上にＣ
ＶＤ法によりポリシリコン層３２を形成する。
【００５６】ポリシリコン層３２上に所定の形状のレジ
ストパターン７２を形成する。レジストパターン７２を
マスクとしてポリシリコン層７２とゲート酸化膜７とを
エッチングすることにより図１１で示すような形状とす
る。
ストパターン７２を形成する。レジストパターン７２を
マスクとしてポリシリコン層７２とゲート酸化膜７とを
エッチングすることにより図１１で示すような形状とす
る。
【００５７】図１２を参照して、ｎＭＯＳ領域１０２を
覆うレジストパターン７４を形成する。図５で示すよう
な装置を用いてジボランを原料として矢印７５で示す方
向からＢ2Ｈx（ｘ＝２〜５）イオンを注入量１×１０15
〜５×１０15ｃｍ-2、注入エネルギ５〜２０ｋｅＶで注
入する。これにより、シリコン基板１に不純物領域７０
を形成する。不純物領域７０内の不純物濃度は１０18〜
１０20ｃｍ-3である。また、同時にポリシリコン層３２
にＢ2Ｈx（ｘ＝２〜５）を注入してゲート電極６８を形
成する。ゲート電極６８内のボロンの濃度は１０20ｃｍ
-3以下である。
覆うレジストパターン７４を形成する。図５で示すよう
な装置を用いてジボランを原料として矢印７５で示す方
向からＢ2Ｈx（ｘ＝２〜５）イオンを注入量１×１０15
〜５×１０15ｃｍ-2、注入エネルギ５〜２０ｋｅＶで注
入する。これにより、シリコン基板１に不純物領域７０
を形成する。不純物領域７０内の不純物濃度は１０18〜
１０20ｃｍ-3である。また、同時にポリシリコン層３２
にＢ2Ｈx（ｘ＝２〜５）を注入してゲート電極６８を形
成する。ゲート電極６８内のボロンの濃度は１０20ｃｍ
-3以下である。
【００５８】図１３を参照して、ｐＭＯＳ領域１０１を
覆うレジストパターン７７を形成する。レジストパター
ン７７をマスクとしてシリコン基板１とポリシリコン層
３２に矢印７８で示す方向からリンを注入量１×１０20
〜５×１０20ｃｍ-2、注入エネルギ５〜２０ｋｅＶで注
入する。これにより、ｎ型の不純物領域７７を形成す
る。不純物領域７７内でのリンの濃度は１０18〜１０20
ｃｍ-3である。またゲート電極６８内のリンの濃度は１
０18〜１０20ｃｍ-3である。レジストパターン７７を除
去して図１０で示す半導体装置が完成する。
覆うレジストパターン７７を形成する。レジストパター
ン７７をマスクとしてシリコン基板１とポリシリコン層
３２に矢印７８で示す方向からリンを注入量１×１０20
〜５×１０20ｃｍ-2、注入エネルギ５〜２０ｋｅＶで注
入する。これにより、ｎ型の不純物領域７７を形成す
る。不純物領域７７内でのリンの濃度は１０18〜１０20
ｃｍ-3である。またゲート電極６８内のリンの濃度は１
０18〜１０20ｃｍ-3である。レジストパターン７７を除
去して図１０で示す半導体装置が完成する。
【００５９】このような半導体装置とその製造方法に従
えば、まず、実施の形態１で示した効果と同様の効果が
ある。さらに、イオン注入の工程を削減できるため、製
造コストを低下させることができる。
えば、まず、実施の形態１で示した効果と同様の効果が
ある。さらに、イオン注入の工程を削減できるため、製
造コストを低下させることができる。
【００６０】（実施の形態３）図１４は、この発明の実
施の形態３に従った半導体装置の断面図である。図１４
を参照して、この発明の実施の形態３に従った半導体装
置では、実施の形態１の図１で示す半導体装置と同様
に、シリコン基板１にトレンチ２、シリコン酸化膜３、
チャネルドープ領域５および６、ゲート酸化膜７が形成
されている。
施の形態３に従った半導体装置の断面図である。図１４
を参照して、この発明の実施の形態３に従った半導体装
置では、実施の形態１の図１で示す半導体装置と同様
に、シリコン基板１にトレンチ２、シリコン酸化膜３、
チャネルドープ領域５および６、ゲート酸化膜７が形成
されている。
【００６１】ｐＭＯＳ領域１０１にｐ型の電界効果型の
トランジスタ１３１が形成されている。トランジスタ１
３１はソースおよびドレイン領域としてのｐ型の不純物
領域８４と、半導体層としてのポリシリコン層８１と金
属層としてのタングステンシリサイド層８３からなるゲ
ート電極とにより構成される。ゲート電極はゲート酸化
膜７を介在させてシリコン基板１上に形成されている。
ポリシリコン層８１は、ポリシリコンにボロンを注入し
て形成されている。タングステンシリサイド層８３はポ
リシリコン層８１に接するように形成されている。
トランジスタ１３１が形成されている。トランジスタ１
３１はソースおよびドレイン領域としてのｐ型の不純物
領域８４と、半導体層としてのポリシリコン層８１と金
属層としてのタングステンシリサイド層８３からなるゲ
ート電極とにより構成される。ゲート電極はゲート酸化
膜７を介在させてシリコン基板１上に形成されている。
ポリシリコン層８１は、ポリシリコンにボロンを注入し
て形成されている。タングステンシリサイド層８３はポ
リシリコン層８１に接するように形成されている。
【００６２】ｎＭＯＳ領域１０２にはｎ型の電界効果型
のトランジスタ１３２が形成されている。トランジスタ
１３２は、ソースおよびドレイン領域としてのｎ型の不
純物領域８５と、シリコン基板１の上に形成されたポリ
シリコン層８２とタングステンシリサイド層８３とから
なるゲート電極により構成される。ポリシリコン層８２
はゲート酸化膜７を介在させてシリコン基板１上に形成
されている。ポリシリコン層８２はポリシリコンにリン
を注入して形成されている。タングステンシリサイド層
８３はポリシリコン層８２に接するように形成されてい
る。
のトランジスタ１３２が形成されている。トランジスタ
１３２は、ソースおよびドレイン領域としてのｎ型の不
純物領域８５と、シリコン基板１の上に形成されたポリ
シリコン層８２とタングステンシリサイド層８３とから
なるゲート電極により構成される。ポリシリコン層８２
はゲート酸化膜７を介在させてシリコン基板１上に形成
されている。ポリシリコン層８２はポリシリコンにリン
を注入して形成されている。タングステンシリサイド層
８３はポリシリコン層８２に接するように形成されてい
る。
【００６３】図１で示す半導体装置と図１４で示す半導
体装置とが異なる点は、不純物領域８４および８５上の
濃度が図１で示す不純物領域１０および１１の不純物濃
度と異なる点と、ゲート電極がポリシリコン層８１およ
び８２とタングステンシリサイド層８３の２層構造とな
っている点と、ポリシリコン層８１および８２内の不純
物濃度がゲート電極８および９内の不純物濃度と異なっ
た点である。
体装置とが異なる点は、不純物領域８４および８５上の
濃度が図１で示す不純物領域１０および１１の不純物濃
度と異なる点と、ゲート電極がポリシリコン層８１およ
び８２とタングステンシリサイド層８３の２層構造とな
っている点と、ポリシリコン層８１および８２内の不純
物濃度がゲート電極８および９内の不純物濃度と異なっ
た点である。
【００６４】次に、図１４で示す半導体装置の製造方法
について説明する。図１５〜図１８は、図１４で示す半
導体装置の製造工程を示す断面図である。図１５を参照
して、シリコン基板１にトレンチ２を形成する。トレン
チ２を埋込むシリコン酸化膜３を形成する。ｐＭＯＳ領
域１０１にリンを注入してチャネルドープ領域５を形成
する。ｎＭＯＳ領域１０２のシリコン基板１にボロンを
注入してチャネルドープ領域６を形成する。
について説明する。図１５〜図１８は、図１４で示す半
導体装置の製造工程を示す断面図である。図１５を参照
して、シリコン基板１にトレンチ２を形成する。トレン
チ２を埋込むシリコン酸化膜３を形成する。ｐＭＯＳ領
域１０１にリンを注入してチャネルドープ領域５を形成
する。ｎＭＯＳ領域１０２のシリコン基板１にボロンを
注入してチャネルドープ領域６を形成する。
【００６５】シリコン基板１の表面に熱酸化法によりシ
リコン酸化膜３１を形成する。シリコン酸化膜３１上に
ポリシリコン層を形成する。ｐＭＯＳ領域１０１のポリ
シリコン層に実施の形態１の図４で示す工程と同様の工
程に従ってボロンを注入する。これにより、ボロンが注
入されたポリシリコン層３５を形成する。次に、実施の
形態１の図６で示す工程と同様の工程に従って、ポリシ
リコン層にリンを注入することにより、リンが注入され
たポリシリコン層３８を形成する。
リコン酸化膜３１を形成する。シリコン酸化膜３１上に
ポリシリコン層を形成する。ｐＭＯＳ領域１０１のポリ
シリコン層に実施の形態１の図４で示す工程と同様の工
程に従ってボロンを注入する。これにより、ボロンが注
入されたポリシリコン層３５を形成する。次に、実施の
形態１の図６で示す工程と同様の工程に従って、ポリシ
リコン層にリンを注入することにより、リンが注入され
たポリシリコン層３８を形成する。
【００６６】ポリシリコン層３５および３８の上にＣＶ
Ｄ法によりタングステンシリサイド層８７を形成する。
タングステンシリサイド層８７上にシリコン酸化膜を堆
積し、このシリコン酸化膜上に所定の形状のレジストパ
ターン８９を形成する。レジストパターン８９に従って
シリコン酸化膜をエッチングすることによりマスクとな
るシリコン酸化膜８８を形成する。
Ｄ法によりタングステンシリサイド層８７を形成する。
タングステンシリサイド層８７上にシリコン酸化膜を堆
積し、このシリコン酸化膜上に所定の形状のレジストパ
ターン８９を形成する。レジストパターン８９に従って
シリコン酸化膜をエッチングすることによりマスクとな
るシリコン酸化膜８８を形成する。
【００６７】図１６を参照して、シリコン酸化膜８８を
マスクとしてタングステンシリサイド層８７、ドープト
ポリシリコン層３５および３８、シリコン酸化膜３１を
エッチングする。これにより、タングステンシリサイド
層８３、ポリシリコン層８１および８２、ゲート酸化膜
７を形成する。
マスクとしてタングステンシリサイド層８７、ドープト
ポリシリコン層３５および３８、シリコン酸化膜３１を
エッチングする。これにより、タングステンシリサイド
層８３、ポリシリコン層８１および８２、ゲート酸化膜
７を形成する。
【００６８】図１７を参照して、ｎＭＯＳ領域１０２を
覆うレジストパターン９０を形成する。レジストパター
ン９０をマスクとしてシリコン基板１に矢印９１で示す
方向から図５で示す装置を用いてＢ2Ｈx（ｘ＝２〜５）
イオンを注入量１×１０15〜５×１０15ｃｍ-2、注入エ
ネルギ５〜２０ｋｅＶで注入する。これにより、ボロン
の濃度が１０18〜１０20ｃｍ-3の不純物領域８４を形成
する。なお、この注入の際にタングステンシリサイド層
８３がボロンを遮るので、ドープトポリシリコン層８１
にはボロンは注入されない。
覆うレジストパターン９０を形成する。レジストパター
ン９０をマスクとしてシリコン基板１に矢印９１で示す
方向から図５で示す装置を用いてＢ2Ｈx（ｘ＝２〜５）
イオンを注入量１×１０15〜５×１０15ｃｍ-2、注入エ
ネルギ５〜２０ｋｅＶで注入する。これにより、ボロン
の濃度が１０18〜１０20ｃｍ-3の不純物領域８４を形成
する。なお、この注入の際にタングステンシリサイド層
８３がボロンを遮るので、ドープトポリシリコン層８１
にはボロンは注入されない。
【００６９】図１８を参照して、ｐＭＯＳ領域１０１を
覆うレジスト９２を形成する。レジスト９２をマスクと
してシリコン基板１に矢印９３で示す方向からリンを注
入量１×１０15〜５×１０15ｃｍ-2、注入エネルギ５〜
２０ｋｅＶで注入する。これにより、リンの濃度が１０
18〜１０20ｃｍ-3の不純物領域８５を形成する。その後
レジストパターン９２を除去して図１４で示す半導体装
置が完成する。
覆うレジスト９２を形成する。レジスト９２をマスクと
してシリコン基板１に矢印９３で示す方向からリンを注
入量１×１０15〜５×１０15ｃｍ-2、注入エネルギ５〜
２０ｋｅＶで注入する。これにより、リンの濃度が１０
18〜１０20ｃｍ-3の不純物領域８５を形成する。その後
レジストパターン９２を除去して図１４で示す半導体装
置が完成する。
【００７０】このような半導体装置とその製造工程に従
えば、まず、実施の形態１で示したのと同様の効果があ
る。さらに、ゲート電極の一部分としてタングステンシ
リサイド層８３を形成するため、ゲート電極の電気抵抗
が低下する。そのため、半導体装置の動作速度をさらに
向上させることができるという効果がある。
えば、まず、実施の形態１で示したのと同様の効果があ
る。さらに、ゲート電極の一部分としてタングステンシ
リサイド層８３を形成するため、ゲート電極の電気抵抗
が低下する。そのため、半導体装置の動作速度をさらに
向上させることができるという効果がある。
【００７１】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、ボロンイオンの原料となるガ
スとして、ジボラン（Ｂ2Ｈ6）を用いたが、他のボラン
（Ｂ4Ｈ10、Ｂ5Ｈ9、Ｂ5Ｈ11、Ｂ6Ｈ10、Ｂ8Ｈ12、Ｂ9
Ｈ15、Ｂ10Ｈ14）などを用いてもよい。
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、ボロンイオンの原料となるガ
スとして、ジボラン（Ｂ2Ｈ6）を用いたが、他のボラン
（Ｂ4Ｈ10、Ｂ5Ｈ9、Ｂ5Ｈ11、Ｂ6Ｈ10、Ｂ8Ｈ12、Ｂ9
Ｈ15、Ｂ10Ｈ14）などを用いてもよい。
【００７２】さらに、この実施の形態では、ジボランか
ら得られるイオンのうち、水素の数が２から５のものを
注入されるようにしたが、水素の数が０から５のものを
注入してもよい。また、この実施の形態で示した注入エ
ネルギ、注入量および不純物濃度はあくまで例示であっ
てこれに限られるものではない。
ら得られるイオンのうち、水素の数が２から５のものを
注入されるようにしたが、水素の数が０から５のものを
注入してもよい。また、この実施の形態で示した注入エ
ネルギ、注入量および不純物濃度はあくまで例示であっ
てこれに限られるものではない。
【００７３】さらに、ゲート電極を構成する材料とし
て、ポリシリコンを示したが、シリコン−ゲルマニウム
化合物やシリコン−ゲルマニウム−炭素化合物としても
よい。また、ゲート電極として、ポリシリコンだけでな
くアモルファスシリコンを用いてもよい。
て、ポリシリコンを示したが、シリコン−ゲルマニウム
化合物やシリコン−ゲルマニウム−炭素化合物としても
よい。また、ゲート電極として、ポリシリコンだけでな
くアモルファスシリコンを用いてもよい。
【００７４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７５】
【発明の効果】請求項１、３、４、６、７、１１および
１２に記載の発明に従えば、空乏層の発生を効果的に防
止でき、電気信号の伝達速度が低下しない半導体装置を
提供できる。
１２に記載の発明に従えば、空乏層の発生を効果的に防
止でき、電気信号の伝達速度が低下しない半導体装置を
提供できる。
【００７６】請求項２および８に記載の発明に従えば、
さらに電気信号の伝達速度を向上させることができる半
導体装置を提供できる。
さらに電気信号の伝達速度を向上させることができる半
導体装置を提供できる。
【００７７】請求項５に記載の発明に従えば、高速動作
が可能な電界効果型トランジスタを提供できる。
が可能な電界効果型トランジスタを提供できる。
【００７８】請求項９に記載の発明に従えば、生産効率
の高い半導体装置を提供できる。請求項１０に記載の発
明に従えば、さらに効果的に空乏層の発生を抑制できる
半導体装置を提供できる。
の高い半導体装置を提供できる。請求項１０に記載の発
明に従えば、さらに効果的に空乏層の発生を抑制できる
半導体装置を提供できる。
【図１】 この発明の実施の形態１に従った半導体装置
の断面図である。
の断面図である。
【図２】 図１中のゲート電極を拡大して示す断面図で
ある。
ある。
【図３】 ゲート電極内のボロンの濃度分布を示すグラ
フである。
フである。
【図４】 図１で示す半導体装置の製造方法の第１工程
を示す断面図である。
を示す断面図である。
【図５】 実施の形態１で用いた装置を示す模式図であ
る。
る。
【図６】 図１〜３で示す半導体装置の製造方法の第２
工程を示す断面図である。
工程を示す断面図である。
【図７】 図１〜３で示す半導体装置の製造方法の第３
工程を示す断面図である。
工程を示す断面図である。
【図８】 図１〜３で示す半導体装置の製造方法の第４
工程を示す断面図である。
工程を示す断面図である。
【図９】 図１〜３で示す半導体装置の製造方法の第５
工程を示す断面図である。
工程を示す断面図である。
【図１０】 この発明の実施の形態２に従った半導体装
置の断面図である。
置の断面図である。
【図１１】 図１０で示す半導体装置の製造方法の第１
工程を示す断面図である。
工程を示す断面図である。
【図１２】 図１０で示す半導体装置の製造方法の第２
工程を示す断面図である。
工程を示す断面図である。
【図１３】 図１０で示す半導体装置の製造方法の第３
工程を示す断面図である。
工程を示す断面図である。
【図１４】 この発明の実施の形態３に従った半導体装
置の断面図である。
置の断面図である。
【図１５】 図１４で示す半導体装置の製造方法の第１
工程を示す断面図である。
工程を示す断面図である。
【図１６】 図１４で示す半導体装置の製造方法の第２
工程を示す断面図である。
工程を示す断面図である。
【図１７】 図１４で示す半導体装置の製造方法の第３
工程を示す断面図である。
工程を示す断面図である。
【図１８】 図１４で示す半導体装置の製造方法の第４
工程を示す断面図である。
工程を示す断面図である。
【図１９】 従来の半導体装置の断面図である。
【図２０】 図１９で示す半導体装置のゲート電極内の
ボロンの濃度分布を示すグラフである。
ボロンの濃度分布を示すグラフである。
１ シリコン基板、７ シリコン酸化膜、８，６８ ゲ
ート電極、１０，７０，８４ 不純物領域、８１ ドー
プトポリシリコン層、８３ タングステンシリサイド
層、１１１，１２１，１３１ トランジスタ。
ート電極、１０，７０，８４ 不純物領域、８１ ドー
プトポリシリコン層、８３ タングステンシリサイド
層、１１１，１２１，１３１ トランジスタ。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｃ２３Ｃ 14/06 Ｈ０１Ｌ 29/62 Ｇ Ｆターム(参考） 4K029 BA35 BA41 BB02 BB03 BB08 BC03 BD01 CA10 4M104 AA01 BB01 BB36 CC05 DD43 DD55 DD99 GG09 GG10 GG14 HH16 5F040 DA01 DB03 DC01 EC04 EC07 EC13 EK01 EM01 EM02 FC11 FC14 5F048 AA00 AC03 BA01 BB04 BB07 BB08 BG01 BG14
Claims (12)
- 【請求項１】 半導体基板と、 前記半導体基板の上に形成された電極層とを備え、 前記電極層は、ボロンを含む水素化合物が注入された半
導体層を含む、半導体装置。 - 【請求項２】 前記電極層は、前記半導体層の上に形成
された金属層を含む、請求項１に記載の半導体装置。 - 【請求項３】 前記半導体層はシリコンを含む、請求項
１または２に記載の半導体装置。 - 【請求項４】 前記電極層は、絶縁膜を介在させて前記
半導体基板の上に形成されたゲート電極を含む、請求項
１から３のいずれか１項に記載の半導体装置。 - 【請求項５】 半導体基板と、 前記半導体基板の上に絶縁膜を介在させて形成されたゲ
ート電極と、 前記ゲート電極の両側の前記半導体基板の表面に互いに
距離を隔てて形成された１対のソースおよびドレイン領
域とを備え、 前記ゲート電極は、ボロンを含む水素化合物が注入され
た半導体層を含む、電界効果型トランジスタ。 - 【請求項６】 半導体基板の上に半導体層を形成する工
程と、 前記半導体層を所定の形状にパターニングする工程と、 パターニングされた前記半導体層にボロンを含む水素化
合物を注入して電極層を形成する工程とを備えた、半導
体装置の製造方法。 - 【請求項７】 半導体基板の上に半導体層を形成する工
程と、 前記半導体層にボロンを含む水素化合物を注入して導電
層を形成する工程と、 前記導電層を所定の形状にパターニングして電極層を形
成する工程とを備えた、半導体装置の製造方法。 - 【請求項８】 前記導電層の上に金属層を形成する工程
をさらに備え、前記電極層を形成する工程は、前記導電
層と前記金属層とを所定の形状にパターニングして前記
電極層を形成することを含む、請求項７に記載の半導体
装置の製造方法。 - 【請求項９】 前記ボロンを含む水素化合物はボロン原
子を２つ以上含む、請求項６から８のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項１０】 前記ボロンを含む水素化合物は第１の
数の水素原子を含む水素化合物と、前記第１の数よりも
大きい第２の数の水素原子を含む水素化合物とを含む、
請求項６から９のいずれか１項に記載の半導体装置の製
造方法。 - 【請求項１１】 前記半導体層を形成する工程は、シラ
ンガスを前記半導体基板の上に供給することにより、多
結晶シリコンを含む前記半導体層を形成することを含
む、請求項６から１０のいずれか１項に記載の半導体装
置の製造方法。 - 【請求項１２】 前記半導体層を形成する工程は、前記
半導体基板の上に絶縁膜を介在させて前記半導体層を形
成することを含む、請求項６から１１のいずれか１項に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11148599A JP2000340790A (ja) | 1999-05-27 | 1999-05-27 | 半導体装置およびその製造方法ならびに電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11148599A JP2000340790A (ja) | 1999-05-27 | 1999-05-27 | 半導体装置およびその製造方法ならびに電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340790A true JP2000340790A (ja) | 2000-12-08 |
Family
ID=15456376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11148599A Withdrawn JP2000340790A (ja) | 1999-05-27 | 1999-05-27 | 半導体装置およびその製造方法ならびに電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340790A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568540B1 (ko) | 2004-08-12 | 2006-04-07 | 삼성전자주식회사 | 다중 게이트 패턴을 갖는 반도체소자의 제조방법들 |
| KR100665904B1 (ko) * | 2005-06-27 | 2007-01-11 | 주식회사 하이닉스반도체 | 듀얼 게이트 구조의 반도체 소자 제조방법 |
| KR100668850B1 (ko) * | 2005-06-29 | 2007-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| KR100722998B1 (ko) | 2005-12-28 | 2007-05-30 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
-
1999
- 1999-05-27 JP JP11148599A patent/JP2000340790A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568540B1 (ko) | 2004-08-12 | 2006-04-07 | 삼성전자주식회사 | 다중 게이트 패턴을 갖는 반도체소자의 제조방법들 |
| KR100665904B1 (ko) * | 2005-06-27 | 2007-01-11 | 주식회사 하이닉스반도체 | 듀얼 게이트 구조의 반도체 소자 제조방법 |
| KR100668850B1 (ko) * | 2005-06-29 | 2007-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| KR100722998B1 (ko) | 2005-12-28 | 2007-05-30 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5851861A (en) | MIS semiconductor device having an LDD structure and a manufacturing method therefor | |
| US5472894A (en) | Method of fabricating lightly doped drain transistor device | |
| JP2005197704A (ja) | 半導体素子及びその製造方法 | |
| JPH10335647A (ja) | 半導体デバイスとその製造方法 | |
| KR102579576B1 (ko) | 감소된 인터페이스 및 직렬 콘택트 저항을 위한 콘택트 집적 | |
| US6972232B2 (en) | Method of manufacturing a semiconductor device | |
| US20110095333A1 (en) | High-drive current mosfet | |
| KR20100043469A (ko) | 상변화 메모리 소자의 다이오드 형성방법 | |
| JP2000340790A (ja) | 半導体装置およびその製造方法ならびに電界効果型トランジスタ | |
| US5612244A (en) | Insulated gate semiconductor device having a cavity under a portion of a gate structure and method of manufacture | |
| US20030062589A1 (en) | Method for manufacturing and structure of semiconductor device with shallow trench collector contact region | |
| KR100249786B1 (ko) | 트렌치 구조 드레인을 갖는 고압소자 | |
| KR20050070932A (ko) | 반도체 소자 제조방법 | |
| JPH09312397A (ja) | 半導体装置およびその製造方法 | |
| US6806159B2 (en) | Method for manufacturing a semiconductor device with sinker contact region | |
| US6790736B2 (en) | Method for manufacturing and structure of semiconductor device with polysilicon definition structure | |
| US7994575B2 (en) | Metal-oxide-semiconductor device structures with tailored dopant depth profiles | |
| US7164186B2 (en) | Structure of semiconductor device with sinker contact region | |
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| KR100269634B1 (ko) | 트랜지스터의 형성 방법 | |
| JP2006032542A (ja) | 半導体装置の製造方法 | |
| KR100382556B1 (ko) | 반도체 소자의 격리막 제조방법 | |
| KR100236264B1 (ko) | 반도체장치의 제조방법 | |
| JPH09298296A (ja) | 導電性側壁間隙を備えたｍｏｓ電界効果トランジスタ及びその製造方法 | |
| KR20020056410A (ko) | 박막트랜지스터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060801 |