KR20040046164A - 반도체소자의 게이트 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 게이트 제조방법에 관한 것으로, 특히 고전압과 저전압영역의 게이트산화막이 반도체의 고집적에 따라 박막화되는 것을 습식 옥시데이션 공정에 의해 게이트산화막 형성한 후, 인-시튜로 NO 어닐링 공정을 진행하여 게이트산화막과 실리콘기판 계면에 질화막을 형성함으로써, 반도체의 고집적에 따라 박막화되는 게이트산화막의 두께이 질화막에 의해 보상되어 다이렉트 터널링의 발생이 방지되도록 하는 기술이다.

Description

반도체소자의 게이트 제조방법{Method for forming gate of semiconductor device}
본 발명은 반도체소자의 게이트 제조방법에 관한 것으로, 보다 상세하게는 반도체소자의 고집적에 따라 박막화됨으로 인하여 고전압영역과 저전압영역의 게이트산화막 영역에 전계로 인한 다이렉트 터널링이 발생되는 것을 방지하도록 하는 듀얼게이트를 제조하는 방법에 관한 것이다.
일반적으로, 게이트산화막은 상부와 하부 사이를 전기적으로 차단하는 절단역할을 하게 되는 것으로서, 종래에는 전기적으로 전압이 높은 고전압영역과 전압이 낮은 저전압영역에 동시에 사용되도록 게이트산화막을 고전압영역에는 두껍게 형성하고, 저전압영역에서는 얇게 형성하여 전기적으로 절연이 적절하게 이루어지도록 즉, 듀얼(dual)로 게이트산화막을 구성하였다.
그러나, 상기 종래 기술에 따른 듀얼게이트 산화막 형성방법에 따르면, 최근에는 반도체의 집적도가 높아짐에 따라 회로선폭이 작아지게되어 게이트산화막의 두께가 약 30Å이하의 두께로 점점 얇게 형성되며, 그 결과, 다이렉트 터널링(direct tunneling)이 발생하였으며, 또한, p+ 또는 n+ 폴리실리콘으로 형성된 게이트전극으로부터 기판으로의 도펀트 침투현상 및 도펀트 분포 변동에 의한 문턱전압이 변화등의 문제점이 있었다.
이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술의 문제점을 상세히 설명하기로 한다.
도 1a 내지 도 1e는 종래 반도체소자의 듀얼게이트 제조방법을 순차적으로 나타낸 공정 단면도이다.
도 1a에 도시된 바와 같이, 실리콘기판(10)에 고전압영역 및 저전압영역으로 구분되도록 필드산화막(20)을 형성한 후 고전압영역과 저전압영역 각각에 N-WELL 또는 P-WELL(30)을 형성하여 필드산화막(20)으로 구분한다.
그리고, 상기 결과물 전체에 고전압영역의 게이트산화막을 형성하기 위해 습식 옥시데이션 공정을 진행하여 제 1게이트산화막(40)을 형성한다.
상기 공정을 진행하고 나서, 도 1b에 도시된 바와 같이, 상기 제 1게이트산화막(40) 상에서 고전압영역에만 제 1감광막 패턴(45)을 형성한 다음 건식식각으로 저전압영역의 제 1게이트산화막(40)을 제거하여 저전압영역의 실리콘기판(10)을 노출시킨다.
이어서, 도 1c에 도시된 바와 같이, 상기 결과물 상에 습식 옥시데이션 공정을 진행하여 노출된 실리콘기판(10) 상에만 제 2게이트산화막(50)을 형성하여 저전압영역의 얇은 게이트산화막을 형성한다. 이때, 상기 습식 옥시데이션에 의해 형성된 제 2게이트산화막(50)은 반도체의 집적화가 높아짐에 따라 약 30Å이하로 두께가 점점 얇게 형성된다.
그 다음, 상기 제 2게이트산화막(50)이 형성된 결과물 전체에 게이트 전극 형성물질로 폴리실리콘(60)을 증착한다.
이어서, 도 1d에 도시된 바와 같이, 상기 폴리실리콘(60)이 증착된 실리콘기판(100)의 저전압영역과 고전압영역에 게이트가 형성되도록 제 2감광막 패턴(70)을형성한 다음 이를 마스크로 식각하여 저전압영역 및 고전압영역의 P-WELL 또는 N-WELL(30)에 각각 PMOS와 NMOS게이트(75)를 형성한다. 그 후, 상기 PMOS와 NMOS게이트(75)를 마스크로 N/P 이온을 주입하여 실리콘기판(10)에 LDD영역(80)을 형성한다.
그리고, 도 1e에 도시된 바와 같이, 상기 PMOS와 NMOS게이트(75)의 측면부에 게이트 스페이서(85)를 형성하고, PMOS와 NMOS게이트(75)와 게이트 스페이서(85)를 마스크로 소오스/드레인 형성 이온을 실리콘기판(10) 내에 주입하여 소오스/드레인 정션(90)을 형성한 다음, 결과물 전체에 티타늄 실리사이드화 공정을 진행하여 티타늄 실리사이드(95)를 형성함으로써 콘택 저항을 줄인다.
그러나, 상기한 종래의 반도체소자의 듀얼게이트 제조방법을 이용하게 되면, 상기 게이트산화막 형성 시에, 습식 옥시데이션에 의해 게이트산화막을 형성하기 때문에 반도체의 집적도가 높아짐에 따라 회로선폭이 작아져 게이트산화막의 두께가 약 30Å이하의 두께로 점점 얇게 형성되며, 그 결과, 다이렉트 터널링(direct tunneling)이 발생하고, 이로 인해, 반도체 소자에 누설전류가 발생하여 전기적 특성이 저하되고, 또한 전력 소모가 커지는 문제점이 있었다. 아울러, 디램에서 리프레쉬 특성도 저하된다.
또한, 상기 게이트전극이 폴리실리콘으로 이루어져 게이트산화막이 얇아지게되면, p+ 또는 n+ 폴리실리콘 게이트로부터 기판으로의 도펀트 침투현상 및 도펀트분포 변동에 의한 문턱전압이 변화등의 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 고전압과 저전압영역의 게이트산화막 형성한 후, 인-시튜로 게이트산화막과 실리콘기판 계면에 질화막을 형성함으로써, 반도체소자의 고집적화 됨에 따라 박막화되는 게이트산화막의 두께를 질화막을 이용하여 보상하여, 게이트산화막 영역에 전계로 인한 다이렉트 터널링의 발생을 방지하는 반도체소자의 게이트 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 종래 반도체소자의 듀얼게이트 제조방법을 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체소자의 게이트 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘기판 110 : 필드산화막
130 : 제 1게이트산화막 140 : 제 1질화막
150 : 제 2게이트산화막 160 : 제 2질화막
175 : 게이트전극 패턴 180 : LDD 영역
190 : 셀로우 정션 195 : 티타늄 살리사이드
상기 목적을 달성하기 위하여, 본 발명은 반도체소자의 게이트산화막 형성방법에 있어서, 실리콘기판 상에 제 1 습식 옥시데이션 공정을 진행하여 고전압영역에 적용되는 두께의 두꺼운 제 1게이트산화막을 형성한 다음 인-시튜로 NO 가스를 이용하여 제 1어닐링 공정을 진행하는 단계와; 상기 고전압영역 상부에 감광막 패턴을 형성한 다음 이를 마스크로 저전압영역에 형성된 결과물을 벌크 에치하여 제거하는 단계와; 상기 감광막 패턴을 제거하고, 제 2 습식 옥시데이션 공정을 진행하여 저전압 영역에 적용되는 두께의 얇은 제 2게이트산화막을 형성한 다음 인-시튜로 NH3가스를 이용하여 제 2어닐링 공정을 진행하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 게이트 제조방법을 제공한다.
즉, 상기 본 발명에 의한 반도체소자의 게이트 제조방법에 의하면, 상기 고전압영역에 적용되는 제 1게이트산화막에 NO 가스에 의한 제 1어닐링 공정을 진행하여, 제 1게이트산화막 하부에 제 1질화막을 형성한 다음, 저전압영역에 적용되는 제 2게이트산화막을 형성하고, NH 가스를 이용한 제 2어닐링 공정에 의해 제 1게이트산화막 상부와 제 2게이트산화막 하부에 제 2질화막을 형성함으로써, 상기 제 1, 제 2 습식 옥시데이션 공정에 의해 형성된 고전압영역의 제 1게이트산화막과 저전압영역의 제 2게이트산화막에 있어서, 고전압영역의 제 1게이트산화막은 샌드위치 형태의 하부 제 1질화막과 상부 제 2질화막에 의해 제 1게이트산화막의 두께를 보상하며, 저전압영역의 제 2게이트산화막은 하부의 제 2질화막에 의해 제 2게이트산화막의 두께를 보상하여, 반도체소자의 고집적화됨에 따라 상대적으로 얇게 형성된 제 1, 제 2게이트산화막의 박막화로 인한 다이렉트 터널링(direct tunneling) 발생을 방지할 수 있게 되는 것이다.
상기 본 발명에 의한 반도체소자의 게이트 제조방법에 있어서, 상기 NH3가스를 이용한 제 2어닐링 공정은 약 20 ~ 30분 동안 진행하여 제 2질화막을 형성하는 것이 바람직하다. 이러한 공정에 의하여, 반도체소자의 고집적에 따라 설정된 두께보다 박막화된 제 2게이트산화막의 두께의 부족한 두께를 약 20 ~ 30분 동안 NH3가스를 이용한 제 2어닐링 공정에 의해 형성된 제 2질화막의 두께에 의해 보상하여 제 2게이트산화막의 역할을 원활히 수행하게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체소자의 게이트 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판(100)에 고전압영역 및 저전압영역으로 구분되도록 필드산화막(110)을 형성한 후 고전압영역과 저전압영역 각각에 N-WELL 또는 P-WELL(120)을 형성하여 필드산화막(110)으로 구분한다.
그리고, 상기 결과물 상부 전체에 고전압영역에 적용되는 두께를 갖도록 제 1습식 옥시데이션 공정을 진행하여 제 1게이트산화막(130)을 형성하나, 최근 반도체의 집적도가 높아짐에 따라 회로선폭이 작아지게되어, 제 1게이트산화막(130)이 설정된 두께보다 낮게 형성된다. 이때, 상기 제 1 게이트산화막(130)의 두께가 약 30Å이하의 두께로 점점 얇게 형성되면, 후속 전계 인가 시, 다이렉트 터널링(direct tunneling)이 발생하고, 이로 인해, 반도체 소자에 누설전류가 발생하여 전기적 특성이 저하되고, 또한 전력 소모가 커지게 된다.
그래서, 상기 공정을 진행하고 나서, 도 2b에 도시된 바와 같이, 상기 제 1게이트산화막(130)을 형성한 챔버와 동일한 챔버 내에서, 즉, 인-시튜(in-situ)로 NO 가스를 사용하여 제 1어닐링 공정을 실시하여, 제 1게이트산화막(130) 하부의 실리콘기판(100)에 제 1질화막(140)을 형성한다. 이때, 상기 제 1질화막(140)은 필드산화막(110)으로 이루어진 소자분리영역 상부에는 형성되지 않으며, 실리콘기판(100) 상부에만 형성되어, 상기 설정된 두께보다 낮게 형성된 제 1게이트산화막(130) 두께의 일부를 보상한다.
이어서, 도 2c에 도시된 바와 같이, 상기 제 1게이트산화막(130) 상부에 고전압영역의 게이트산화막을 패터닝 하기 위한 감광막 패턴(145)을 형성한 다음, 이를 식각마스크로 고전압영역의 제외한 영역의 제 1게이트산화막(130)과 제 1질화막(140)을 HF 세정용액으로 벌크(bulk) 에치하여, 고전압영역만에 제 1질화막(140)과 제 1게이트산화막(130)으로 이루어진 패턴을 형성한다.
그리고, 도 2d에 도시된 바와 같이, 상기 결과물 상부 전체에 저전압영역에 적용되는 두께를 갖도록 제 2 습식 옥시데이션 공정을 진행하여 제 2게이트산화막(150)을 형성하나, 이 또한, 반도체의 집적도가 높아짐에 따라 회로선폭이 작아지게되어, 제 2게이트산화막(150) 또한 설정된 두께보다 낮게, 설정된 두께의 약 80% 정도의 두께로 형성된다.
그래서, 상기 제 2게이트산화막(150)을 형성한 챔버와 동일한 챔버 내에서, 즉, 인-시튜(in-situ)로 NH3가스를 이용하여 제 2어닐링 공정을 진행하여, 고전압영역에 형성된 제 1게이트산화막(130) 상부와 저전압영역에 형성된 제 2게이트산화막(150) 하부의 실리콘기판(100)에 제 2질화막(160)을 형성한다. 이때, 상기 고전압영역의 제 1게이트산화막(130)은 샌드위치 형태로 하부에 형성된 제 1질화막(140)과 상부에 형성된 제 2질화막(160)에 의해 설정된 두께보다 낮게 박막화된 제 1게이트산화막(130)의 두께를 보상하며, 저전압영역의 제 2게이트산화막(150)은 하부에 형성된 제 2질화막(160)에 의해 상기 설정된 두께에서 부족한 두께의 20%를 보상하여, 제 1 또는 제 2게이트산화막(130, 150)의 역할을 원활히 수행하도록 한다.
이어서, 도 2e에 도시된 바와 같이, 상기 결과물 전체에 게이트전극 형성물질로 폴리실리콘(165)을 증착하고, 감광막(미도시함)을 도포하여 노광 및 현상공정을 진행하여 게이트전극 형성영역이 정의되도록 감광막패턴(170)을 형성한 다음, 이를 마스크로 식각하여 실리콘기판(100)의 고전압영역과 저전압영역에 각각의 게이트전극 패턴(175)을 형성한다.
그리고, 도 2f에 도시된 바와 같이, 상기 게이트전극 패턴(175)을 마스크로 N/P 이온을 주입하여 실리콘기판(100) 내에 LDD 영역(180)을 형성한다.
계속하여, 도 2g에 도시된 바와 같이, 상기 게이트전극 패턴(175)의 양측벽에 게이트 스페이서(185)를 형성하고, 이를 마스크로 소오스/드레인 형성용 이온을 주입하여 셀로우 정션(shallow junction)(190)한 다음, 결과물 전체에 티타늄 실리사이드화 공정을 진행하여 게이트전극 패턴(175) 상부와 셀로우 정션(190) 상부에 니켈-살리사이드(Ni-salicide)(195)를 형성함으로써, 콘택 저항을 줄여준다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 듀얼게이트 제조방법을 이용하게 되면, 고전압과 저전압영역의 게이트산화막이 반도체의 고집적에 따라 박막화됨으로 인하여 고전압과 저전압영역의 게이트산화막 영역에 전계로 인한 다이렉트 터널링이 발생되는 것을 게이트산화막 형성 시에, 게이트산화막과 실리콘기판 계면에 질화막을 동시에 형성함으로써, 반도체의 고집적에 따라 박막화되는게이트산화막의 두께가 게이트산화막이 형성된 챔버와 동일한 챔버내에서 인-시튜로 형성된 질화막에 의해 보상되어 다이렉트 터널링이 방지되는 효과가 있다.
그 결과, 반도체 소자의 누설전류 발생을 방지하여 전기적 특성을 향상시키며, 또한 전력 소모를 감소시키는 효과가 있다.

Claims (2)

  1. 반도체소자의 게이트산화막 형성방법에 있어서,
    실리콘기판 상에 제 1 습식 옥시데이션 공정을 진행하여 고전압영역에 적용되는 두께의 두꺼운 제 1게이트산화막을 형성한 다음 인-시튜로 NO 가스를 이용하여 제 1어닐링 공정을 진행하는 단계와;
    상기 고전압영역 상부에 감광막 패턴을 형성한 다음 이를 마스크로 저전압영역에 형성된 결과물을 벌크 에치하여 제거하는 단계와;
    상기 감광막 패턴을 제거하고, 제 2 습식 옥시데이션 공정을 진행하여 저전압 영역에 적용되는 두께의 얇은 제 2게이트산화막을 형성한 다음 인-시튜로 NH3가스를 이용하여 제 2어닐링 공정을 진행하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 게이트 제조방법.
  2. 제 1항에 있어서, 상기 NH3가스를 이용한 제 2어닐링 공정은 20 ~ 30분 동안 진행하여 질화막을 형성하는 것을 특징으로 하는 반도체소자의 게이트 제조방법.
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