KR920007218A - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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KR920007218A
KR920007218A KR1019900015766A KR900015766A KR920007218A KR 920007218 A KR920007218 A KR 920007218A KR 1019900015766 A KR1019900015766 A KR 1019900015766A KR 900015766 A KR900015766 A KR 900015766A KR 920007218 A KR920007218 A KR 920007218A
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KR1019900015766A
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김장래
이징렬
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김광호
삼성전자 주식회사
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내용 없음

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박막트랜지스터의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1(A)~(C)도는 이 발명에 따른 박막트랜지스터의 제조 공정도이다.

Claims (7)

  1. 반도체장치의 제조방법에 있어서, 기판의 표면에 절연막과 제1영역을 순차적으로 형성하는 공정과, 상기 제1영역의 전면에 Ge과 보론을 순차적으로 이온주입하는 공정과, 상기 제1영역의 표면에 게이트산화막과 제2영역을 순차적으로 형성하는 공정과, 상기 제2영역 표면의 소정부분에 감광막패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 하여 게이트 전극을 형성하는 공정과, 상기 감광막 패턴을 마스크로 하여 소오드 및 드레인 영역을 형성하는 공정과, 상기 감광막 패턴을 제거하는 공정으로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 제1영역은 다결정실리콘층으로, 제2영역은 비정질 실리콘층 또는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 제1영역의 표면에 Ge을 이온주입하고 열처리를 한 후 보론을 이온주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 제1항에 있어서, 상기 제2영역인 게이트 전극이 제1영역을 대신하고 제1영역인 소오스 및 드레인 영역이 제2영역을 대신하는 것을 특징으로 한는 박막트랜지스터의 제조방법.
  5. 제3항에 있어서, 상기 Ge을 30-80KeV의 에너지와 5.0×1013~5.0×1015/㎠의 도우즈로 이온주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제3항에 있어서, 상기 붕소를 10~30KeV의 에너지와 1.0×1012~1.0×1013/㎠의 도우즈로 이온주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제4항에 잇어서, 소오스 및 드레인을 형성하기 위하여 표면에 소정의 감광막 패턴을 형성하고 이 감광막 패턴을 마스크로하여 소오스 및 드레인을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019900015766A 1990-09-28 1990-09-28 박막트랜지스터의 제조방법 KR920007218A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618680B1 (ko) * 2000-05-31 2006-09-06 주식회사 하이닉스반도체 폴리 실리콘층 형성 방법

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* Cited by examiner, † Cited by third party
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KR100618680B1 (ko) * 2000-05-31 2006-09-06 주식회사 하이닉스반도체 폴리 실리콘층 형성 방법

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