KR19980048635A - 롬 셀 및 그 제조 방법 - Google Patents
롬 셀 및 그 제조 방법 Download PDFInfo
- Publication number
- KR19980048635A KR19980048635A KR1019960067256A KR19960067256A KR19980048635A KR 19980048635 A KR19980048635 A KR 19980048635A KR 1019960067256 A KR1019960067256 A KR 1019960067256A KR 19960067256 A KR19960067256 A KR 19960067256A KR 19980048635 A KR19980048635 A KR 19980048635A
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon
- etching
- depositing
- forming
- spacer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 229920005591 polysilicon Polymers 0.000 claims abstract description 49
- 125000006850 spacer group Chemical group 0.000 claims abstract description 32
- 238000000151 deposition Methods 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 23
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- 239000011229 interlayer Substances 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 18
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 230000006872 improvement Effects 0.000 abstract description 3
- 230000001934 delay Effects 0.000 abstract description 2
- 210000002445 nipple Anatomy 0.000 abstract 1
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical compound O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 롬셀 및 그 제조 방법에 관한 것으로, 종래 마스크 롬은 데이타 써넣기를 이온주입 방식으로 하기 때문에 제품 주문시 코드 마스크 제작 및 코드 이온주입 후 미완결된 웨이퍼 팹(FAB) 공정 진행에 따른 완제품 납기 시간의 지연과 소량 주문시 코드 마스크 제작 비용에 따른 제품의 판매 이익이 감소하고 웨이퍼 단위의 데이타 써넣기에 반해 칩 단위의 제품 주문이 이루어지고 있으므로 납기 후 재고 물량에 대한 비용 손실이 발생하는 문제가 있었다.
또한, 상기 ETOXTM형 셀은 비트라인의 가상접지(Virtual ground)의 불가능에 따른 드레인의 컨택 형성으로 칩 면적의 사용 효율이 떨어지는 문제가 있었다.
이에 본 발명은 기판에 웰을 형성하고 필드영역 및 액티브 영역을 정의한 다음 게이트 산화막을 증착하는 공정과, 이후 제1폴리실리콘을 증착 및 식각하여 부유 게이트를 형성하고 그 위에 제1 캡산화막을 형성한 다음 문턱 전압 조절 이온주입을 행하는 공정과, 이후 상기 부유 게이트의 위에 폴리간 산화막을 증착하고 제2 폴리실리콘을 증착 및 식각하여 폴리실리콘 스페이서를 형성하는 공정과, 이후 사이드 마스크를 이용하여 상기 폴리실리콘 스페이서의 한쪽면을 식각하여 제거하는 공정과, 이후 상기 사이드 마스크를 제거하고 이온을 주입하여 기판 내에 베리드 엔플러스 영역을 형성한 다음 베리드 산화막을 형성하는 공정과, 이후 질화막을 증착 및 식각하여 부유 게이트의 한쪽면에 제1 질화막 스페이서를 형성하는 공정과, 이후 상기 베리드 산화막 형성시 폴리실리콘 스페이서 위에 형성되었던 산화막을 제거하고 제3 폴리실리콘 및 제2 캡산화막을 증착하는 공정과, 이후 상기 제1 캡산화막 및 제3 폴리실리콘을 식각하는 공정과, 이후 질화막을 증착 및 식각하여 제2 질화막 스페이서를 상기 필드산화막의 양측면에 제1 질화막 스페이서를 포함하도록 형성하는 공정과, 이후 상기 제2 질화막 스페이서를 마스크로 하여 상기 베리드 산화막을 식각한 다음 제4 폴리실리콘을 증착 및 식각하는 공정과, 이후 층간절연막을 증착한 다음 컨택을 형성하여 메탈 배선을 하는 공정과, 이후 공핍형 셀을 형성하는 공정으로 이루어지는 것을 특징으로 하는 롬 셀을 제공하는데, 이러한 본 발명은 이톡스티엠(ETOXTM)형 셀을 사용하여 제작하는 OTP 제품의 가상접지(Virtual ground) 불가능에 따른 드레인 컨택 형성으로 인한 칩 면적 사용의 비효율성을 개선하고 3.3V 이하의 전압에서도 동작을 가능하게 하며, 웨이퍼 팹 공정을 완료해 놓은 상태에서 제품 주문에 따라 데이타 써넣기를 전기적으로 행하여 제품 주문에서 완제품 납기까지의 시간을 단축할 수 있으며 칩 단위로 데이타 써넣기를 행하게 되므로 제품 제고에 따른 비용 손실을 없앨 수 있는 효과가 있다.
Description
본 발명은 롬(Read only memory, ROM)셀에 관한 것으로, 특히 분리형 게이트 구조이면서 자기정렬에 의해 비트라인을 형성시켜 전기적인 칩 단위의 데이타 써넣기 방식을 가능하게 하도록 한 롬 셀 및 그 제조 방법에 관한 것이다.
종래 롬 셀에 대해 마스크 롬 및 이톡스티엠(ETOX)형 OTP(One time programmable device)를 예를 들어 설명하고자 하는데, 우선 마스크 롬의 제조 방법을 도 1을 참조하여 설명하면 다음과 같다.
먼저, 도1(a)에 도시한 바와 같이 기판(1)에 웰을 형성하고 분리 공정을 한 다음, 액티브 영역에 피모스 및 엔모스를 형성한다.
그런 다음, 도1(b)에 도시한 바와 같이 포토레지스트(5)를 코드 마스크(Code mask)로 이용하여 코드 이온주입 즉, 피형 기판(1)에 피형 불순물을 주입함으로써 문턱전압이 높은 증가형 셀을 형성한다. 결국, 문턱전압이 높은 증가형 셀과 문턱전압이 낮은 증가형 셀이 구분되어 형성된다.
마지막으로, 도1(c)에 도시한 바와 같이 컨택을 형성하여 소스(2) 및 드레인(3)에 메탈(6)을 형성한다.
이와같이 제조되는 마스크 롬의 동작을 도1(c)를 참조하여 설명한다.
워드라인 즉, 게이트(4)에 3.0V∼5,0V의 전압을 인가하면 문턱전압이 낮은 증가형 셀은 온 이 되나 문턱전압이 높은 증가형 셀은 오프가 되므로, 비트라인 즉, 드레인(3)에 1.0V의 전압을 가하게 되면 온 상태의 셀(7)은 로우 데이타를 출력하고 오프 상태의 셀은 하이 데이타를 출력하게 된다.
한편, 읽기 대상이 아닌 셀들의 워드라인은 접지 상태이다.
다음으로, ETOXTM형 OTP에 대해 도2를 참조하여 설명하면 다음과 같다.
먼저, 도2(a)에도시한 바와 같이 기판(11) 웰을 형성하고 분리 공정을 한 다음, 액티브 영역에 피모스 및 엔모스를 형성한다.
이후, 도2(b)에 도시한 바와 같이 채널 열전자 주입(Channel hot electron injection) 방식으로 문턱전압이 낮은 증가형 셀 및 문턱전압이 높은 증가형 셀을 구분하여 형성함으로써 데이타 써넣기를 한다.
마지막으로 도2(c)에 도시한 바와 같이 컨택을 형성하여 소스(12) 및 드레인(13)에 메탈(16)을 형성한다.
이와같이 제조되는 ETOX TM형 OTP의 동작은 상기 설명한 마스크 롬의 동작과 같다.
그러나, 상기 마스크 롬은 데이타 써넣기를 이온주입 방식으로 하기 때문에 제품 주문시 코드 마스크 제작 및 코드 이온주입 후 미완결된 웨이퍼 팹(FAB) 공정 진행에 따른 완제품 납기 시간의 지연과 소량 주문시 코드 마스크 제작 비용에 따른 제품의 판매 이익이 감소하고 웨이퍼 단위의 데이타 써넣기에 반해 칩 단위의 제품 주문이 이루어지고 있으므로 납기 후 재고 물량에 대한 비용 손실이 발생하는 문제가 있다.
또한, 상기 ETOXTM형 셀은 비트라인의 가상접지(Virtual ground)의 불가능에 따른 드레인의 컨택 형성으로 칩 면적의 사용 효율이 떨어지는 문제가 발생한다.
이에 본 발명은 상기와 같은 종래의 문제를 해결하기 위하여 창안된 것으로, 분리형 게이트 구조이면서 자기정렬에 의해 비트라인을 향성시켜 전기적인 칩 단위의 데이타 써넣기 방식을 가능하도록 하는 롬 셀 및 그 제조 방법을 제공함에 그 목적이 있다.
도1(a) 내지 도1(c)는 종래 마스크 롬의 제조를 나타낸 공정수순도.
도2(a) 내지 도2(c)는 종래 이톡스티엠(ETOXTM)형 오피티(OPT)의 제조를 나타낸 공정수순도.
도3(a) 내지 도3(h)는 본 발명 롬 셀의 제조를 나타낸 공정수순도.
도 4는 본 발명의 동작을 나타낸 단면도로,
(a)는 데이타 써넣기 동작을 나타낸 단면도
(b)는 데이타 읽기 동작을 나타낸 단면도
도5는 본 발명의 제조에 사용되는 주요 마스크 레이어의 상부평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 기판102 : 필드산화막
103 : 게이트 산화막104 : 부유 게이트
105 : 제1 캡산화막106 : 폴리간 산화막
107 : 제어게이트108 : 사이드 마스크
109 : 베리드 엔플러스 영역109a : 소스
109b : 드레인110 : 베리드 산화막
111 : 제2 질화막 스페이서112 : 제3 폴리실리콘
113 : 제1 캡산화막114 : 제2 질화막 스페이서
115 : 제4 폴리실리콘116: 층간절연막
117 : 메탈
상기와 같은 목적을 달성하기 위한 본 발명 롬(ROM) 셀의 제조 방법은 도3에 도시한 바와 같이, 기판(101)에 웰을 형성하고 필드영역 및 액티브 영역을 정의한 다음 게이트 산화막(103)을 증착하는 공정과, 이후 제1폴리실리콘을 증착 및 식각하여 부유 게이트(104)를 형성하고 그 위에 제1 캡산화막(105)을 형성한 다음 문턱전압 조절 이온 주입을 행하는 공정과, 이후 상기 부유 게이트(104)의 위에 폴리간 산화막(106)을 증착하고 제2 폴리실리콘을 증착 및 식각하여 폴리실리콘 스페이서(107)를 형성하는공정과, 이후 사이드 마스크(108)를 이용하여 상기 폴리실리콘 스페이서(107)의 한쪽면을 식각하여 제거하는 공정과, 이후 상기 사이드 마스크(108)를 제거하고 이온을 주입하여 기판 내에 베리드 엔플러스 영역(109)을 형성한 다음 베리드 산화막(110)을 형성하는 공정과, 이후 질화막을 증착 및 식각하여 부유 게이트(104)의 한쪽면에 제1 질화막 스페이서(111)를 형성하는 공정과, 이후 상기 베리드 산화막(110) 형성시 폴리실리콘 스페이서(107) 위에 형성되었던 산화막을 제거하고 제3 폴리실리콘(112) 및 제2 캡산화막(113)을 증착하는 공정과, 이후 상기 제1 캡산화막(113) 제3 폴리실리콘(112)을 식각하는 공정과, 이후 질화막을 증착 및 식각하여 제2 질화막 스페이서(114)를 상기 필드산화막(102)의 양 측면에 제1 질화막 스페이서(111)를 포함하도록 형성하는 공정과, 이후 상기 제2 질화막 스페이서(114)를 마스크로 하여 상기 베리드 산화막(110)을 식각한 다음 제4 폴리실리콘(115)을 증착 및 식각하는 공정과, 이후 층간절연막(116)을 증착한 다음 컨택을 형성하여 메탈(117) 배선을 하는 공정과, 이후 공핍형 셀을 형성하는 공정으로 이루어진다.
상기와 같은 공정으로 구현되는 본 발명 롬 셀은, 기판과; 상기 기판 상의 부유 게이트와; 상기 부유 게이트의 전면을 감싸며 형성되는 폴리간 산화막과; 상기 폴리간 산화막의 한쪽 측면에 형성되는 폴리실리콘 스페이서와; 상기 폴리실리콘 스페이서에 의해 자동 정렬되어 기판 내에 형성되는 베리드 엔플러스 영역과; 상기 베리드 엔플러스영역위에 베리드 산화막과; 상기 폴리간 산화막의 한쪽면에 형성되는 제1 질화막 스페이서와; 상기 폴리간 산화막, 제1 질화막 스페이서 및 기판의 전면에 형성되는 제3 폴리실리콘과; 상기 제2 폴리실리콘의 전면에 형성되는 제2 캡산화막과; 상기 베리드 엔플러스 영역에 연결되는 제4 폴리실리콘과; 상기 제4 폴리실리콘의 전면에 형성되는 층간절연막과, 상기 제4 폴리실리콘에 컨택을 형성하는 메탈로 구성된다.
이와같은 본 발명의 제조 공정에 대해 도 3을 참조하여 설명하고자 하는데, 도3에서는 액티브 영역 및 필드영역에 대한 단면도를 제시한다.
먼저, 도3(a)에 도시한 바와 같이 기판(101)에 웰을 형성하고 필드영역 및 액티브 영역을 정의한 다음 게이트 산화막(103)을 증착한다.
그런 다음, 제1폴리실리콘을 증착 및 식각하여 부유 게이트(104)를 형성하고 그 위에 제1 캡산화막(105)을 형성한 다음 문턱전압 조절 이온 주입을 행한다.
이후 도3(b)에 도시한 바와 같이 상기 부유 게이트(104)의 위에 폴리간 산화막(106)을 증착하고, 제2 폴리실리콘을 증착 및 식각하여 폴리실리콘 스페이서(107)를 형성한다.
이어서, 도3(c)에 도시한 바와 같이 사이드 마스크(108)를 이용하여 상기 폴리실리콘 스페이서(107)의 한쪽면을 식각하여 제거하는데, 이때 상기 폴리실리콘 스페이서(107)는 습식 식각으로 제거한다.
다음으로, 도3(d)에 도시한 바와 같이 상기 사이드 마스크(108)를 제거하고 이온을 주입하여 기판 내에 베리드 엔플러스 영역(109)및 베리드 산화막(110)을 형성한 다음 질화막을 증착 및 식각하여 부유 게이트(104)의 한쪽면에 제1 질화막 스페이서(111)를 형성한다.
이후, 도 3(c)에 도시한 바와 같이 상기 베리드 산화막(110) 형성시 폴리실리콘 스페이서(107) 위에 형성되었던 산화막을 제거하고 제3 폴리실리콘(112) 및 제2 캡산화막(113)을 증착한 다음 상기 제1 캡산화막(113) 및 제3 폴리실리콘(112)을 식각하여 준다.
그런 다음, 도3(f)에 도시한 바와 같이 질화막을 증착 및 식각하여 제2 질화막 스페이서(114)를 상기 필드산화막(102)의 양측면에 제1 질화막 스페이서(111)를 포함하도록 형성하고 상기 제2 질화막 스페이서(114)를 마스크로 하여 상기 베리드 산화막(110)을 식각한 다음 제4 폴리실리콘(115)을 증착 및 식각하여 상기 베리드 엔플러스 영역(109)에 연결되도록 한다.
상기 공정 후, 도3(g)에 도시한 바와 같이 층간절연막(116)을 증착한 다음 컨택을 형성하여 메탈(117) 배선을 한다.
마지막으로, 도3(h)에 도시한 바와 같이 기판(101)과 베리드 엔플러스 영역(109)을 접지시키고 워드라인 즉, 제어 게이트(112)에 15∼18V의 바이어스를 가하여 공핍형 셀을 형성함으로써 공정이 완료된다.
도5에는 본 발명에 쓰이는 주요한 마스크 레이어를 도시하였다.
이와같이 제조되는 본 발명에서 제시하는 OTP 셀의 동작은 근본적으로 종래의 노아(NOR)형 롬과 같으며 단지 데이타 써넣기의 방법이 다른 것으로, 데이타 써넣기의 방법을 도4(a)를 참조하여 설명하면 다음과 같다.
팹(FAB) 공정 완료 후, 워드라인(112)에 15∼18V의 전압을 인가하여 부유 게이트(104) 내부에 존재하는 주게(accepter)의 최외각 전자들을 전기적으로 과도하게 떼어 냄으로써 부유 게이트(104)를 양의 전위로 대전시킨다.
이 방법은 플래시 메모리 셀에서 데이타 소거 방법인 파울러 노드하임(F-N Tunneling) 방식과 동일한 메카니즘이며, 이렇게 워드라인(104)에 15∼18V의 전압을 인가하는 방법은 내부회로에 전압 펌프(Voltage pump) 회로를 형성하여 전압을 인가하는 방법과 회로를 간단히 하기 위해서 외부단자에 직접 전압을 인가하는 방법이 있다.
상기와 같이 셀 내부의 모든 셀들의 부유 게이트(104)가 충분히 양의 전위로 대전되게 되면 칩 전체의 모든 셀들은 공핍형(Depletion-type)셀로 존재하게 된다.
이때, 본 발명은 엄밀히 말하면 분리형 게이트(Split-gate)이기 때문에 부유 게이트(104)가 양의 전위로 대전되어 부유 게이트(104) 아래의 채널이 온 되더라도 제어 게이트(112)에 의해 제어 게이트(112) 아래 채널의 온/오프가 조절되기 때문에 셀 자체는 증가형(Enhancement-type) 셀이며 단지, 부유 게이트(104)의 전위 상태에 따라 공핍형 셀이냐 증가형 셀이냐를 구분한다.
공핍형 셀의 형성이 완료되면 데이타 써넣기를 할 수 있는 준비가 다 된 것이다.
데이타 써넣기는 원하는 어드레스에 해당하는 공핍형 셀의 부유 게이트(104)에 채널 열전자 주입 방식(Channel Hot Electron Injection) 전자를 과도하게 주입하여 음의 전위로 대전시킴으로써 이루어진다.
즉, 소스(109a)는 접지상태로, 드레인(109b)에는 열전자(Hot Electron)을 발생시키기 위하여 7.0∼9V를 워드라인(112)에는 양의 전위로 대전되어 있는 부유 게이트(103)가 열전자(Hot Electron) 주입에 의해 음의 전위로 변해가더라도 부유 게이트(103) 아래의 채널에는 양의 전위가 계속 가해져 충분히 과도한 전자가 주입될 수 있도록 10∼12V의 전압을 인가함으로써, 부유 게이트(103)에 충분한 전자들을 주입할 수 있게 되고 이로써 부유 게이트(103)는 음의 전위로 대전된다.
이와같은 방법으로 데이타 써넣기가 완료되며, 칩에는 부유 게이트(103)가 양의 전위로 대전된 공핍형 셀과 음의 전위로 대전된 증가형 셀이 공존하게 되어 롬으로써 동작하기에 충분한 조건이 형성된다.
다음으로, 데이타 읽기 동작에 도4(b)를 참조하여 설명한다.
소스(109a)는 접지상태로, 드레인(109b)에는 1.0V를, 워드라인(112)에는 3.0∼5V의 전압을 인가하게 되면, 부유 게이트(103)가 양의 전위로 대전된 공핍형 셀은 제어 게이트(112)와 부유 게이트(103) 아래의 채널이 동시에 온상태에 있게 되므로, 로우 데이타를 출력하고, 반대로 부유 게이트(103)가 음의 전위로 대전된 증가형 셀은 제어 게이트(112) 아래의 채널은 온상태이나 부유 게이트(103) 아래의 채널은 오프 상태이므로 하이 데이타를 출력하게 된다.
이와같이 기존의 노아형 롬과 동일한 동작을 하면서 웨이퍼 팹 공정 완료 후 제품 주문에 따라 칩 단위로 데이타 써넣기를 할 수 있는 제품이 실현될 수 있다.
그러면, 이와같은 본 발명의 특허성 및 효과에 대해 종래의 기술과 비교하여 설명하고자 한다.
본 발명은 기존의 마스크 롬과 같이 웨이퍼 팹 공정 완료 전에 제품 주문에 따라 코드 마스크를 제작하여 코드 이온주입을 행하고 난 뒤 나머지 미완결 웨이퍼 팹 공정을 진행한다. 즉, 코드 마스크 제작 및 미완결 된 웨이퍼 팹 공정 진행에 따른 완제품 납기 시간의 지연, 소량 주문시 코드 마스크 제작 비용에 따른 이익 감소 및 웨이퍼 단위의 데이타 써넣기에 따른 납기 후 재고 물량에 대한 비용 손실 등을 줄일 수 있게 된다.
또한, 종래 이톡스티엠(ETOXTM)형 셀을 사용하여 제작하는 OTP 제품의 가상접지(Virtual ground) 불가능에 따른 드레인 컨택 형성으로 인한 칩 면적 사용의 비효율성을 개선하고 3.3V 이하의 전압에서도 동작을 가능하게 하였다.
따라서, 본 발명은 3.3V이하의 로우 전압 동작이 가능하고 웨이퍼 팹 공정을 완료해 놓은 상태에서 제품 주문에 따라 데이타 써넣기를 전기적으로 행하여 제품 주문에서 완제품 납기까지의 시간을 단축할 수 있으며 칩 단위로 데이타 써넣기를 행하게 되므로 제품 제고에 따른 비용 손실을 없앨 수 있는 효과가 있다.
이러한 본 발명의 효과에 대하 좀 더 상세하 설명한다.
본 발명에서는 셀이 분리형 게이트(Split gate) 구조를 가지고 있기 때문에 칩 면적 사용 효율이 높고 비트라인(즉, 베리드 엔플러스 영역)을 형성할 때 게이트를 먼저 형성한 후 비트라인을 게이트에 자기정렬(Self align)하여 형성하게 되므로 분리형 게이트 구조임에도 불구하고 동일한 동작 특성을 갖는 셀을 확보할 수 있는 잇점이 있다.
또한, 부유 게이트를 양의 전위와 음의 전위 두 가지 전위로 대전시켜 놓기 때문에 증가형 셀과 공핍형 셀의 문턱전압 차이가 다른 어떤 제품보다 현저히 크며 이 때문에 데이타의 신뢰성이 현저히 좋아지게 된다.
이는 워드라인에 2.7∼3.3V의 전압이 인가되더라도 데이타의 로우/ 하이가 뚜렷하게 구별되므로 3.3V 동작이 가능해진다.
또한, 필요시 사용자가 칩을 소켓(socket)에서 분리하여 데이타를 전기적으로 소거한 후 다시 수정된 데이타를 써넣을 수 있는 잇점도 있다.
또한, 엘디디(Light doppde drain)형 비트라인(베리드 엔플러스 영역) 형성이 가능하므로 칩 사이즈가 작아져도 단채널 효과(Short channel effect)를 극복할 수 있다.
상술한 바와 같이, 본 발명은 이톡스티엠(ETOXTM)형 셀을 사용하여 제작하는 OTP 제품의 가상접지(Virtual ground) 불가능에 따른 드레인 컨택 형성으로 인한 칩 면적 사용의 비효율성을 개선하고 3.3V 이하의 전압에서도 동작을 가능하게 한다.
또한, 웨이퍼 팹 공정을 완료해 놓은 상태에서 제품 주문에 따라 데이타 써넣기를 전기적으로 행하여 제품 주문에서 완제품 납기까지의 시간을 단축할 수 있으며 칩 단위로 데이타 써넣기를 행하게 되므로 제품 제고에 따른 비용 손실을 없앨 수 있는 효과가 있다.
Claims (3)
- 기판에 웰을 형성하고 필드영역 및 액티브 영역을 정의한 다음 게이트 산화막을 증착하는 공정과, 이후 제1폴리실리콘을 증착 및 식각하여 부유 게이트를 형성하고 그 위에 제1 캡산화막을 형성한 다음 문턱 전압 조절 이온주입을 행하는 공정과, 이후 상기 부유 게이트의 위에 폴리간 산화막을 증착하고 제2 폴리실리콘을 증착 및 식각하여 폴리실리콘 스페이서를 형성하는 공정과, 이후 사이드 마스크를 이용하여 상기 폴리실리콘 스페이서의 한쪽면을 식각하여 제거하는 공정과, 이후 상기 사이드 마스크를 제거하고 이온을 주입하여 기판 내에 베리드 엔플러스 영역을 형성한 다음 베리드 산화막을 형성하는 공정과, 이후 질화막을 증착 및 식각하여 부유 게이트의 한쪽면에 제1 질화막 스페이서를 형성하는 공정과, 이후 상기 베리드 산화막 형성시 폴리실리콘 스페이서 위에 형성되었던 산화막을 제거하고 제3 폴리실리콘 및 제2 캡산화막을 증착하는 공정과, 이후 상기 제1 캡산화막 및 제3 폴리실리콘을 식각하는 공정과, 이후 질화막을 증착 및 식각하여 제2 질화막 스페이서를 상기 필드산화막의 양측면에 제1 질화막 스페이서를 포함하도록 형성하는 공정과, 이후 상기 제2 질화막 스페이서를 마스크로 하여 상기 베리드 산화막을 식각한 다음 제4 폴리실리콘을 증착 및 식각하는 공정과, 이후 층간절연막을 증착한 다음 컨택을 형성하여 메탈 배선을 하는 공정과, 이후 공핍형 셀을 형성하는 공정으로 이루어지는 것을 특징으로 하는 롬 셀의 제조 방법.
- 제1항에 있어서, 상기 폴리실리콘 스페이서는 습식 식각으로 제거하는 것을 특징으로 하는 롬 셀의 제조 방법.
- 기판과; 상기 기판 상의 부유 게이트와; 상기 부유 게이트의 전면을 감싸며 형성되는 폴리간 산화막과; 상기 폴리간 산화막의 한쪽 측면에 형성되는 폴리실리콘 스페이서와; 상기 폴리실리콘 스페이서에 의해 자동 정렬되어 기판 내에 형성되는 베리드 엔플러스 영역과; 상기 베리드 엔플러스 영역위의 베리드 산화막과; 상기 폴리간 산화막의 한쪽면에 형성되는 제1 질화막 스페이서와; 상기 폴리간 산화막, 제1 질화막 스페이서 및 기판의 전면에 형성되는 제3 폴리실리콘과; 상기 제2 폴리실리콘의 전면에 형성되는 제2 캡산화막과; 상기 베리드 엔플러스 영역에 연결되는 제4 폴리실리콘과; 상기 제4 폴리실리콘의 전면에 형성되는 층간절연막과, 상기 제4 폴리실리콘에 컨택을 형성하는 메탈로 구성되는 것을 특징으로 하는 롬 셀.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960067256A KR100218345B1 (ko) | 1996-12-18 | 1996-12-18 | 롬 셀 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960067256A KR100218345B1 (ko) | 1996-12-18 | 1996-12-18 | 롬 셀 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980048635A true KR19980048635A (ko) | 1998-09-15 |
| KR100218345B1 KR100218345B1 (ko) | 1999-09-01 |
Family
ID=19488733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960067256A KR100218345B1 (ko) | 1996-12-18 | 1996-12-18 | 롬 셀 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100218345B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101016336B1 (ko) * | 2003-07-11 | 2011-02-22 | 매그나칩 반도체 유한회사 | 플래시 메모리소자의 제조방법 |
-
1996
- 1996-12-18 KR KR1019960067256A patent/KR100218345B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101016336B1 (ko) * | 2003-07-11 | 2011-02-22 | 매그나칩 반도체 유한회사 | 플래시 메모리소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100218345B1 (ko) | 1999-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6114724A (en) | Nonvolatile semiconductor memory cell with select gate | |
| US7202125B2 (en) | Low-voltage, multiple thin-gate oxide and low-resistance gate electrode | |
| US6330190B1 (en) | Semiconductor structure for flash memory enabling low operating potentials | |
| US5464999A (en) | Method for programming an alternate metal/source virtual ground flash EPROM cell array | |
| KR920010850B1 (ko) | 소거가능한 프로그래머블 메모리 | |
| US6426896B1 (en) | Flash memory cell with contactless bit line, and process of fabrication | |
| US5776787A (en) | Spacer flash cell process | |
| US6043123A (en) | Triple well flash memory fabrication process | |
| US5708285A (en) | Non-volatile semiconductor information storage device | |
| US6124168A (en) | Method for forming an asymmetric floating gate overlap for improved device performance in buried bit-line devices | |
| US6046086A (en) | Method to improve the capacity of data retention and increase the coupling ratio of source to floating gate in split-gate flash | |
| US8546222B1 (en) | Electrically erasable programmable non-volatile memory | |
| US4994403A (en) | Method of making an electrically programmable, electrically erasable memory array cell | |
| US7894257B1 (en) | Low voltage low cost non-volatile memory | |
| US5147816A (en) | Method of making nonvolatile memory array having cells with two tunelling windows | |
| US8765550B2 (en) | N-channel erasable programmable non-volatile memory | |
| US5057446A (en) | Method of making an EEPROM with improved capacitive coupling between control gate and floating gate | |
| US7145802B2 (en) | Programming and manufacturing method for split gate memory cell | |
| KR100218345B1 (ko) | 롬 셀 및 그 제조 방법 | |
| JP3200107B2 (ja) | 不揮発性メモリ・セル | |
| US6271089B1 (en) | Method of manufacturing flash memory | |
| US5447877A (en) | Method of manufacturing nonvolatile semiconductor memory device | |
| KR100644545B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US5151760A (en) | Integrated circuit with improved capacitive coupling | |
| US6806530B2 (en) | EEPROM device and method for fabricating same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060522 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |