KR20010068316A - 모스 트랜지스터의 제조방법 - Google Patents
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Abstract
소오스/드레인의 틈새의 이동으로부터 채널영역의 도핑 프로파일이 영향을 받지 않도록 하여 소자의 특성을 향상시킬 수 있는 모스 트랜지스터의 제조방법을 개시한다. 이 방법은, 반도체기판 상에 게이트절연막 및 게이트전극을 차례로 형성하는 단계와, 반도체기판에 소오스/드레인을 형성하기 위한 불순물을 이온주입하는 단계와, 반도체기판을 열처리하여 주입된 불순물을 활성화시켜 소오스/드레인을 형성하는 단계, 및 반도체기판에 불순물을 이온주입하여 채널영역에 문턱전압 조절을 위한 불순물영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 모스 전계효과 트랜지스터의 역방향 숏채널 효과를 최소화하여 소자의 특성을 향상시킬 수 있는 모스 트랜지스터의 제조방법에 관한 것이다.
반도체 소자에서 개별 소자의 크기가 줄어드는 추세는 칩(chip)의 밀도 및 성능을 향상시키는 중요한 요소이다. 모스 전계효과 트랜지스터(MOSFET; MOS Field Effect Transistor)의 중요한 소자 특성 중의 하나는 소자를 동작시키는 문턱전압(threshold voltage; VT)으로서, 스위칭 동작에서 전류를 흐르게 하는 최소한의 전압을 의미한다. 소자의 크기가 줄어듦에 따라 채널의 길이가 감소하고, 문턱전압은 어떤 지점의 게이트길이에서부터 감소한다. 이러한 채널길이에 대한 문턱전압의 감소현상을 숏채널 효과(short channel effect)라고 한다.
채널길이에 대한 문턱전압은 수평이거나, 예측가능하여 제어가 가능한 곡선을 이루어야 한다. 그러나, 실제 소자는 게이트의 길이가 줄어듦에 따라 문턱전압이 조금씩 증가하다가 어느 지점 이후에는 급격히 감소하게 되는 현상이 나타나는데, 이를 역방향 숏채널 효과(Reverse Short Channel Effect; RSCE)라고 한다. 그 원인은, 소오스/드레인 형성을 위해 이온주입되는 고농도의 불순물이온에 의해 과다한 틈새(interstitial)들이 발생하고, 후속 열처리시 소오스/드레인의 틈새(interstitial)들이 게이트산화막/기판 경계면에서 재결합하기 위해 소오스/드레인부분에서 채널의 상층부로 이동하는 흐름으로 인해 기존 채널영역의 불순물들이 파일-업(pile-up)되는 현상이 발생하게 되는 것이다.
이러한 흐름의 세기는 게이트의 길이가 줄어듦에 따라 채널 중앙부에 미치는 영향이 더욱 커지게 되는데, 소자에서 이러한 RSCE 현상이 크게 되면 게이트길이의 조그만 공정오차에도 문턱전압의 산포가 매우 크게 되어 수율 및 소자의 전체적인 성능이 저하되게 된다.
종래에는, 반도체기판에 문턱전압 조절을 위한 불순물 이온주입 공정을 먼저 진행한 다음에, 게이트산화막 및 게이트전극을 형성하고 이를 마스크로 사용하여 소오스/드레인영역을 형성하여 모스 트랜지스터를 제조하였다. 이러한 종래의 방법으로는 이러한 틈새(interstitial)에 의한 채널영역 불순물의 재분포 현상을 제거할 수 없으며, 단지 틈새의 발생 또는 움직임을 최소화하거나, 채널영역으로의 영향을 줄이기 위하여 이온주입시 도우즈량 또는 에너지와 같은 조건을 최적화하거나, 후속 열처리 조건을 적절히 감소하는 방법을 사용하였다. 그러나, 이 경우 문턱전압의 파동(fluctuation)은 약간 감소시킬 수 있지만, 소오스/드레인의 활성화가 완전히 이루어지지 못하거나, 면저항이 급격히 증가하여 포화전류(saturation current)가 감소하게 되는 등의 문제가 발생하게 되어, 소자의 성능을 향상시키는 데 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 소오스/드레인의 틈새의 이동으로부터 채널영역의 도핑 프로파일이 영향을 받지 않도록 하여 소자의 특성을 향상시킬 수 있는 모스 트랜지스터의 제조방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 5는 종래의 방법으로 제조된 MOS 트랜지스터의 게이트 길이에 따른 문턱전압과, 본 발명에 의해 제조된 MOS 트랜지스터의 게이트 길이에 따른 문턱전압을 시뮬레이션(simulation)한 결과를 나타낸 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
2.....반도체기판 4.....소자분리막
6.....게이트산화막 8.....게이트전극
10....LDD 영역 12....스페이서
14....소오스/드레인 16.....문턱전압 조절용 불순물영역
상기 과제를 이루기 위하여 본 발명에 의한 모스 트랜지스터의 제조방법은, 반도체기판 상에 게이트절연막 및 게이트전극을 차례로 형성하는 단계와, 반도체기판에 소오스/드레인을 형성하기 위한 불순물을 이온주입하는 단계와, 반도체기판을 열처리하여 주입된 불순물을 활성화시켜 소오스/드레인을 형성하는 단계, 및 반도체기판에 불순물을 이온주입하여 채널영역에 문턱전압 조절을 위한 불순물영역을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 1 내지 도 4는 본 발명에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(2)에 활성영역과 비활성영역을 구분하기 위한 소자분리막(4)을 형성한 다음, 상기 반도체기판(2) 상에 얇은 열산화막을 성장시켜 게이트산화막(6)을 형성한다. 종래의 방법과는 달리 문턱전압 조절을 위한 이온주입 공정을 생략하고 게이트산화막(6)을 성장시킨다.
도 2를 참조하면, 상기 게이트산화막(6) 위에 불순물이 도우프된 폴리실리콘막을 증착한 다음 패터닝하여 게이트전극(8)을 형성한다. 다음, 상기 게이트전극(8)을 마스크로 사용하여 반도체기판(2)에, 상기 반도체기판과 반대 도전형의 불순물이온을 저농도로 주입하여 LDD 영역(10)을 형성한다.
도 3을 참조하면, 결과물 상에, 예를 들어 산화막을 증착한 다음 이방성식각하여 상기 게이트전극(8)의 측벽에 스페이서(12)를 형성한다. 다음에, 상기 게이트전극(8)과 스페이서(12)를 마스크로 사용하여 반도체기판(2)에, 상기 반도체기판과 반대 도전형의 불순물을 고농도로 주입한 다음, 상기 반도체기판을 열처리하여 소오스/드레인(14)을 형성한다. 이 열처리 공정에 의해 중농도 공정인 LDD 형성을 위한 이온주입 공정 및 고농도 공정인 소오스/드레인 형성을 위한 이온주입 공정시 발생된 결함(틈새)들이 모두 재결합하게 된다.
도 4를 참조하면, 트랜지스터의 문턱전압을 조절하기 위하여, 상기 반도체기판(2)에 불순물을 주입하여 상기 반도체기판에 문턱전압 조절용 불순물영역(16)을 형성한다. 이 때, 반도체기판에 수직방향으로 이온을 주입하게 되면, 게이트에 의한 마스킹 작용으로 채널영역에는 불순물이 거의 들어가지 않게 되며, 또한 고에너지 이온주입을 사용하더라도 대부분의 불순물들이 게이트전극에 남게 되거나 게이트산화막(6)에 남게 되어 게이트산화막의 특성을 열화시킨다. 따라서, 도시된 바와 같이, 높은 각도(high tilt)의 이온주입 공정으로 게이트전극의 측면에서 채널중앙부를 향해 이온주입을 한다. 그러면, 일반적인 이온주입기의 범위내에서 채널에 불순물이 주입되고 이를 제어하기가 용이하다.
도 5는 종래의 방법으로 제조된 MOS 트랜지스터의 게이트 길이에 따른 문턱전압("A")과, 본 발명에 의해 제조된 MOS 트랜지스터의 게이트 길이에 따른 문턱전압("B")을 시뮬레이션(simulation)한 결과를 나타낸 그래프로서, 실제 공정과의 절대값 오차가 10％ 이내이다.
도 5를 참조하면, 종래의 방법으로 제조된 트랜지스터는 RSCE 현상이 매우 심하여 약간의 게이트 CD의 변화에 대해서 문턱전압이 매우 민감하게 변화하게 되며, 게이트 길이가 0.20㎛ 이하로 줄어들게 되면 문턱전압이 매우 떨어져서 소자의 동작이 어렵게 된다.
그러나, 본 발명의 방법으로 제조된 트랜지스터의 문턱전압은, 비록 약간의 숏채널 효과는 나타나지만, 전체적으로 예측가능한 범위내에서 문턱전압이 변동하고 있으며, 작은 크기의 게이트 CD에서도 적절한 문턱전압이 유지됨을 알 수 있다.
한편, 본 발명의 트랜지스터에서 나타나는 숏채널 효과는 LDD 및 소오스/드레인 불순물과 채널불순물과의 전하 분배(charge sharing) 효과에 의해 나타나는 것으로, 이를 더욱 줄이기 위해서는 LDD 및 소오스/드레인 영역의 접합을 더욱 낮게 하는 얕은 접합(shallow junction)을 형성하면 감소시킬 수 있다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않고 당업자에 의해 본 발명의 기술적 사상내에서 많은 변형이 가능하다.
상술한 본 발명에 의한 모스 트랜지스터의 제조방법에 의하면, 트랜지스터의 문턱전압을 조절하기 위한 이온주입 공정을 소오스/드레인 형성을 위한 이온주입 및 활성화 공정이 완료된 다음에 높은 틸트각도로 이온주입함으로써, 소오스/드레인의 틈새 이동으로부터 채널영역의 도핑 프로파일이 영향을 받지 않도록 하여 소자의 특성을 대폭 향상시킬 수 있다.
Claims (3)
- 반도체기판 상에 게이트절연막 및 게이트전극을 차례로 형성하는 단계;상기 반도체기판에 소오스/드레인을 형성하기 위한 불순물을 이온주입하는 단계;상기 반도체기판을 열처리하여 주입된 불순물을 활성화시켜 소오스/드레인을 형성하는 단계; 및상기 반도체기판에 불순물을 이온주입하여 채널영역에 문턱전압 조절을 위한불순물영역을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 문턱전압 조절을 위한 불순물영역을 형성하는 단계에서,소정의 각도를 주어 불순물을 이온주입하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 소오스/드레인을 형성하기 위한 불순물을 이온주입하는 단계 전에,상기 반도체기판에 불순물이온을 주입하여 LDD 영역을 형성하는 단계와,상기 게이트전극의 특벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100434702B1 (ko) * | 2001-12-27 | 2004-06-07 | 주식회사 하이닉스반도체 | 리플레쉬 특성을 향상시키기 위한 반도체 소자의 제조방법 |
| KR100766500B1 (ko) * | 2006-10-20 | 2007-10-15 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
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