KR20010048210A - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR20010048210A KR20010048210A KR1019990052799A KR19990052799A KR20010048210A KR 20010048210 A KR20010048210 A KR 20010048210A KR 1019990052799 A KR1019990052799 A KR 1019990052799A KR 19990052799 A KR19990052799 A KR 19990052799A KR 20010048210 A KR20010048210 A KR 20010048210A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- gate
- cell part
- gate electrode
- cell portion
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000007667 floating Methods 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 230000003647 oxidation Effects 0.000 claims abstract description 3
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 3
- 150000002500 ions Chemical class 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 3
- -1 LDD ions Chemical class 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래시 셀과 SRAM 셀을 동시에 형성함으로서 집적도를 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 플래시 셀부, SRAM 셀부, 로직 셀부 그리고 고전압 셀부로 정의된 반도체 기판에 각 셀부를 격리하기 위한 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계와, 상기 플래시 셀부의 반도체 기판에 문턱전압 조절용 이온을 주입하는 단계와, 상기 플래시 셀부와 고전압 셀부에 각각 플로팅 게이트와 제 1 게이트 전극을 동시에 형성하는 단계와, 상기 제 1 게이트 전극 양측의 반도체 기판 표면내에 DDD 영역을 형성하는 단계와, 상기 플로팅 게이트상에 ONO막을 형성하는 단계와, 상기 SRAM 셀부 및 로직 셀부의 반도체 기판에 문턱전압 조절용 이온을 주입하는 단계와, 상기 ONO막 및 SRAM 셀부 및 로직 셀부상에 각각 콘트롤 게이트, 제 2 게이트 전극, 제 3 게이트 전극을 동시에 형성하는 단계와, 상기 각 게이트의 양측의 반도체 기판 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 하나의 공정으로 플래시 셀과 SRAM(Static Random Access Memory) 셀을 동시에 형성하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화를 위하여 시스템 온 칩(System One Chip)을 구현한다.
상기 시스템 온 칩은 저전압을 필요로 하는 로직 디바이스(Logic Device)와 EPROM(Erasable Programmable Read Only Memory)과 같은 고전압을 필요로 하는 고전압 디바이스 등 여러 종류의 다른 동작 전압을 필요로 하는 소자를 하나의 칩안에 형성하는 것이다.
그리고 로직 디바이스는 임베디드(Embedded) 및 칩의 동작효율을 향상시키기 위하여 점차 숏 채널(Short Channel) 및 저전압 디바이스를 사용하게 되는 반면에 EPROM과 EEPROM(Electrically Erasable Programmable ROM) 같이 터널링을 사용하는 고전압 디바이스는 약 10V 전후의 고전압을 사용한다.
현재, 임베디드 공정 기술은 로직과 DRAM(Dynamic RAM), SRAM, 플래시 EEPROM을 바탕으로 한 공정이 있다. 플래시 EEPROM 측면에서는 ETOX(EPROM Tunnel Oxide) 구조를 이용한 EFL(Embedded Flash Logic)과 SRAM 측면에서는 ESL(Embedded SRAM Logic)과 DRAM 측면에서는 EDL(Embedded DRAM Logic)의 세 가지 공정 기술이 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 로직 셀과 SRAM 셀을 나타낸 구조단면도이다.
도 1에 도시한 바와 같이, 반도체 기판(11)상의 일정영역에 게이트 절연막(12)을 개재하여 게이트 전극(13)이 형성되어 있고, 상기 게이트 전극(13) 양측의 반도체 기판(11) 표면내에는 소오스 영역(14) 및 드레인 영역(15)이 각각 형성되어 있다.
도 2는 종래의 반도체 소자의 플래시 EEPROM 셀을 나타낸 구조단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(21)상의 일정영역에 터널링 산화막(22), 플로팅 게이트(23), ONO막(24), 콘트롤 게이트(25)가 차례로 적층되어 형성되어 있고, 상기 적층된 구조체 양측의 반도체 기판(21) 표면내에는 소오스 영역(26) 및 드레인 영역(27)이 형성되어 있다.
도 3a 내지 도 3c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(31)상에 선택적으로 n형 또는 p형 불순물 이온을 주입하여 상기 반도체 기판(31)의 표면내에 N-웰(32)과 P-웰(33)을 각각 형성한다.
이어, 상기 반도체 기판(31)에 LOCOS(Local Oxidation Silicon) 공정을 실시하여 N-웰(32)과 P-웰(33)을 격리하는 필드 산화막(34)을 형성한다.
도 3b에 도시한 바와 같이, 상기 필드 산화막(34)이 형성되지 않은 반도체 기판(31)의 표면에 게이트 산화막(35)을 형성한다.
이어, 상기 게이트 산화막(35)을 포함한 반도체 기판(31)의 전면에 폴리 실리콘층(36)을 형성한다.
도 3c에 도시한 바와 같이, 포토 및 식각공정을 통하여 상기 폴리 실리콘층(36)을 선택적으로 제거하여 상기 N-웰(32)과 P-웰(33)이 형성된 반도체 기판(31)상에 각각 게이트 전극(36a)을 형성한다.
이어, 상기 게이트 전극(36a)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 LDD 이온을 선택적으로 주입하여 상기 게이트 전극(36a) 양측의 반도체 기판(31) 표면내에 LDD 영역(37)을 형성한다.
그리고 상기 게이트 전극(36a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 전극(36a) 양측면에 측벽 스페이서(38)를 형성한다.
이어, 상기 게이트 전극(36a) 및 측벽 스페이서(38)를 마스크로 이용하여 상기 반도체 기판(31)의 전면에 소오스/드레인용 불순물 이온을 선택적으로 주입하여 상기 반도체 기판(31)의 표면내에 소오스/드레인 불순물 확산영역(39)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 플래시 셀과 SRAM 셀을 각각의 공정 플로우(Flow)가 있어 한 제품에 두 가지 모두를 사용하려면 각각 제조하여 내장하기 때문에 패키지(Package) 비용 및 처리 속도가 늦다.
둘째, 플래시 셀과 SRAM 셀을 각각 형성하여 내장하여 패키지하기 때문에 제품의 소형화 및 집적도가 어렵다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 플래시 메모리 셀과 SRAM 셀을 동시에 형성함으로서 집적도를 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 로직 셀과 SRAM 셀을 나타낸 구조단면도
도 2는 종래의 반도체 소자의 플래시 EEPROM 셀을 나타낸 구조단면도
도 3a 내지 도 3c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 4a 내지 도 4g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 필드 산화막
43 : N-웰 44 : P-웰
45 : 게이트 산화막 46a : 플로팅 게이트
46b : 제 1 게이트 전극 47 : DDD 영역
48 : ONO막 49a : 콘트롤 게이트
49b : 제 2 게이트 전극 49c : 제 3 게이트 전극
50 : LDD 영역 51 : 측벽 스페이서
52 : 소오스/드레인 불순물 확산영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 플래시 셀부, SRAM 셀부, 로직 셀부 그리고 고전압 셀부로 정의된 반도체 기판에 각 셀부를 격리하기 위한 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계와, 상기 플래시 셀부의 반도체 기판에 문턱전압 조절용 이온을 주입하는 단계와, 상기 플래시 셀부와 고전압 셀부에 각각 플로팅 게이트와 제 1 게이트 전극을 동시에 형성하는 단계와, 상기 제 1 게이트 전극 양측의 반도체 기판 표면내에 DDD 영역을 형성하는 단계와, 상기 플로팅 게이트상에 ONO막을 형성하는 단계와, 상기 SRAM 셀부 및 로직 셀부의 반도체 기판에 문턱전압 조절용 이온을 주입하는 단계와, 상기 ONO막 및 SRAM 셀부 및 로직 셀부상에 각각 콘트롤 게이트, 제 2 게이트 전극, 제 3 게이트 전극을 동시에 형성하는 단계와, 상기 각 게이트의 양측의 반도체 기판 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 플래시 셀부, SRAM 셀부, 로직 셀부, 고전압 셀부로 정의된 반도체 기판(41)에 각 부를 격리하기 위한 필드 산화막(42)을 LOCOS 공정으로 형성한다.
이어, 상기 필드 산화막(42)으로 격리된 반도체 기판(41)에 선택적으로 불순물 이온을 주입하여 N-웰(43) 및 P-웰(44)을 각각 형성한다.
도 4b에 도시한 바와 같이, 상기 필드 산화막(42)이 형성되지 않은 반도체 기판(41)에 열산화 공정을 실시하여 약 100Å의 두께로 게이트 산화막(45)을 형성한다.
여기서 상기 게이트 산화막(45)은 플래시 셀부에서는 터널링 산화막이 된다.
이어, 상기 반도체 기판(41)의 플래시 셀부에만 문턱전압(Vt) 조절이온을 주입한다.
그리고 상기 게이트 산화막(45)을 포함한 반도체 기판(41)의 전면에 제 1 폴리 실리콘층(46)을 형성한다.
도 4c에 도시한 바와 같이, 포토 및 식각공정을 실시하여 상기 제 1 폴리 실리콘층(46)을 선택적으로 제거하여 플래시 셀부에 플로팅 게이트(46a)와 고전압 셀부에 제 1 게이트 전극(46b)을 동시에 형성한다.
이어, 상기 제 1 게이트 전극(46b)을 마스크로 이용하여 고전압 셀부에 HV(High Voltage) DDD(Double Diffusion Drain)이온을 주입하여 제 1 게이트 전극(46b) 양측의 반도체 기판(41) 표면내에 DDD 영역(47)을 형성한다.
도 4d에 도시한 바와 같이, 상기 반도체 기판(41)의 전면에 ONO(Oxide Nitride Oxide)막(48)을 형성하고, 포토 및 식각공정을 통하여 상기 플래시 셀부의 플로팅 게이트(46a)상에만 남도록 선택적으로 제거한다.
이어, 상기 반도체 기판(41)의 플래시 셀부와 고전압 셀부를 마스킹(도시하지 않음)하고 상기 SRAM 셀부와 로직 셀부의 반도체 기판(41)에 선택적으로 문턱전압 조절용 이온을 주입한다.
도 4e에 도시한 바와 같이, 상기 반도체 기판(42)의 전면에 제 2 폴리 실리콘층(49)을 형성한다.
도 4f에 도시한 바와 같이, 포토 및 식각공정을 통하여 상기 제 2 폴리 실리콘층(49)을 선택적으로 제거하여 플래시 셀부, SRAM 셀부, 로직 셀부에 콘트롤 게이트(49a), 제 2 게이트 전극(49b), 제 3 게이트 전극(49c)을 동시에 형성한다.
도 4g에 도시한 바와 같이, 상기 콘트롤 게이트(49a), 제 1 게이트 전극(46b), 제 2 게이트 전극(49b), 제 3 게이트 전극(49c) 등을 마스크로 이용하여 상기 반도체 기판(41)에 선택적으로 LDD 이온을 주입하여 상기 각 게이트 양측의 반도체 기판(41) 표면내에 LDD 영역(50)을 형성한다.
이어, 상기 반도체 기판(41)의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 상기 각 게이트 양측면에 측벽 스페이서(51)를 형성한다.
이어, 상기 측벽 스페이서(51) 및 각 게이트를 마스크로 이용하여 상기 반도체 기판(41)의 전면에 선택적으로 불순물 이온을 주입하여 반도체 기판(41)의 표면내에 소오스/드레인 불순물 확산영역(52)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 기존의 공정을 그대로 작용하면서 몇 개의 공정만 추가하여 플래시 메모리 셀과 SRAM 셀을 동시에 제조할 수 있다.
둘째, 현재 통신 시장이 크게 확대되고 있는 저전력 분야의 소형 휴대 기기(휴대용 단말기, 전자 수첩 등)에 사용하여 사용자 등록 데이터 및 프로그램의 버전업 등일 유리하여 코스트를 절감할 수 있다.
Claims (3)
- 플래시 셀부, SRAM 셀부, 로직 셀부 그리고 고전압 셀부로 정의된 반도체 기판에 각 셀부를 격리하기 위한 소자 격리막을 형성하는 단계;상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계;상기 플래시 셀부의 반도체 기판에 문턱전압 조절용 이온을 주입하는 단계;상기 플래시 셀부와 고전압 셀부에 각각 플로팅 게이트와 제 1 게이트 전극을 동시에 형성하는 단계;상기 제 1 게이트 전극 양측의 반도체 기판 표면내에 DDD 영역을 형성하는 단계;상기 플로팅 게이트상에 ONO막을 형성하는 단계;상기 SRAM 셀부 및 로직 셀부의 반도체 기판에 문턱전압 조절용 이온을 주입하는 단계;상기 ONO막 및 SRAM 셀부 및 로직 셀부상에 각각 콘트롤 게이트, 제 2 게이트 전극, 제 3 게이트 전극을 동시에 형성하는 단계;상기 각 게이트의 양측의 반도체 기판 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 절연막은 열산화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인 불순물 확산영역은 LDD 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990052799A KR100344828B1 (ko) | 1999-11-25 | 1999-11-25 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990052799A KR100344828B1 (ko) | 1999-11-25 | 1999-11-25 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010048210A true KR20010048210A (ko) | 2001-06-15 |
| KR100344828B1 KR100344828B1 (ko) | 2002-07-20 |
Family
ID=19621870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990052799A KR100344828B1 (ko) | 1999-11-25 | 1999-11-25 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100344828B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100678315B1 (ko) * | 2004-10-12 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 고집적 반도체 소자 |
| KR100840684B1 (ko) * | 2001-10-29 | 2008-06-24 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US7482224B2 (en) | 2004-12-28 | 2009-01-27 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor integrated circuit devices including SRAM cells and flash memory cells |
| KR101016336B1 (ko) * | 2003-07-11 | 2011-02-22 | 매그나칩 반도체 유한회사 | 플래시 메모리소자의 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660831B1 (ko) * | 2001-03-07 | 2006-12-26 | 삼성전자주식회사 | 로직과 디램의 혼합 반도체 소자 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722526A (ja) * | 1993-07-06 | 1995-01-24 | Hitachi Ltd | 半導体装置 |
| JP2600621B2 (ja) * | 1994-09-14 | 1997-04-16 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-11-25 KR KR1019990052799A patent/KR100344828B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840684B1 (ko) * | 2001-10-29 | 2008-06-24 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR101016336B1 (ko) * | 2003-07-11 | 2011-02-22 | 매그나칩 반도체 유한회사 | 플래시 메모리소자의 제조방법 |
| KR100678315B1 (ko) * | 2004-10-12 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 고집적 반도체 소자 |
| US7482224B2 (en) | 2004-12-28 | 2009-01-27 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor integrated circuit devices including SRAM cells and flash memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100344828B1 (ko) | 2002-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930011232A (ko) | 불휘발성 반도체메모리장치 및 그 제조방법 | |
| KR960036093A (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| KR930009131B1 (ko) | 초고집적 반도체 메모리장치의 제조방법 | |
| US10170597B2 (en) | Method for forming flash memory unit | |
| US5786265A (en) | Methods of forming integrated semiconductor devices having improved channel-stop regions therein, and devices formed thereby | |
| KR100344828B1 (ko) | 반도체 소자의 제조방법 | |
| KR20010020984A (ko) | 반도체장치 및 반도체장치의 제조방법 | |
| JPH1056147A (ja) | 半導体装置及びその製造方法 | |
| JP2007067027A (ja) | 埋め込み型不揮発性メモリーの製作方法 | |
| US6501147B1 (en) | Process for manufacturing electronic devices comprising high voltage MOS transistors, and electronic device thus obtained | |
| US6815295B1 (en) | Method of manufacturing field effect transistors | |
| JPS61218165A (ja) | 半導体記憶装置及び製造方法 | |
| JP2003007878A (ja) | トランジスタ及びフラッシュメモリの製造方法 | |
| JPH09129760A (ja) | 半導体装置及びその製造方法 | |
| US20230068185A1 (en) | Semiconductor structure, fabrication method and three-dimensional memory | |
| KR100247225B1 (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| JP2900889B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR100205315B1 (ko) | 에스램 셀의 구조 및 제조방법 | |
| KR100734075B1 (ko) | 플래쉬 메모리 셀의 구조 및 그의 제조 방법 | |
| KR0165306B1 (ko) | 반도체 메모리장치의 트랜지스터 및 그 제조방법 | |
| CN113889479A (zh) | 半导体结构及其制作方法 | |
| KR0172619B1 (ko) | 반도체 장치 및 그 성형방법 | |
| KR100252925B1 (ko) | 반도체 장치의 플래쉬 이피롬 제조방법 | |
| KR101099562B1 (ko) | 반도체 소자의 제조방법 | |
| JPH08191135A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |