KR19990011567A - 반도체 장치의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 장벽 금속막의 산화를 방지할 수 있는 반도체 장치의 커패시터 제조 방법에 관한 것으로, 반도체 기판 상에 층간절연막을 형성하는 공정과, 상기 반도체 기판의 상부 표면이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀에 폴리실리콘막을 충전하는 공정과, 상기 콘택홀의 상부 양측면이 노출되도록 상기 폴리실리콘막을 소정의 두께로 식각하는 공정과, 상기 폴리실리콘막 상에 Ti 실리사이드막을 형성하는 공정과, 상기 Ti 실리사이드막을 포함하여 상기 층간 절연막 상에 장벽 금속막을 형성하는 공정과, 상기 층간 절연막의 상부 표면이 노출되도록 상기 장벽 금속막을 평탄화하는 공정을 포함한다. 이와 같은 반도체 장치의 커패시터 제조 방법에 의해서, 장벽 금속막의 산화를 방지할 수 있고, 또한 BST 커패시터의 커패시턴스를 감소 및 유전손실의 증가를 방지할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는, 장벽 금속막(barrier metal)의 산화를 방지하는 반도체 장치의 커패시터 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 감소는 커패시터와 같은 구조에 새로운 유전물질의 사용을 요구한다. 일반적으로 커패시턴스는 유전물질(dielectric material)의 유전율과 유전체가 접촉하는 전극(electrode)의 표면적, 그리고 유전체의 두께와 직접 관련이 있다.
디자인 룰 및 이용 면적의 감소에 따라 기존의 커패시터에 사용되던 유전 물질인 ONO(Oxide Nitride Oxide) 유전막의 표면적 넓이는 이미 한계에 다다랐고, 또한 유전체를 통한 일렉트론 터널링(electron tunneling)현상 때문에 두께를 감소시키는 것도 매우 어렵다.
따라서, ONO 유전막을 사용하여 256M급 이상의 고집적 반도체에서 충분한 커패시턴스를 얻기는 매우 힘들기 때문에, 근래에는 (Ba, Sr)TiO3(이하 BST)와 같은 고유전물(HDC ;high dielectric constant)물질을 사용하는 방법이 제기되고 있다.
반도체 소자에 BST와 같은 신물질의 도입은 기존의 실리콘 기반(Si-based)공정과는 다른 독특한 공정을 필요로 한다. 특히, 매몰 콘택 플러그(Buried Contact plug)로 사용되는 폴리실리콘막은 BST와의 반응으로 저유전체(low dielectric)인 SiO2를 생성하고, 이는 전체 유전율을 급격히 감소시키기 때문에 이들의 반응을 막기 위한 새로운 전극을 필요로 한다.
이와 같은 전극으로는 노블 메탈(noble metal) 예컨대, Pt, Ru, Ir이나 이들의 산화막 화합물인 RuO2, 및 IrO2등이 널리 이용되고 있다. 그러나, 이러한 전극은 전극 물질의 그레인 바운더리(grain boundary)를 따라 산소 확산(oxygen diffusion)이 빠르게 진행되어 이웃한 실리사이드 콘택(silicide contact)등을 산화시킬 뿐 아니라, Pt와 같은 물질은 Si와 반응하여 Pt-Si를 형성하기도 한다.
또한, BST 커패시터와 관련된 공정의 또다른 문제점으로는, BST 형성이나 어닐링(annealing)시 장벽 금속막(barrier metal layer)이 산화되는 현상이다.
장벽 금속막이 산화되면 새로운 얇은 절연층이 형성되고, 이는 원하지 않는 또 다른 커패시터의 형성을 초래하여서 BST 커패시터의 커패시턴스를 감소시킬 뿐만 아니라, 유전손실(tanδ)이 크게 증가하는 심각한 문제점이 발생된다.
상술한 문제점을 해결하기 위해 제안된 본 발명은, 장벽 금속막의 산화를 방지할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 그 목적이 있다.
도 1A 내지 도 1F는 본 발명의 실시예에 따른 반도체 장치의 커패시터 제조 방법을 순차적으로 보이는 공정도.
* 도면의 주요 부분에 대한 부호 설명
10 : 반도체 기판 12 : 층간절연막
14 : 폴리실리콘막 16 : Ti 실리사이드
18 : 장벽 금속막
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 커패시터 제조 방법은, 반도체 기판 상에 층간절연막을 형성하는 공정과; 상기 반도체 기판의 상부 표면이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀에 폴리실리콘막을 충전하는 공정과; 상기 콘택홀의 상부 양측면이 노출되도록 상기 폴리실리콘막을 소정의 두께로 식각하는 공정과; 상기 폴리실리콘막 상에 도전성 박막을 형성하는 공정과; 상기 도전성 박막을 포함하여 상기 층간 절연막 상에 장벽 금속막을 형성하는 공정과; 상기 층간 절연막의 상부 표면이 노출되도록 상기 장벽 금속막을 평탄화하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 커패시터 제조 방법은, 상기 평탄화된 장벽 금속막을 상기 층간 절연막 보다 상대적으로 낮은 단차를 갖도록 소정의두께로 식각하는 공정을 부가한다.
이 방법의 바람직한 실시예에 있어서, 상기 폴리실리콘막은 200-1000Å 범위내에서 식각된다.
이 방법의 바람직한 실시예에 있어서, 상기 폴리실리콘막은 NH4OH, H2O2, 그리고 초순수의 혼합 용액을 이용하여 식각된다.
이 방법의 바람직한 실시예에 있어서, 상기 혼합 용액은 NH4OH, H2O2, 그리고 초순수의 혼합비가 10:1:100이다.
이 방법의 바람직한 실시예에 있어서, 상기 도전성 박막은 Ti 실리사이드막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 장벽 금속막은 200-1000Å 범위내의 두께로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 장벽 금속막은 TiN, TiSiN, TaSiN, 그리고 TaAlN 중 적어도 하나로 형성된다.
(작용)
이와 같은 반도체 장치의 커패시터 제조 방법에 의해서, 장벽 금속막의 산화를 방지할 수 있고, 또한 BST 커패시터의 커패시턴스를 감소 및 유전손실의 증가를 방지할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부 도면 도 1A 내지 도 1F에 의거해서 상세히 설명한다.
도 1A 내지 도 1F에는 본 발명의 실시예에 따른 반도체 장치의 커패시터 제조 방법이 순차적으로 도시되어 있다.
먼저, 도 1A를 참조하면, 반도체 기판(10)상에 층간절연막(12)을 형성하고, 이어서, 이 기술 분야에서 잘 알려진 포토리소그라피(photography)공정을 이용하여 상기 반도체 기판(10)의 상부 표면이 노출되도록 상기 층간 절연막(12)을 식각하여 콘택홀을 형성한다. 그리고, 상기 콘택홀에 폴리실리콘막(14)을 충전한다.
다음, 도 1B에 도시된 바와 같이, 상기 콘택홀의 상부 양측면이 노출되도록 상기 폴리실리콘막(14)을 약 200-1000Å 범위내에서 식각한다. 이때, 상기 폴리실리콘막(14)의 식각은 NH4OH, H2O2, 그리고 초순수가 약 10:1:100 또는 20:1:100으로 혼합된 혼합 용액을 이용하여 식각된다.
이어서, 도 1C에 있어서, 상기 폴리실리콘막(14)상에 Ti 실리사이드막(16)을 형성하고, 그리고, 도 1D를 참조하면, 상기 콘택홀 상부의 Ti 실리사이드막(16)을 포함하여 상기 층간 절연막(12)상에 장벽 금속막(18)을 형성한다.
도 1E를 참조하면, 상기 층간 절연막(12)의 상부 표면이 노출되도록 상기 장벽 금속막(18)을 CMP(Chemical Mechanical Polishing)공정을 이용하여 평탄화시킨다. 이때, 상기 장벽 금속막(18)은 약 200-1000Å 범위내에서 형성되고, 그리고 상기 장벽 금속막(18)은 TiN, TiSiN, TaSiN, 그리고 TaAlN 중, 어느 하나로 형성된다.
마지막으로, 도 1F에 도시된 바와 같이, 상기 평탄화된 장벽 금속막(18)을 상기 층간 절연막(12) 보다 상대적으로 낮은 단차를 갖도록 식각하는데, 이는 상기 장벽 금속막(18)의 에지 부위의 내산화성을 강화시키기 위한 공정이다.
상술한 바와 같은 반도체 장치의 제조 방법에 의하면, 장벽 금속막의 산화를 방지할 수 있고, 또한 BST 커패시터의 커패시턴스를 감소 및 유전손실의 증가를 방지할 수 있다.
Claims (8)
- 반도체 기판(10)상에 층간절연막(12)을 형성하는 공정과;상기 반도체 기판(10)의 상부 표면이 노출되도록 상기 층간 절연막(12)을 식각하여 콘택홀을 형성하는 공정과;상기 콘택홀에 폴리실리콘막(14)을 충전하는 공정과;상기 콘택홀의 상부 양측면이 노출되도록 상기 폴리실리콘막(14)을 소정의 두께로 식각하는 공정과;상기 폴리실리콘막(14)상에 도전성 박막(16)을 형성하는 공정과;상기 도전성 박막(16)을 포함하여 상기 층간 절연막(12)상에 장벽 금속막(18)을 형성하는 공정과;상기 층간 절연막(12)의 상부 표면이 노출되도록 상기 장벽 금속막(18)을 평탄화하는 공정을 포함하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 반도체 장치의 커패시터 제조 방법은, 상기 평탄화된 장벽 금속막(18)을 상기 층간 절연막(12) 보다 상대적으로 낮은 단차를 갖도록 소정의두께로 식각하는 공정을 부가하여 상기 장벽 금속막(18)의 에지 부위의 내산화성을 강화하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘막(14)은 200-1000Å 범위내에서 식각되는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘막(14)은 NH4OH, H2O2, 그리고 초순수의 혼합 용액을 이용하여 식각되는 반도체 장치의 커패시터 제조 방법.
- 제 4 항에 있어서,상기 혼합 용액은 NH4OH, H2O2, 그리고 초순수의 혼합비가 10:1:100인 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 도전성 박막(16)은 Ti 실리사이드막으로 형성되는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 장벽 금속막(18)은 200-1000Å 범위내의 두께로 형성되는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 장벽 금속막(18)은 TiN, TiSiN, TaSiN, 그리고 TaAlN 중 적어도 하나로 형성되는 반도체 장치의 커패시터 제조 방법.
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