KR100320492B1 - 반도체디바이스의다층배선형성방법 - Google Patents

반도체디바이스의다층배선형성방법 Download PDF

Info

Publication number
KR100320492B1
KR100320492B1 KR1019970003751A KR19970003751A KR100320492B1 KR 100320492 B1 KR100320492 B1 KR 100320492B1 KR 1019970003751 A KR1019970003751 A KR 1019970003751A KR 19970003751 A KR19970003751 A KR 19970003751A KR 100320492 B1 KR100320492 B1 KR 100320492B1
Authority
KR
South Korea
Prior art keywords
forming
wiring layer
aluminum
insulating film
wiring
Prior art date
Application number
KR1019970003751A
Other languages
English (en)
Other versions
KR970063506A (ko
Inventor
다카유키 고미야
유미코 가와노
Original Assignee
히가시 데쓰로
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히가시 데쓰로, 동경 엘렉트론 주식회사 filed Critical 히가시 데쓰로
Publication of KR970063506A publication Critical patent/KR970063506A/ko
Application granted granted Critical
Publication of KR100320492B1 publication Critical patent/KR100320492B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명에 따른 반도체 디바이스의 다층 배선 형성 방법은, 기판의 절연막상에 알루미늄을 포함하는 금속막을 증착한 다음 패터닝함으로써 제 1 층의 배선층을 형성하고, 배선층을 상측부터 피복하도록 기판상의 전면에 걸쳐서 제 1 층을 구성하는 층간 절연막을 형성하고, 절연막의 소정의 위치에 제 1 층의 배선층까지 확장하는 접속 구멍을 형성하고, CVD 기법으로 접속 구멍내에 100％ 이상의 체적분율로 알루미늄을 선택적으로 증착시켜 매립하고, 알루미늄이 채워진 접속 구멍을 포함하는 층간 절연막의 상부면 전체를 연마 처리하여 평탄화하고, 연마 처리에 의해 평탄화된 표면의 전체를 세척하고, 평탄화되어 세척된 층간 절연막의 상부면의 소정의 위치에 알루미늄을 포함하는 금속막을 증착시켜 패터닝함으로써 접속 구멍에 채워진 알루미늄을 통해 제 1 층의 배선층과 접속하는 제 2 층의 배선층이 형성되도록 하는 단계를 포함한다.

Description

반도체 디바이스의 다층 배선 형성 방법{METHOD FOR FORMING MULTILEVEL INTERCONNECTION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스의 다층 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 디바이스는 최근에 고밀도화·고집적화 경향에 따라 회로의 구성이 다층 배선 구조로 형성되고 있다. 이와 같은 다층 배선 구조에서는, 하부층의 디바이스와 상부층의 알루미늄 배선 사이의 접속부를 형성하는 접촉 구멍(contact hole) 및 하부층의 알루미늄 배선과 상부층의 알루미늄 배선 사이의 접속부를 형성하는 비아홀(via hole) 등의 매립 기술이 배선과 디바이스 사이 혹은 배선간의 전기적인 접속을 위해 중요시되어 왔다. 이 때문에, 스퍼터링 방법으로 알루미늄 막을 형성하여 구멍을 메우거나, 화학 기상 증착법(CVD)으로 텅스텐 막을 형성하여 구멍을 메우는 기술이 이용되고 있다.
예를 들면, 배선간의 접속 구멍을 메우는 방법으로는 3 개의 방법이 제안되는데, 이하 이들 방법에 대해 기술할 것이다.
스퍼터링 방법
기판을 400∼450℃ 이상의 고온으로 가열한 상태에서, 스퍼터링 방법을 이용하여 기판상에 알루미늄 막을 형성하고, 이 알루미늄 막으로 구멍을 매립한다. 또는, 처리 용기 내부를 1 기압 이상의 압력으로 설정한 상태에서, 스퍼터링 방법을 이용하여 기판상에 알루미늄 막을 형성하고, 이 알루미늄막으로 구멍을 매립한다.
선택적 텅스텐막 형성 방법
전도성 재료의 표면에 텅스텐막이 선택적으로 증착되는 성질을 이용하여, 구멍 밑부분에 위치한 전도성 재료의 표면상에 텅스텐막을 증착시켜 구멍을 매립한다.
전 표면 성막(成膜) 에칭백(etchback) 방법
예를 들면, WF6가스와 같은 처리 가스를 사용하여, WF6가스에 강력한 환원 가스, 예를 들면 SiH4(monosilane) 가스를 작용시켜 기상 반응(vapor reaction)을 일으킴으로써, 기판 표면의 전면에 텅스텐막을 형성하여 구멍을 매립한다. 텅스텐막으로 구멍을 매립한 후, 구멍 이외의 다른 부위에 형성된 불필요한 텅스텐막을 에칭백 방법을 이용하여 제거한다.
전술한 3 개의 방법들 중 주로 이용되고 있는 전 표면 성막 에칭백 방법은 이하 도 3a∼도 3e를 참조하여 상세히 기술될 것이다.
도 3a∼도 3e는 배선간의 전기적 접속을 위해 전 표면 성막 에칭백 방법으로 비아홀을 매립하는 방법을 설명하기 위한 단면도가 도시되어 있다. 도 3a에 도시한 바와 같이, 반도체 웨이퍼의 기판(2)상에는, 예를 들면 SiO2로 이루어진 절연막(4)이 형성된다. 절연막(4)상에는 패터닝된 알루미늄막으로 이루어진 제 1 배선층(6)이 형성된다. 제 1 배선층(6)상에는 레지스트 노광을 양호히 수행하기 위해 예를 들어, TiN 막으로 이루어진 반사 방지막(8)이 형성된다. 도 3에 있어서, 참조 부호(10)는, 예를 들면 SiO2로 이루어진 층간 절연막이고, 이 층간 절연막(10)은 기판(2) 상부의 전면을 덮고 있다. 또한, 도면에서 도시되지 않은 각각의 전기 소자도 그 전체가 층간 절연막(10)에 의해 피복된다.
비아홀(12)은 층간 절연막(10)의 소정의 위치에서 하측의 제 1 배선층(6)까지 도달되도록 형성된다. 텅스텐막으로 비아홀(12)을 매립할 때, 텅스텐과 알루미늄(제 1 배선층(6))이 직접 접촉하면, 이들 사이에서 발생하는 흡입 효과에 의해 접촉 저항이 커지거나, 이들 간의 밀착성이 저하될 우려가 있다. 따라서, 이러한 문제를 해결하기 위해서, 텅스텐막으로 비아홀(12)을 매립하기 전에, 먼저 도 3b에 도시한 바와 같이, 비아홀(12)의 내면을 포함하는 전면에 예를 들면 Ti막 또는 TiN막으로 이루어진 장벽 금속(barrier metal)(14)을 형성한다. 그 후, 도 3c에 도시한 바와 같이, 장벽 금속(14)상의 전면에 예를 들면 CVD을 이용하여 텅스텐막(16)을 형성하고, 이 텅스텐막(16)으로 비아홀(12)을 매립한다. 그 후, 도 3d에 도시한 바와 같이, 에칭백 방법으로 표면 부분에 불필요한 텅스텐막(16)과 장벽 금속(14)을 제거한 다음, 노출된 층간 절연막(10)상에 알루미늄으로 이루어진 패터닝된 제 2 배선층(18)을 형성한다(도 3e를 참조). 따라서, 제 2 배선층(18)은 비아홀(12)에 채워진 텅스텐을 통해서 제 1 배선층(6)과 전기적으로 접속된다.
그러나, 전술한 스퍼터링 방법에서는 스퍼터링 처리가 400∼450℃ 이상의 고온에서 수행되기 때문에, 차세대의 층간 절연막으로서 기대되고 있는 낮은 내열성을 갖는 낮은 유전율의 유기 재료를 사용할 수 없었다. 또한, 스퍼터링 방법에서는 막 상호간의 밀착성을 높여 구멍을 바람직하게 채워 넣기 위해, TiN 막 또는 Ti 막을 기초막으로서 끼워 넣어야 하기 때문에, 그 분량만큼 막 형성 공정이 늘어나고, Al 상호간을 직접 접속하는 구조에 비교해 접촉 저항이 높아진다.
한편, 선택적 텅스텐막 형성 방법에서는 알루미늄보다 저항률이 높은 텅스텐이 사용되기 때문에, 신호 지연이 야기되어 디바이스의 동작 속도가 떨어진다. 따라서, 특히, 고속 동작이 요구되는 마이크로프로세서 등에 이용하기가 곤란하였다. 또한, 선택적 텅스텐막 형성 방법에서는 알루미늄을 포함하는 상하부에 마련된 배선층들이 서로 상이한 종류의 금속인 텅스텐에 의해 접속되기 때문에, 일렉트로마이그레이션(electromigration)과 충돌(collision) 등이 야기되어 배선의 신뢰성이 저하된다. 또한, 텅스텐막 형성시, 전도성 재료의 표면에 부착되어 있는 불순물로 인해 선택적인 파괴 현상이 발생되는 경우에는 선간(線間) 누설(leak)이 야기된다. 즉, 전도성 재료의 표면에 대한 텅스텐막의 선택적인 증착이 불충분했을 경우에는 전기적인 접속이 손상된다.
또한, 도 3에 도시한 전체 표면 성막 에칭백 방법에 있어서도, 저항률이 높은 텅스텐이 사용되기 때문에 선택적 텅스텐막 형성 방법과 유사한 문제가 야기되어, 막 상호간의 계면(intersurface)에서 접촉 저항이 높아진다. 또한, 전 표면성막 에칭백 방법에서는 일렉트로마이그레이션을 억제하여 밀착성을 유지시키기 위해 장벽 금속(14)을 형성해야 하기 때문에, 이에 대응하는 막 형성 공정이 복잡하게 되어, Al 상호간을 직접 접속하는 구조에 비해 저항률이 높아진다. 또한, CVD 기법을 이용하여 텅스텐막을 전면에 형성시키는 처리는 450℃ 정도의 고온에서 수행되기 때문에, 내열성이 낮은 저유전율의 유기 재료를 층간 절연막으로서 사용할 수 없다. 또한, 장벽 금속(14)과 같은 기초막을 형성하기 위해서, 접속 구멍의 미세화에 의해 종횡비(aspect ratio)가 증가함에 따라 커버리지(coverage)가 저하되고, 최악의 경우에는 접속 구멍을 매립할 수 없는 경우가 야기될 수 있다.
이상과 같이, 텅스텐이나 스퍼터링 방법을 이용하여 비아홀을 알루미늄으로 매립하면 여러가지 문제가 야기될 수 있다. 이에 반해, CVD 기법을 이용하여 비아홀을 알루미늄으로 매립한 경우에는 전술한 바와 같은 문제가 야기되지 않는다. 그 이유는 알루미늄은 비용이 저렴하고 낮은 저항값을 가지며 전도성이 양호한 재료이고, CVD 방법은 스퍼터링 방법에 비해 피복성이 우수하여 보이드(void) 현상을 억제할 수 있기 때문이다. 따라서, CVD 기법을 이용하여 구멍을 알루미늄으로 매립하는 것이 바람직하다. 그러나, 이 경우 알루미늄은 입자의 지름이 비교적 큰 결정 상태로 구멍에 증착된다. 따라서, 상하층 간의 전기적 접속을 확실히 이행하기 위해서는 구멍에 대해서 100％의 체적분율(점유율)로 알루미늄을 매립하면, 알루미늄이 구멍으로부터 유출되어 구멍의 상측에 알루미늄에 의한 볼록부가 형성된다. 이 볼록부가 형성된 채로 상부층의 배선 가공을 계속 수행하면, 가공시 포토리소그래피 공정에서 볼록부의 높이로 인해 초점 심도가 허용 범위를 초과함에 따라, 정밀도가 좋은 포토리소그래피 가공을 수행할 수 없는 문제점이 야기된다.
따라서, 본 발명의 목적은 CVD에 의해 배선간의 접속 구멍(홀)에 매립된 알루미늄을 평탄화할 수 있는 반도체 디바이스의 다층 배선 형성 방법을 제공하는 데 있다.
도 1은 본 발명의 다층 배선 형성 방법에 따라 형성된 반도체 디바이스의 다층 배선 구조의 일예를 도시한 확대 단면도,
도 2a는 본 발명의 다층 배선 형성 방법의 제 1 공정에 의해 형성된 배선 구조의 단면도,
도 2b는 본 발명의 다층 배선 형성 방법의 제 2 공정에 의해 형성된 배선 구조의 단면도,
도 2c는 본 발명의 다층 배선 형성 방법의 제 3 공정에 의해 형성된 배선 구조의 단면도,
도 2d는 본 발명의 다층 배선 형성 방법의 제 4 공정에 의해 형성된 배선 구조의 단면도,
도 2e는 본 발명의 다층 배선 형성 방법의 제 5 공정에 의해 형성된 배선 구조의 단면도,
도 2f는 본 발명의 다층 배선 형성 방법의 제 6 공정에 의해 형성된 배선 구조의 단면도,
도 2g은 본 발명의 다층 배선 형성 방법의 제 7 공정에 의해 형성된 배선 구조의 단면도,
도 2h는 본 발명의 다층 배선 형성 방법의 제 8 공정에 의해 형성된 배선 구조의 단면도,
도 2i는 본 발명의 다층 배선 형성 방법의 제 9 공정에 의해 형성된 배선 구조의 단면도,
도 3a는 종래의 다층 배선 형성 방법의 제 1 공정에 의해 형성된 배선 구조의 단면도,
도 3b는 종래의 다층 배선 형성 방법의 제 2 공정에 의해 형성된 배선 구조의 단면도,
도 3c는 종래의 다층 배선 형성 방법의 제 3 공정에 의해 형성된 배선 구조의 단면도,
도 3d는 종래의 다층 배선 형성 방법의 제 4 공정에 의해 형성된 배선 구조의 단면도,
도 3e는 종래의 다층 배선 형성 방법의 제 5 공정에 의해 형성된 배선 구조의 단면도.
도면의 주요 부분에 대한 부호의 설명
2 : 기판 4 : 절연막
8 : 반사 방지막 A∼E : 제 1∼6 층
6, 6A∼6F : 배선층 10, 10A∼10E : 층간 절연막
12 : 비아홀
본 발명의 목적은 전술한 반도체 디바이스의 다층 배선 형성 방법에 의해 달성된다. 즉, 본 발명에 따른 반도체 디바이스의 다층 배선 형성 방법은, 기판의 절연막상에 알루미늄을 포함하는 금속막을 증착시켜 패터닝함으로써 제 1 배선층을 형성하는 단계와, 배선층이 상측부터 피복되도록 기판상의 전면에 걸쳐서 제 1 층을 구성하는 층간 절연막을 형성하는 단계와, 층간 절연막의 소정의 위치에 제 1 배선층에 도달하는 접속 구멍을 형성하는 단계와, CVD 방법을 이용하여 접속 구멍 내에 100％ 이상의 체적분율로 알루미늄을 선택적으로 증착시켜 매립하는 단계와, 알루미늄이 매립된 접속 구멍을 포함하는 층간 절연막의 상부면 전체를 연마 처리(polishing process)하여 평탄화하는 단계와, 연마 처리에 의해 평탄화된 표면 전체를 세척하는 단계와, 평탄화되어 세척된 층간 절연막의 상면의 소정 위치에 알루미늄을 포함하는 금속막을 증착시켜 패터닝함으로써 접속 구멍에 매립된 알루미늄을 통해 제 1 배선층과 접속하는 제 2 배선층이 형성되도록 하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 기술할 것이다.
도 1은 본 발명의 일실시예에 따른 다층 배선 형성 방법에 의해 형성된 반도체 디바이스의 다층 배선 구조의 확대 단면도이다. 도시한 바와 같이, 반도체 디바이스(20)는 5개의 층 A∼E를 가지는 다층 구조로 형성된다. 최하부층인 제 1 층(A)은, 예를 들면 실리콘으로 이루어진 반도체 웨이퍼의 기판(2)상에 예를 들면 SiO2등으로 이루어진 절연막(4)을 통해 형성된다. 제 1 층(A) 상부에는 제 2 층(B)∼제 5 층(E)이 순차적으로 적층된다. 각각의 층(A∼E)에는 다수의 반도체 소자(도시되지 않음)가 내장되어 있다. 각각의 층(A∼E)내에서 반도체 소자 상호간을 전기적으로 접속하기 위해, 각각의 층(A∼E)에는 알루미늄을 포함해서 패턴화된 배선층(6A∼6E)이 형성된다. 각 층(A∼E)사이를 전기적으로 절연시키기 위해서, 각 층(A∼E) 사이에는 각각 예를 들면 SiO2로 이루어진 층간 절연막(10A∼10E)이 제공된다. 또한, 제 5 층(E)의 상단(다층 배선 구조의 최상부)에는 패턴화된 배선층(6F)이 형성된다. 노광시의 반사광을 제어하여 정밀도가 양호한 포트리소그래피 기법을 수행할 수 있도록, 각 층(A∼E)의 배선층(6A∼6E) 및 상단의 배선층(6F) 상에는 각각, 예를 들면 Ti(Titanium) 막과 TiN(Titanium nitride) 막으로 이루어진 반사 방지막(8)이 형성된다. 서로 인접한 층(A∼E)의 배선층(6A∼6F) 상호간을 전기적으로 접속시키기 위해서, 각 층간 절연막(10A∼10E)이 관통되도록 비아홀(12)을 형성하고, CVD 기법을 이용하여 이비아홀(12)내에 알루미늄을 선택적으로 증착하여 플러그(22)를 형성한다.
이하, 도 2a∼도 2i을 참조하여 도 1에 도시한 다층간 배선 구조를 형성하는 방법에 대해서 설명할 것이다.
우선, 도 2a에 도시한 바와 같이, 기판(2)상에 다수의 반도체 소자(도시되지 않음)가 형성된 후, 예를 들면 스퍼터링 방법을 이용하여 알루미늄을 포함하는 금속막과 TiN 등으로 이루어진 반사 방지막(8)의 적층체를 형성한다. 그리고, 이 적층체를 에칭으로 패터닝하여, 제 1 층(A)의 배선층(6A)을 형성한다. 배선층(6A)은 전체가 알루미늄만으로 형성되어도 무방하지만, 알루미늄 이외의 다른 원소, 예를 들면 Cu, Si 등을 소량 함유해도 무방하다. 또한, 반사 방지막(8)은 노광시 반사광을 차단하여 노광 조작을 높은 정밀도로 수행할 수 있도록 형성되는데, 정밀도가 그 만큼 엄격하지 않을 경우에는 반사 방지막(8)을 형성하지 않아도 무방하다.
이렇게 하여, 배선층(6A)이 형성되면, 도 2b에 도시한 바와 같이, CVD 등의 기법을 이용하여 기판(2)의 전면에 걸쳐, 예를 들면 SiO2로 이루어진 층간 절연막(10A)을 형성한다. 다음에, 도 2c에 도시한 바와 같이, CMP(Chemical Mechanical Polishing) 방법을 이용하여 층간 절연막(10A)의 표면을 연마하여 평탄화한 후, 포토리소그래피 방법을 이용하여 층간 절연막(10A)의 소정의 위치에 하부측의 배선층(6A)까지 확장되는 비아홀(12)을 형성한다. 이 경우, 비아홀(12)의 직경은 서브마이크론(예를 들면, 0.2μm) 정도이고, 종횡비는, 예를 들면 디바이스가 DRAM일 경우에는 6∼8 정도로 설정된다.
이렇게 해서, 비아홀(12)이 형성되면, 비아홀(12)내에 플러그(22)를 형성하기 위해서, CVD 기법을 이용하여 비아홀(12)내에 알루미늄을 선택적으로 증착시킨다(도 2d도를 참조). 이 경우, 배선층(6A)과 이하 기술되는 제 2 층(B)의 배선층(6B) 간에 전기적인 접속이 확실히 이루어지도록 하기 위해, 알루미늄은 구멍(12)에 대해서 100％ 이상의 체적분율(점유율)로 채워진다. 구멍(12)에 알루미늄을 채워 넣기 위해 행해지는 선택적 CVD 방법에서는 처리 가스로서, 예를 들면, DMAH(dimethyl aluminum hydride)가 사용된다. 이 DMAH는 상온에서 상당히 높은 점도를 갖는 액체 상태로 존재하기 때문에, 점성을 저하시키기 위하여 분해 온도 이하로 가열되어 기화기로 제공되고, 이 기화기에서 수소 등에 의해 기화되어 처리 용기내에 공급된다. 잘 알려진 바와 같이, DMAH 가스는 열분해 반응을 일으켜서 온도가 높은 전도성 재료의 표면에만 증착된다. 따라서, 알루미늄은 하부에 배선층(6A)이 노출된 비아홀(12) 내에만 선택적으로 증착된다. 또한, 이 충진 공정시 프로세스 온도는 최대 250℃ 정도로 설정된다. 깊이가 다른 비아홀이 존재할 경우에는 모든 비아홀(12)내에 100％ 이상의 체적분율(점유율)로 알루미늄이 매립되도록 성막 시간 등이 설정된다.
알루미늄은 입자 지름이 비교적 큰 결정 상태로 비아홀(12)에 증착되기 때문에, 비아홀(12)에 100％의 체적분율(점유율)로 알루미늄을 채워 넣으면, 알루미늄이 비아홀(12)으로부터 유출되어 비아홀(12)의 상부측에 알루미늄에 의한 볼록부(24)가 생긴다. 이 볼록부(24)는 층간 절연막(10A)의 상부면보다도 위쪽으로 돌출되어 있기 때문에, 이 볼록부(24)를 남긴채 상부층의 배선 가공을 계속 수행하면(제 2 층(B)의 배선층(6B)을 형성할 경우), 가공시 포트리소그래피 공정에서 볼록부(24)의 높이로 인해 촛점 심도가 설정된 허용 범위를 초과함에 따라, 정밀도가 좋은 포트리소그래피 가공을 수행할 수 없다. 따라서, 이 볼록부(24)를 에칭하는 연마 처리가 행해진다.
연마 처리시 도 2e에 도시한 바와 같이, 알루미늄이 채워진 비아홀(12)을 포함하는 제 1 층(A)의 상부면 전체를 CMP 기법으로 연마한다. 그러면, 제 1 층(A)의 상부면 전체가 평탄화된다. 이 CMP 기법에 의한 연마 처리에서는 과산화수소수로 이루어진 연마액에 알루미나(alumina)나 콜로이드성 실리카(colloidal silica)를 연마 돌가루로서 포함하는 슬러리(연마재)가 사용되거나, 혹은 아민(amino) 과산화수소수를 포함하고 연마 돌가루를 포함하지 않는 슬러리가 사용되어 연마가 행해진다. 연마 처리시 기판(2)의 회전 속도 r은 30∼60 rpm의 범위로 설정하고, 패드를 압박하는 압력 p는 2∼8 psi의 범위로 설정하는 것이 바람직하다. 물론, 알루미늄의 연마에 적합한 슬러리와 연마 패드를 조합하여 처리가 행해진다. 구체적으로는, 슬러리로서 XJFW8099(상품명)가 사용되고, 연마 패드로서 XHGM1158/SubaIV(상품명)과 SupremeRN-H(상품명)가 사용된다. 이 경우, 이전의 연마에서는 XHGM1158/SubaIV가 사용되고, 이후의 연마에서는 SupremeRN-H가 사용된다. 슬러리의 유량은 100∼200cc/분의 범위로 설정되고, 연마 시간은 60초∼180 초의 범위로 설정된다. 또한, 전술한 연마 조건은 단순히 하나의 예로 예시한 것으로, 이것으로 한정되지 않음에 유의하여야 한다.
연마 처리가 종료된 단계에서는 평탄화된 연마면에 연마된 돌가루와 연마 찌꺼기 등이 남아 있다. 따라서, 이러한 잔류물을 제거하기 위해서, 도 2f에 도시한 바와 같이, 세척 처리하여 잔류물을 제거한다. 잔류물을 제거하는 수단으로는, 예를 들면 물 연마 세척, 브러시 세척, 약액 세척, 초음파 세척 등의 4가지 종류의 방법을 이용할 수 있다. 세척 처리에서는 이들 방법 중 하나 또는 두개 이상의 방법을 이용할 수 있다.
물 연마 세척에서는 맑은 물이 100∼300cc/분의 속도로 공급되고, 기판(2)이 패드에 의해 압박된 상태에서 기판(2)이 회전된다. 이 경우, 기판(2)의 회전 속도 r은 10∼30rpm의 범위로 설정되고, 패드의 압력 p는 1∼4 psi의 범위로 설정되는 것이 바람직하다. 브러시 세척에서는 기판(2)이 회전된 상태에서 맑은 물이 공급되고, 기판(2)의 표면이 브러시에 의해 세척된다. 이 경우, 기판(2)의 회전 속도는 10∼30 rpm의 범위로 설정되는 것이 바람직하다. 약액 세척에서는, 예를 들면 0.1M의 농도의 히드록실아민 설페이트(hydroxyethylamine sulfate) 용액(60℃)에 기판(2)을 90초 동안 침지시킨 후, 기판(2)으로부터 약액을 씻겨낸다. 약액으로서는 연마한 돌가루를 녹이고 또한 알루미늄의 에칭 속도가 느린 것이면 무방하고, 히드록실아민 설페이트 용액 이외에, 예를 들면 히드록실아민하이드로클로라이드 등을 사용할 수 있다. 약액 처리에 의한 알루미늄의 에칭량은 약액과 처리 조건에 따라 다르지만, 10㎚ 이하의 범위로 억제하는 것이 바람직하다. 초음파 세척에서는, 예를 들면 pH가 4∼7 범위로 설정된 세척액에서 기판(2)을 초음파 세척한다. 전술한 각각의 세척 조작을 1회로 수행하거나, 혹은 여러 세척 조작을 적절하게 조합하여 수행하면, 기판(2)의 상부면에 잔류한 잔류물이 확실하게 제거된다.
이렇게 하여 세척 처리가 완료되면, 도 2g에 도시한 바와 같이, 기판(2)을 150℃∼450℃의 진공 분위기에서 3분∼60분 정도 가열하여, 기판(2)의 표면에 부착된 수분을 제거한다. 이와 같이 수분을 제거하는 이유는, 이후에 행해지는 스퍼터링 과정 등에 있어서 처리 용기내에 높은 진공 상태를 유지시키는 경우에, 기판(2)의 표면에 수분이 잔류해 있으면, 수분이 조금씩 증발해서 원하는 높은 진공도를 얻을 수 없기 때문이다. 또한, 세척 처리로 물이 충분히 제거되면 건조 처리를 굳이 수행하지 않아도 된다. 그러나, 단시간에 수분을 완전히 없애기 위해서는 건조 처리를 수행하는 것이 바람직하다.
연마 처리 후에 세척 처리 및 건조 처리를 수행하면, 알루미늄으로 이루어진 플러그(22)의 표면에 상당히 소량이기는 하지만 전기 저항의 증가의 원인이 되는 자연 산화막(26)이 부착된다(도 2g를 참조). 따라서, 자연 산화막(26)을 제거하기 위해 에칭 처리를 수행할 필요가 있다. 즉, 예를 들면 BCl3가스를 에칭 가스로서 이용해서 기판(2)에 RIE(반응성 이온 에칭)등의 에칭 처리를 수행함으로써, 플러그(22)의 표면에 피복된 자연 산화막(26)을 제거한다(도 2h를 참조). 또한, 자연 산화막(26)의 부착 상태가 아주 조금 진전된 상태라면 에칭 처리를 생략해도 무방하다.
이와 같이 해서 에칭 처리가 완료되면, 도 2a∼도 2h에 도시한 바와 같은 방법에 따라 제 2 층(B)이 형성된다. 즉, 예를 들면 스퍼터링 방법으로 알루미늄을 포함하는 금속막이 에칭 처리를 수행하여 평탄화된 제 1 층(A)의 상부면의 전면에형성되고, 에칭에 의해 패터닝됨으로써 배선층(6B)이 형성된다(도 2i를 참조). 이 배선층(6B)은 그 전체가 알루미늄만으로 형성되어 있어도 되지만, 알루미늄 이외의 다른 원소, 예를 들면 Cu, Si 등을 소량 포함해도 무방하다. 물론, 배선층(6B)은 비아홀(12)에 채워진 알루미늄(플러그(22))을 통해서 배선층(6A)과 전기적으로 접속되고, 또한 제 2 층(B)내에 반도체 소자(도시되지 않음)와 전기적으로 접속된다.
이와 같이, 도 2a∼도 2h에 도시한 바와 같은 방법을 반복함으로써 도 1에 도시된 5 층 구조의 다층 배선 구조가 형성된다.
이상 설명한 바와 같이, 본 실시예의 다층 배선 형성 방법에 따르면, CVD 기법을 이용하여 비아홀(12) 내부가 알루미늄으로 선택적으로 채워지기 때문에, 알루미늄으로 이루어진 상하부의 배선층(6A∼6F)들이 이것과 동일한 금속인 알루미늄에 의해 접속되는 Al-Al 직접 접속 구조를 형성할 수 있다. 즉, Al끼리 직접 접속된다. 따라서, Al에 비해 전기 저항이 큰 텅스텐에 의해 배선층(6A∼6F)끼리 접속하지 않아도 되기 때문에 전기 저항을 줄일 수 있어서, 특히 고속 동작이 요구되는 마이크로프로세서 등에 이용할 수 있다. 또한, 텅스텐을 사용하지 않기 때문에, 종래와 같이 장벽 금속(14)(도 3b를 참조)을 형성할 필요가 없으며, 이에 따라 공정의 수를 줄일 수 있다.
또한, 본 실시예의 다층 배선 형성 방법에 의하면, 알루미늄을 비아홀(12)에 매립함에 따라 야기되는 플러그(22)의 볼록부(24)가 연마 처리에 의해 평탄화되기때문에, 배선 가공을 위한 포토리소그래피 공정에서 초점 심도가 설정된 허용 범위를 초과하는 일이 발생되지 않는다. 따라서, 정밀도가 높은 미세 가공을 수행할 수 있다.
또한, 본 실시예의 다층 배선 형성 방법에 의하면, 각각의 배선층(6A∼6E) 상에 반사 방지막이 형성되기 때문에, 배선층(6A∼6E)에 의한 빛의 반사가 차단되어, 노광 처리를 높은 정밀도로 수행할 수 있다.
또한, 본 실시예의 다층 배선 형성 방법에 의하면, 세척 처리 후에 건조 처리를 하여 남아 있는 수분을 완전히 제거하기 때문에, 이후에 행해지는 스퍼터링 처리시 처리 용기 내부를 높은 진공 상태로 쉽게 설정할 수 있다. 또한, 배선층(6A∼6E)이 형성되기 전에, 플러그(22) 상의 자연 산화막이 에칭에 의해 제거되기 때문에, 배선층(6A∼6F)간에 전기 저항이 상당히 작아진다.
또한, 상기 실시예에서는 반도체 디바이스(20)를 5층 구조로 형성하고 있지만, 이것으로 한정하지 않고 4층 구조 이하 혹은 6층 구조 이상으로 형성할 수도 있다. 또한, 본 발명의 방법은 상기 실시예와 같이 실리콘 기판상에 층을 형성하는 경우뿐만 아니라, 유리 기판 또는 LCD 기판 등에 층을 형성하는 경우에도 적용될 수 있다.

Claims (9)

  1. 반도체 디바이스의 다층 배선 형성 방법에 있어서,
    ① 기판의 절연막상에 알루미늄을 포함하는 금속막을 증착시키고 상기 금속막을 패터닝함으로써 제 1 배선층을 형성하는 단계와,
    ② 상기 제 1 배선층을 상측으로부터 피복하도록 상기 기판의 표면 위에, 제 1 층간 절연막을 형성하는 단계와,
    ③ 상기 제 1 층간 절연막의 소정의 위치에 상기 제 1 배선층까지 연장하는 제 1 접속 구멍을 형성하는 단계와,
    ④ 화학 기상 증착법(CVD)을 이용하여 상기 제 1 접속 구멍 내부상으로 100％ 이상의 체적분율로 알루미늄을 선택적으로 증착시켜 상기 제 1 접속 구멍 내부를 채우는 단계와,
    ⑤ 알루미늄이 채워진 상기 제 1 접속 구멍을 포함하는 상기 제 1 층간 절연막의 상부면 전체를 연마 처리에 의해 평탄화하는 단계와,
    ⑥ 상기 연마 처리에 의해 평탄화된 전체 표면을 세척하는 단계와,
    ⑦ 평탄화되어 세척된 상기 제 1 층간 절연막 상부면의 소정의 위치에 알루미늄을 포함하는 금속막을 증착시키고, 그 금속막을 패터닝함으로써, 상기 접속 구멍에 채워진 알루미늄을 통해 상기 제 1 배선층에 접속되는 제 2 배선층을 형성하는 단계
    를 포함하되,
    상기 연마 처리에 의해 평탄화된 전체 표면을 세척한 후, 상기 제 2 배선층을 형성하기 전에, 가열에 의해 상기 제 1 배선층 및 상기 제 1 층간 절연막중 적어도 하나를 건조시켜 그 위에 남아 있는 수분을 제거하고,
    상기 연마 처리에 의해 평탄화된 전체 표면은, 물 연마 세척, 브러시 세척, 약액 세척 및 초음파 세척중에서 적어도 하나에 의해 세척되는
    반도체 디바이스의 다층 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 기판의 절연막상에, 알루미늄을 포함하는 금속막과 이 금속막상에 형성된 반사 방지막으로 이루어진 적층체(a layer member)를 형성하고, 상기 적층체를 패터닝함으로써, 상기 제 1 배선층을 형성하는 반도체 디바이스의 다층 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 배선층에 남아 있는 수분을 제거한 후, 상기 제 2 배선층을 형성하기 전에, 상기 제 1 접속 구멍내의 상기 알루미늄의 상부면상에 부착되어 있는 자연 산화막을 에칭하여 제거하는 반도체 디바이스의 다층 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 연마 처리 ⑤는 연마액을 포함하는 슬러리(slurry)를 이용하여 CMP 기법에 의해 수행되는 반도체 디바이스의 다층 배선 형성 방법.
  5. 제 1 항에 있어서,
    ⑧ 상기 제 2 배선층을 형성한 후에, 상기 제 2 배선층을 상측으로부터 피복하도록 상기 기판의 표면 위에 제 2 층간 절연막을 형성하는 단계와,
    ⑨ 상기 제 2 층간 절연막의 소정의 위치에 상기 제 2 배선층까지 연장하는 제 2 접속 구멍을 형성하는 단계와,
    ⑩ CVD 기법을 이용하여 상기 제 2 접속 구멍 내부상으로 100％ 이상의 체적분율로 알루미늄을 선택적으로 증착시켜 상기 제 2 접속 구멍 내부를 채우는 단계와,
    ⑪ 알루미늄이 채워진 상기 제 2 접속 구멍을 포함하는 상기 제 2 층간 절연막의 상부면 전체를 상기 연마 처리에 의해 평탄화하는 단계와,
    ⑫ 상기 연마 처리에 의해 평탄화된 전체 표면을 세척하는 단계와,
    ⑬ 평탄화되어 세척된 상기 제 2 층간 절연막의 상부면의 소정의 위치에 알루미늄을 포함하는 금속막을 증착시켜 패터닝함으로써, 상기 제 2 접속 구멍에 채워진 알루미늄을 통해 상기 제 2 배선층에 접속되는 제 3 배선층을 형성하는 단계
    를 포함하되,
    상기 연마 처리에 의해 평탄화된 전체 표면을 세척한 후, 상기 제 3 배선층을 형성하기 전에, 가열에 의해 상기 제 2 배선층과 상기 제 2 층간 절연막중 적어도 하나를 건조시켜 그 위에 남아 있는 수분을 제거하고,
    상기 연마 처리에 의해 평탄화된 전체 표면은, 물 연마 세척, 브러시 세척, 약액 세척 및 초음파 세척중에서 적어도 하나에 의해 세척되는
    반도체 디바이스의 다층 배선 형성 방법.
  6. 제 5 항에 있어서,
    상기 기판의 절연막상에, 알루미늄을 포함한 금속막과 이 금속막상에 형성된 반사 방지막으로 이루어진 적층체를 형성하고, 이 적층체를 패터닝함으로써 제 2 배선층을 형성하는 반도체 디바이스의 다층 배선 형성 방법.
  7. 제 5 항에 있어서,
    상기 제 2 배선층에 남아 있는 수분을 제거한 후, 상기 제 3 배선층을 형성하기 전에, 상기 제 2 접속 구멍내의 상기 알루미늄의 상부면상에 부착되어 있는 자연 산화막을 에칭하여 제거하는 반도체 디바이스의 다층 배선 형성 방법.
  8. 제 5 항에 있어서,
    상기 연마 처리 ⑪는 연마액을 포함하는 슬러리를 이용하여 CMP 기법에 의해 수행되는 반도체 디바이스의 다층 배선 형성 방법.
  9. 제 5 항에 있어서,
    청구항 5에 기재된 모든 단계를 반복적으로 수행하는 반도체 디바이스의 다층 배선 형성 방법.
KR1019970003751A 1996-02-06 1997-02-06 반도체디바이스의다층배선형성방법 KR100320492B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8044288A JPH09213699A (ja) 1996-02-06 1996-02-06 多層配線半導体装置の配線形成方法
JP96-44288 1996-02-06

Publications (2)

Publication Number Publication Date
KR970063506A KR970063506A (ko) 1997-09-12
KR100320492B1 true KR100320492B1 (ko) 2002-02-19

Family

ID=12687327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970003751A KR100320492B1 (ko) 1996-02-06 1997-02-06 반도체디바이스의다층배선형성방법

Country Status (4)

Country Link
US (1) US5904557A (ko)
JP (1) JPH09213699A (ko)
KR (1) KR100320492B1 (ko)
TW (1) TW359883B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262478B1 (en) * 1997-04-08 2001-07-17 Amitec-Advanced Multilayer Interconnect Technologies Ltd. Electronic interconnect structure and method for manufacturing it
TW408433B (en) * 1997-06-30 2000-10-11 Hitachi Ltd Method for fabricating semiconductor integrated circuit
US6197685B1 (en) * 1997-07-11 2001-03-06 Matsushita Electronics Corporation Method of producing multilayer wiring device with offset axises of upper and lower plugs
JP3660799B2 (ja) 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JPH11260769A (ja) * 1998-03-10 1999-09-24 Komatsu Electronic Metals Co Ltd 半導体ウェハの研磨クロスの評価方法およびそれを用いた製造方法
JPH11274295A (ja) * 1998-03-18 1999-10-08 Sony Corp 半導体装置の製造方法
JP2000040679A (ja) 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
JP3144635B2 (ja) * 1998-10-13 2001-03-12 日本電気株式会社 半導体装置の製造方法
JP3685645B2 (ja) 1999-04-12 2005-08-24 ローム株式会社 半導体装置の製造方法
KR100316715B1 (ko) * 1999-09-17 2001-12-12 윤종용 다층 금속 배선을 구비하는 반도체 장치
DE19958906A1 (de) * 1999-12-07 2001-07-05 Infineon Technologies Ag Herstellung von integrierten Schaltungen
US6503834B1 (en) * 2000-10-03 2003-01-07 International Business Machines Corp. Process to increase reliability CuBEOL structures
JP4257051B2 (ja) * 2001-08-10 2009-04-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100422905B1 (ko) * 2001-10-31 2004-03-16 아남반도체 주식회사 반도체 소자 제조 방법
KR20030090869A (ko) * 2002-05-22 2003-12-01 동부전자 주식회사 금속배선 증착 공정시 반사방지막 안정화를 위한 열처리방법
US20040007376A1 (en) * 2002-07-09 2004-01-15 Eric Urdahl Integrated thermal vias
US7485962B2 (en) 2002-12-10 2009-02-03 Fujitsu Limited Semiconductor device, wiring substrate forming method, and substrate processing apparatus
JP4489016B2 (ja) * 2002-12-10 2010-06-23 富士通株式会社 配線基板の形成方法、配線薄膜の形成方法及び基板処理装置
US7700477B2 (en) * 2004-02-24 2010-04-20 Panasonic Corporation Method for fabricating semiconductor device
US7442637B2 (en) * 2005-08-15 2008-10-28 Chartered Semiconductor Manufacturing, Ltd Method for processing IC designs for different metal BEOL processes
US7381646B2 (en) * 2005-08-15 2008-06-03 Chartered Semiconductor Manufacturing, Ltd. Method for using a Cu BEOL process to fabricate an integrated circuit (IC) originally having an al design
JP2007043183A (ja) * 2006-09-05 2007-02-15 Renesas Technology Corp 半導体集積回路装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263589A (ja) * 1994-02-18 1995-10-13 Kawasaki Steel Corp 多層配線構造およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2870610B2 (ja) * 1991-07-25 1999-03-17 三菱電機株式会社 路側通信放送方式
US5627345A (en) * 1991-10-24 1997-05-06 Kawasaki Steel Corporation Multilevel interconnect structure
US5607718A (en) * 1993-03-26 1997-03-04 Kabushiki Kaisha Toshiba Polishing method and polishing apparatus
JP3168835B2 (ja) * 1994-07-14 2001-05-21 松下電器産業株式会社 非水電解液二次電池
US5655954A (en) * 1994-11-29 1997-08-12 Toshiba Kikai Kabushiki Kaisha Polishing apparatus

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263589A (ja) * 1994-02-18 1995-10-13 Kawasaki Steel Corp 多層配線構造およびその製造方法

Also Published As

Publication number Publication date
US5904557A (en) 1999-05-18
TW359883B (en) 1999-06-01
KR970063506A (ko) 1997-09-12
JPH09213699A (ja) 1997-08-15

Similar Documents

Publication Publication Date Title
KR100320492B1 (ko) 반도체디바이스의다층배선형성방법
KR100288496B1 (ko) 집적회로구조체의구리오염방지방법
Ramm et al. Three dimensional metallization for vertically integrated circuits: Invited lecture
US6110648A (en) Method of enclosing copper conductor in a dual damascene process
US6063711A (en) High selectivity etching stop layer for damascene process
US20050191851A1 (en) Barrier metal cap structure on copper lines and vias
TWI389297B (zh) 在半導體裝置中之金屬-絕緣體-金屬（ｍｉｍ）電容及其方法
US6211085B1 (en) Method of preparing CU interconnect lines
JP2008502142A (ja) 相互接続構造の製造方法
US6734097B2 (en) Liner with poor step coverage to improve contact resistance in W contacts
CN101477978A (zh) 半导体装置
WO2002061823A1 (en) Integration of organic fill for dual damascene process
US6133619A (en) Reduction of silicon oxynitride film delamination in integrated circuit inter-level dielectrics
JPH10189603A (ja) 半導体素子のコンタクトプラグ形成方法
US6124640A (en) Scalable and reliable integrated circuit inter-level dielectric
US6350695B1 (en) Pillar process for copper interconnect scheme
KR100387265B1 (ko) 반도체 소자의 금속 배선 및 커패시터 제조 방법
US6218285B1 (en) Method for forming inter-metal dielectric layers in metallization process
US6841470B2 (en) Removal of residue from a substrate
KR100289672B1 (ko) 자기배열된언랜디드비아의금속화방법
US7273824B2 (en) Semiconductor structure and fabrication therefor
KR100498647B1 (ko) 반도체 소자의 금속 배선 형성 방법
US8048799B2 (en) Method for forming copper wiring in semiconductor device
KR0172791B1 (ko) 반도체 소자의 다층배선 형성방법
KR100259168B1 (ko) 반도체 디바이스의 금속배선 구조 및 그의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee