KR970063506A - 반도체 디바이스의 다층배선 형성방법 - Google Patents

반도체 디바이스의 다층배선 형성방법 Download PDF

Info

Publication number
KR970063506A
KR970063506A KR1019970003751A KR19970003751A KR970063506A KR 970063506 A KR970063506 A KR 970063506A KR 1019970003751 A KR1019970003751 A KR 1019970003751A KR 19970003751 A KR19970003751 A KR 19970003751A KR 970063506 A KR970063506 A KR 970063506A
Authority
KR
South Korea
Prior art keywords
layer
forming
wiring
insulating film
semiconductor device
Prior art date
Application number
KR1019970003751A
Other languages
English (en)
Other versions
KR100320492B1 (ko
Inventor
다카유키 고미야
유미코 가와노
Original Assignee
히가시 데츠로
도쿄 에레쿠토론 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히가시 데츠로, 도쿄 에레쿠토론 가부시끼가이샤 filed Critical 히가시 데츠로
Publication of KR970063506A publication Critical patent/KR970063506A/ko
Application granted granted Critical
Publication of KR100320492B1 publication Critical patent/KR100320492B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명에 따른 반도체 디바이스의 다층배선 형성방법은, 기판의 절연막상에 알루미늄을 포함하는 금속막을 퇴적시켜 패터닝함으로써 제1층의 배선층을 형성하고, 배선층을 상측부터 피복하도록 기판상의 전면에 걸쳐서 제1층을 구성하는 층간절연막을 형성하고, 절연막의 소정의 위치에, 제1층의 배선층까지 확장하는 접속구멍을 형성하고, 접속구멍내에 100% 이상의 체적분률로 알루미늄을 CVD법에 의해 선택적으로 퇴적시켜 메우고, 알루미늄이 채워진 접속구멍을 포함하는 층간절연막의 상면전체를 연마처리에 의해 평탄화하고, 연마처리에 의해 평탄화된 면의 전체를 세척하고, 접속구멍에 채워진 알루미늄을 통해 제1층의 배선층과 접속하는 제2층의 배선층을 평탄화되어 세척된 층간 절연막의 상면의 소정의 위치에 알루미늄을 포함하는 금속막을 퇴적시켜 패터닝함으로써 형성하는 단계를 포함한다.

Description

반도체 디바이스의 다층배선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 다층배선형성방법에 따라 형성된 반도체 디바이스의 다층배선구조의 일례를 도시한 확대 단면도.
제2a도는 본 발명의 다층배선 형성방법의 제1의 공정에 의해 형성된 배선구조의 단면도.
제2b도는 본 발명의 다층배선형성방법의 제2의 공정에 의해 형성된 배선구조의 단면도.
제2c도는 본 발명의 다층배선형성방법의 제3의 공정에 의해 형성된 배선구조의 단면도.
제2d도는 본 발명의 다층배선형성방법의 제4의 공정에 의해 형성된 배선구조의 단면도.
제2e도는 본 발명의 다층배선형성방법의 제5의 공정에 의해 형성된 배선구조 의 단면도.
제2f도는 본 발명의 다층배선형성방법의 제6의 공정에 의해 형성된 배선구조의 단면도.
제2g도는 본 발명의 다층배선형성방법의 제7의 공정에 의해 형성된 배선구조의 단면도.
제2h도는 본 발명의 다층배선형성방법의 제8의 공정에 의해 형성된 배선구조의 단면도.
제2i도는 본 발명의 다층배선형성방법의 제9의 공정에 의해 형성된 배선구조의 단면도.
제3a도는 본 발명의 다층배선형성방법의 제1의 공정에 의해 형성된 배선구조의 단면도.
제3b도는 본 발명의 다층배선형성방법의 제2의 공정에 의해 형성된 배선구조의 단면도.
제3c도는 본 발명의 다층배선형성방법의 제3의 공정에 의해 형성된 배선구조의 단면도.
제3d도는 본 발명의 다층배선형성방법의 제4의 공정에 의해 형성된 배선구조의 단면도.
제3e도는 본 발명의 다층배선형성방법의 제5의 공정에 의해 형성된 배선구조의 단면도.

Claims (13)

  1. 기판의 절연막상에 알루미늄을 포함하는 금속막을 퇴적시켜 패터닝함으로써 제1층의 배선층을 형성하는 단계와, 상기 배선층을 상측부터 피복되도록 기판 상의 전면에 걸쳐서, 제1층을 구성하는 층간절연막을 형성하는 단계와, 상기 절연막의 소정의 위치에, 제1층의 배선층까지 확장하는 접속구멍을 형성하는 단계와, 상기 접속구멍내에 100% 이상의 체적분률로 알루미늄을 화학기상증착법(CVD)을 이용하여 선택적으로 퇴적시켜서 채우는 단계와, 알루미늄이 채워진 접속구멍을 포함하는 층간절연막의 상면전체를 연마처리하여 평탄화하는 단계와, 상기 연마처리에 의해 평탄화된 면의 전체를 세척하는 단계와, 상기 접속구멍에 채워진 알루미늄을 통해, 제1층의 배선층과 접속하는 제2층의 배선층을, 평탄화되어 세척된 층간절연막 상면의 소정의 위치에 알루미늄을 포함하는 금속막을 퇴적시켜 패터닝함으로써 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
  2. 제1항에 있어서, 기판의 절연막 상에, 알루미늄을 포함하는 금속막과 이 금속막상에 형성된 반사방지막으로 이루어진 적층체를 형성하고, 상기 적층체를 패터닝함으로써 제1층의 배선층을 형성하는 것을 특징으로 하는 반도체 디바이스의 다층 배선 형성방법.
  3. 제1항에 있어서, 상기 연마처리에 의해 평탄화된 면의 전체를 세척한 후, 제2층의 배선층을 형성하기 전에, 가열에 의해 제1층을 건조시켜 제1층에 존재하는 수분을 제거하는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
  4. 제3항에 있어서, 상기 제1층에 잔재하는 수분을 제거한 후, 제2층의 배선층을 형성하기 전에, 알루미늄이 채워진 접속구멍을 포함하는 층간절연막의 상면에 부착되어 있는 자연산화막의 에칭을 이용하여 제거하는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
  5. 제1항에 있어서, 상기 연마처리는 연마액을 포함하는 슬러리(slurry)를 이용한 CMP 법에 의해 행해지는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
  6. 제1항에 있어서, 물연마세척, 블러쉬세척, 약액세척 또는 초음파세척 중에서 적어도 하나에 세척방법을 이용하여, 상기 연마처리에 의해 평탄화된 면의 전체가 세척되는 것을 특징으로 하는 반도체 디바이스의 다층 배선 형성방법.
  7. 제1항에 있어서, 상기 제2층의 배선층을 형성한 후에, 이 배선층을 상측부터 피복되도록 기판상의 전면에 걸쳐서 제2층을 구성하는 층간절연막을 형성하는 단계와, 상기 층간절연막의 소정의 위치에, 제2층의 배선층까지 확장하는 접속구멍을 형성하는 단계와, 상기 접속구멍내에 100% 이상의 체적분률로 알루미늄을 CVD 법을 이용하여 선택적으로 퇴적시켜 채우는 단계와, 알루미늄이 채워진 상기 접속구멍을 포함하는 층간절연막의 상면전체를 연마처리에 의해 평탄화하는 단계와, 상기 연마처리에 의해 평탄화된 면의 전체를 세척하는 단계와, 상기 접속구멍에 채워진 알루미늄을 통해서 제2층의 배선층과 접속하는 제3층의 배선층을, 평탄화되어 세척된 상기 층간절연막의 상면의 소정의 위치에 알루미늄을 포함하는 금속막을 퇴적시켜 패터닝함으로써 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
  8. 제7항에 있어서, 기판의 절연막상에 알루미늄을 포함한 금속막과 이 금속막상에 형성된 반사방지막으로 이루어진 적층체를 형성하고, 이 적층체를 패터닝함으로써 제1층의 배선층을 형성하는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
  9. 제7항에 있어서, 상기 연마처리에 의해 평탄화된 면의 전체를 세척한 후, 제3층의 배선층을 형성하기 전에, 가열에 의해 제2층을 건조시켜 제2층에 잔존하는 수분을 제거하는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
  10. 제9항에 있어서, 상기 제2층에 잔재하는 수분을 제거한 후, 제3층의 배선층을 형성하기 전에, 알루미늄이 채워진 상기 접속구멍을 포함하는 층간절연막의 상면에 부착되어 있는 자연산화막을 에칭에 의해 제거하는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
  11. 제7항에 있어서, 상기 연마처리는 연마액을 포함하는 슬러리를 이용한 CMP법에 의해 행해지는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
  12. 제7항에 있어서, 물연마세척, 블러쉬세척, 약액세척, 또는 초음파세척 중에서 적어도 하나의 세척방법을 이용하여, 상기 연마처리에 의해 평탄화된 면의 전체가 세척되는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
  13. 제7항에 있어서, 청구항 7에 기재된 모든 단계를 반복적으로 행하는 것을 특징으로 하는 반도체 디바이스의 다층배선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970003751A 1996-02-06 1997-02-06 반도체디바이스의다층배선형성방법 KR100320492B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-44288 1996-02-06
JP8044288A JPH09213699A (ja) 1996-02-06 1996-02-06 多層配線半導体装置の配線形成方法

Publications (2)

Publication Number Publication Date
KR970063506A true KR970063506A (ko) 1997-09-12
KR100320492B1 KR100320492B1 (ko) 2002-02-19

Family

ID=12687327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970003751A KR100320492B1 (ko) 1996-02-06 1997-02-06 반도체디바이스의다층배선형성방법

Country Status (4)

Country Link
US (1) US5904557A (ko)
JP (1) JPH09213699A (ko)
KR (1) KR100320492B1 (ko)
TW (1) TW359883B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262478B1 (en) * 1997-04-08 2001-07-17 Amitec-Advanced Multilayer Interconnect Technologies Ltd. Electronic interconnect structure and method for manufacturing it
TW408433B (en) * 1997-06-30 2000-10-11 Hitachi Ltd Method for fabricating semiconductor integrated circuit
US6197685B1 (en) * 1997-07-11 2001-03-06 Matsushita Electronics Corporation Method of producing multilayer wiring device with offset axises of upper and lower plugs
JP3660799B2 (ja) 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JPH11260769A (ja) * 1998-03-10 1999-09-24 Komatsu Electronic Metals Co Ltd 半導体ウェハの研磨クロスの評価方法およびそれを用いた製造方法
JPH11274295A (ja) * 1998-03-18 1999-10-08 Sony Corp 半導体装置の製造方法
JP2000040679A (ja) 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
JP3144635B2 (ja) * 1998-10-13 2001-03-12 日本電気株式会社 半導体装置の製造方法
JP3685645B2 (ja) 1999-04-12 2005-08-24 ローム株式会社 半導体装置の製造方法
KR100316715B1 (ko) * 1999-09-17 2001-12-12 윤종용 다층 금속 배선을 구비하는 반도체 장치
DE19958906A1 (de) * 1999-12-07 2001-07-05 Infineon Technologies Ag Herstellung von integrierten Schaltungen
US6503834B1 (en) * 2000-10-03 2003-01-07 International Business Machines Corp. Process to increase reliability CuBEOL structures
JP4257051B2 (ja) * 2001-08-10 2009-04-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100422905B1 (ko) * 2001-10-31 2004-03-16 아남반도체 주식회사 반도체 소자 제조 방법
KR20030090869A (ko) * 2002-05-22 2003-12-01 동부전자 주식회사 금속배선 증착 공정시 반사방지막 안정화를 위한 열처리방법
US20040007376A1 (en) * 2002-07-09 2004-01-15 Eric Urdahl Integrated thermal vias
US7485962B2 (en) 2002-12-10 2009-02-03 Fujitsu Limited Semiconductor device, wiring substrate forming method, and substrate processing apparatus
JP4489016B2 (ja) * 2002-12-10 2010-06-23 富士通株式会社 配線基板の形成方法、配線薄膜の形成方法及び基板処理装置
KR20060043082A (ko) * 2004-02-24 2006-05-15 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의 제조방법
US7442637B2 (en) * 2005-08-15 2008-10-28 Chartered Semiconductor Manufacturing, Ltd Method for processing IC designs for different metal BEOL processes
US7381646B2 (en) * 2005-08-15 2008-06-03 Chartered Semiconductor Manufacturing, Ltd. Method for using a Cu BEOL process to fabricate an integrated circuit (IC) originally having an al design
JP2007043183A (ja) * 2006-09-05 2007-02-15 Renesas Technology Corp 半導体集積回路装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2870610B2 (ja) * 1991-07-25 1999-03-17 三菱電機株式会社 路側通信放送方式
US5627345A (en) * 1991-10-24 1997-05-06 Kawasaki Steel Corporation Multilevel interconnect structure
US5607718A (en) * 1993-03-26 1997-03-04 Kabushiki Kaisha Toshiba Polishing method and polishing apparatus
JPH07263589A (ja) * 1994-02-18 1995-10-13 Kawasaki Steel Corp 多層配線構造およびその製造方法
JP3168835B2 (ja) * 1994-07-14 2001-05-21 松下電器産業株式会社 非水電解液二次電池
US5655954A (en) * 1994-11-29 1997-08-12 Toshiba Kikai Kabushiki Kaisha Polishing apparatus

Also Published As

Publication number Publication date
KR100320492B1 (ko) 2002-02-19
TW359883B (en) 1999-06-01
US5904557A (en) 1999-05-18
JPH09213699A (ja) 1997-08-15

Similar Documents

Publication Publication Date Title
KR970063506A (ko) 반도체 디바이스의 다층배선 형성방법
JP3778487B2 (ja) 金属キャパシタの形成方法
US7470609B2 (en) Semiconductor device and method for manufacturing the same
JP2008502140A5 (ko)
JPH11260917A (ja) バリヤ層及びその製造方法
JP2020505770A5 (ko)
JP3713869B2 (ja) 半導体装置の製造方法
JPH0587146B2 (ko)
KR970067776A (ko) 반도체 장치의 다층 배선 형성 방법
US20040169282A1 (en) Semiconductor device and method of fabricating the same
JP2004296802A (ja) 半導体装置およびその製造方法
KR100772254B1 (ko) 병렬 구조를 이용한 다층 메탈 배선의 구조 및 형성 방법
US5854130A (en) Method of forming multilevel interconnects in semiconductor devices
TWI220295B (en) Structure of metal-metal capacitor
KR0137434B1 (ko) 반도체 소자의 제조방법
KR100720518B1 (ko) 반도체 소자 및 그 제조방법
KR100467815B1 (ko) 반도체 소자 및 그 제조 방법
KR100241516B1 (ko) 반도체 소자의 층간 절연막 형성방법
KR100613389B1 (ko) 비식각 이중 다마신 공정을 이용한 반도체 소자의 구리배선 형성 방법
JPH11219955A (ja) 誘電率の小さな埋め込まれた誘電体をダマシーン処理工程の中に組み込む方法とその構造体
KR100778852B1 (ko) 반도체 소자 및 그 제조방법
KR100842670B1 (ko) 반도체 소자 제조방법
KR100529608B1 (ko) 반도체 소자 및 이의 제조 방법
KR970077186A (ko) 반도체 소자의 다층 금속배선 구조 및 그 제조방법
KR950009965A (ko) 반도체 소자의 층간 절연막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee