KR20010005127A - 반도체 소자의 플러그 형성 방법 - Google Patents

반도체 소자의 플러그 형성 방법 Download PDF

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Abstract

본 발명은 워드라인 상부의 질화막 손실을 방지하며 폴리실리콘 플러그 표면이 오목해지는 디싱을 방지할 수 있는, 반도체 소자의 플러그 형성 방법에 관한 것으로, 워드라인 상부와 측벽에 각각 마스크 질화막 및 스페이서를 형성하고, 전체 구조 상에 폴리실리콘막을 증착하고 평탄화시킨 다음, 화학제를 이용한 식각 공정으로 마스크 질화막 상의 폴리실리콘막을 제거하여 폴리실리콘 플러그를 형성하고, 플러그 형성 영역 이외의 폴리실리콘막을 제거한 후, 절연을 위한 층간산화막을 증착하고, 폴리실리콘 및 질화막에 대한 층간산화막의 연마 선택비가 뛰어난 세리야계 슬러리를 사용하여 워드라인이 드러날 때까지 층간산화막을 CMP 공정으로 제거하는데 특징이 있다.

Description

반도체 소자의 플러그 형성 방법{METHOD FOR FORMING PLUG OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 반도체 소자의 플러그 형성 방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 폴리실리콘 플러그 형성 방법을 도1a 내지 도1d를 참조하여 설명한다.
먼저, 도1a에 도시한 바와 같이 실리콘 기판(10) 상에 워드라인을 이룰 전도막을 증착하고, 전도막 상에 하드마스크로서 마스크 질화막(12)을 형성하고 이를 식각마스크로 이용하여 전도막을 식각해서 워드라인(11)을 형성한 다음, 워드라인(11) 측벽에 ONO(oxide-nitride-oxide) 스페이서(13)를 형성한다. 이어서, 이후의 층간산화막 형성에 의한 외확산(out diffusion)으로 워드라인 내부로 불순물 등이 확산되는 것을 방지하기 위하여 전체 구조 상에 장벽 질화막(barrier nitride)(14)을 형성하고, 절연을 층간산화막(15)을 형성한 다음, 층간산화막(15)을 산화막용 슬러리로 화학기계적연마(chemical mechanical polishing, 이하 CMP라 함) 공정을 실시하여 평탄화시키고, 평탄화된 층간산화막(15) 상에 플러그 형성 영역을 정의하는 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴은 'T' 형(T type) 또는 선형(line type)의 셀 마스크(cell mask)를 이용하여 형성한다.
도면에서 도면부호 'A'는 셀 영역, 'B'는 주변회로 영역, 'S1'은 연마전의 층간산화막(15) 표면, 'S2'는 연마 후의 층간산화막(15) 표면을 나타낸다.
다음으로, 도1b에 도시한 바와 같이 포토레지스트 패턴을 식각마스크로 이용하고 불소(fluorine)계 화합물을 식각제로 사용하여 층간산화막(15) 및 장벽 질화막(14)을 식각해서 플러그 형성 영역의 마스크 질화막(12) 및 실리콘 기판(10)을 노출시킨다. 이러한 과정에서 층간산화막(15) 및 장벽질화막(14)의 식각제로 사용되는 불소계 화합물에 의해 플러그 형성 영역에 노출되어 있는 워드라인 상의 마스크 질화막(12)의 일부(d)가 손실된다.
이어서, 전체 구조 상에 콘택 재료인 폴리실리콘막(16)을 증착한다.
다음으로, 도1c에 도시한 바와 같이 산화막 제거용 슬러리를 이용하여 워드라인 상부의 마스크 질화막(12)이 노출될 때까지 폴리실리콘막(16) 및 층간산화막(15)을 CMP 공정으로 제거한다.
마스크 질화막의 일부(d)가 손실된 부분에서는 이러한 연마 공정에 따라 마스크 질화막(12) 상의 폴리실리콘막(16)이 완전히 제거되지 못하고 잔류하여 이웃하는 플러그와 플러그를 연결하는 단락(short)을 유발한다.
따라서, 도1d에 도시한 바와 같이 마스크 질화막(12) 상에 잔류하는 폴리실리콘막을 제거하기 위해, 질화막에 대한 폴리실리콘막의 연마 선택비가 매우 큰 폴리실리콘용 슬러리를 사용하여 이웃하는 폴리실리콘 플러그가 절연될 때까지 폴리실리콘막을 CMP 공정으로 제거해서 폴리실리콘 플러그(16A)를 형성한다. 이러한 공정에 따라 형성된 폴리실리콘 플러그(16A)는 비트라인 또는 캐패시터의 하부전극과 각각 콘택된다.
전술한 바와 같이 이루어지는 종래의 폴리실리콘 플러그 형성 방법은 워드라인(11) 상의 마스크 질화막(12)이 손실되고, 이로 인하여 마스크 질화막(12) 상에 잔류하는 폴리실리콘막(16)이 1회의 CMP 공정으로 제거되지 않고 잔류하기 때문에 이를 제거하기 위하여 추가적으로 CMP 공정을 실시하여야 한다. 이에 따라, 워드라인(11) 상에 잔류하는 마스크 질화막(12)의 두께가 얇아진다. 또한, 추가적으로 실시되는 CMP 공정은 질화막과 폴리실리콘막 간에 연마 선택비가 뛰어난 폴리실리콘용 슬러리를 사용하기 때문에 도1d의 'C'와 같이 폴리실리콘 플러그 상부 표면이 오목해지는 디싱(dishing)도 발생하여 이후의 플러그 콘택 형성 공정 마진을 줄이는 문제점이 있다.
워드라인(11) 상의 마스크 질화막(12)의 두께가 얇아지면 트랜지스터 특성이 열화된다. 또한, 후속 공정인 비트라인 형성 또는 하부전극 콘택 형성 공정에 의해서도 워드라인(11) 상의 마스크 질화막(12)은 계속 손실되어 마스크 질화막을 일정 두께 이상 유지하는데 많은 어려움이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 워드라인 상부의 질화막 손실을 방지하며 폴리실리콘 플러그 표면이 오목해지는 디싱을 방지할 수 있는, 반도체 소자의 플러그 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 폴리실리콘 플러그 형성 공정 단면도,
도2a 내지 도2c는 본 발명의 일실시예에 따른 폴리실리콘 플러그 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
21: 워드라인 22: 마스크 질화막
23: ONO 스페이서 24: 폴리실리콘막
25: 층간산화막
상기와 같은 목적을 달성하기 위한 본 발명은 제1 전도막 패턴, 상기 제1 전도막 패턴 상부 표면에 위치하는 마스크 절연막 및 상기 제1 전도막 패턴 측벽에 위치하는 절연막 스페이서 형성이 완료된 반도체 기판 상부에 제2 전도막을 증착하는 제1 단계; 상기 마스크 절연막이 노출될 때까지 상기 제2 전도막을 제거하여 이웃하는 상기 제1 전도막 패턴 사이에 제2 전도막 플러그를 형성하는 제2 단계; 상기 제1 전도막 패턴 및 상기 플러그 영역을 덮는 식각마스크를 형성하는 제3 단계; 상기 식각마스크로 덮이지 않은 상기 제2 전도막을 식각하여 제거하는 제4 단계; 상기 식각마스크를 제거하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제6 단계; 및 상기 마스크 절연막 및 상기 플러그가 노출될 때까지 상기 층간절연막을 연마하여 제거하는 제7 단계를 포함하는 반도체 소자의 플러그 형성 방법을 제공한다.
본 발명은 워드라인 상부와 측벽에 각각 마스크 질화막 및 ONO 스페이서를 형성하고, 전체 구조 상에 폴리실리콘막을 증착하고 평탄화시킨 다음, 화학제를 이용한 식각 공정으로 마스크 질화막 상의 폴리실리콘막을 제거하여 플러그를 형성하고, 워드라인 및 플러그를 덮고 나머지 영역을 오픈하는 식각마스크를 형성하고, ClO2계열의 식각제를 사용하여 플러그 형성 영역 이외의 폴리실리콘막을 제거한 후, 절연을 위한 층간산화막을 증착하고, 폴리실리콘 및 질화막에 대한 층간산화막의 연마 선택비가 뛰어난 세리야계 슬러리를 사용하여 워드라인이 드러날 때까지 층간산화막을 CMP 공정으로 제거하는데 특징이 있다.
ClO2계열의 식각제는 폴리실리콘에 대한 식각속도가 탁월하고 질화막 및 산화막에 대한 제거 속도는 낮아서, 즉 질화막 및 산화막에 대한 폴리실리콘막의 식각 선택비가 높기 때문에 질화막 및 산화막에 대한 손실의 거의 없게되어 워드라인 상의 마스크 질화막이 손실되는 것을 방지할 수 있다.
또한, 세리아계 슬러리는 폴리실리콘막 및 질화막에 대한 층간산화막 제거 속도가 높아, CMP 공정 동안 폴리실리콘 플러그가 형성되는 셀 영역의 마스크 질화막 및 폴리실리콘막의 손실이 거의 없고, 폴리실리콘 플러그 표면이 오목해지는 것을 방지할 수 있다.
따라서, 폴리실리콘 플러그 형성 영역을 노출시키는 공정 또는 플러그 형성을 위한 CMP 공정에서 워드라인 상의 마스크 질화막이 손실되는 것을 억제할 수 있고, 이로써 손실된 마스크 질화막 부분에 폴리실리콘막이 잔류되는 것을 근본적으로 방지하여 이웃하는 플러그 간의 단락 문제를 해결할 수 있으며 잔류하는 폴리실리콘막을 제거하기 위해 CMP 공정을 실시할 필요가 없다.
이하, 첨부된 도면 도2a 내지 도2c를 참조하여 본 발명의 일실시예에 따른 폴리실리콘 플러그 형성 방법을 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 실리콘 기판(20) 상에 워드라인을 이룰 전도막을 증착하고, 전도막 상에 하드마스크(hard mask)로서 1000 Å 내지 2000 Å 두께의 마스크 질화막(22)을 형성한다. 마스크 질화막(22)은 SiH4또는 Si2H6를 열분해시켜 LPCVD(low pressure chemical vapor deposition) 방법을 이용하여 SiN 또는 SiON으로 형성하고, SiN 및 SiON의 Si 함량은 10 % 내지 90 %가 되도록 한다.
이어서, 마스크 질화막(22)을 식각마스크로 이용하여 전도막을 식각해서 워드라인(21)을 형성한 다음, 200 Å 내지 800 Å 두께의 ONO막을 증착한다. ONO막 내의 Si 함량은 10 % 내지 90 %가 되도록 한다.
이어서, ONO막을 전면식각하여 워드라인(21) 측벽에 ONO 스페이서(23)를 형성한 다음, 전체 구조 상에 1500 Å 내지 5000 Å 두께의 폴리실리콘막(24)을 증착한다. 폴리실리콘막(24) 증착시 불순물로 P(phosphorous)을 도핑할 경우 PH3가스나 POCl3가스를 열분해시켜 도핑된 폴리실리콘막을 증착하며, P의 농도는 1 % 내지 15 %가 되도록 한다.
다음으로, SiO2연마제를 마련한다. SiO2연마제는 졸-겔(sol-gel) 또는 분무작용(atomization) 방법으로 제조하며, SiO2연마제의 크기는 50 ㎚ 내지 500 ㎚가 되도록 한다.
이와 같이 SiO2연마제를 50 ㎖ 내지 500 ㎖ 주입하고 슬러리의 연마제 농도는 1 wt% 내지 30 wt %, 수소이온 농도는 2 pH 내지 13 pH가 되도록하며 10 rpm 내지 100 rpm의 연마 속도, 2 psi 내지 9 psi 압력에서 폴리실리콘막(24)을 CMP하여 평탄화시킨다. 이러한 CMP 공정에 따라 폴리실리콘막(24)의 증착 프로파일(deposition profile)이 제거되고 평탄해진다.
다음으로, 워드라인(21) 상의 마스크 질화막(22)이 노출될 때까지 불산과 질산의 혼합 식각용액으로 폴리실리콘막(24)을 평탄화시킨다. 혼합 식각용액에서 불산과 질산의 혼합비는 1 내지 20: 100 내지 1000이 되도록 한다. 식각시 10 ℃ 내지 35 ℃의 혼합 식각용액을 50 ㎖ 내지 500 ㎖ 주입하고 500 rpm 내지 5000 rpm의 속도로 회전시키면서 식각을 실시한다. 이와 같이 화학제를 이용한 고속 회전식각 방법을 CEP (chemically enhanced planarization) 공정이라 한다.
도면에서 도면부호 'A'는 셀 영역, 'B'는 주변회로 영역, 'S3'은 연마전의 폴리실리콘막(24) 표면, 'S4'는 연마 후의 폴리실리콘막(24) 표면, 'S5'는 CEP 후의 폴리실리콘막(24) 표면을 나타낸다.
이어서, 워드라인 및 폴리실리콘 플러그를 덮고 나머지 부분을 오픈시키는 식각마스크(도시하지 않음)를 형성하고, 10 ℃ 내지 40 ℃로 유지된 챔버에 10 sccm 내지 50 sccm의 ClO2를 주입하여 실리콘 기판(20)이 노출될 때까지 폴리실리콘막(24)을 식각하고, 식각마스크를 제거한다.
다음으로, 도2b에 도시한 바와 같이 전체 구조 상에 USG(undoped silicate glass), PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(borophospho-silicate glass), APL 산화막(advanced planarization layer oxide) 등으로 2000 Å 내지 9000 Å 두께의 층간산화막(25)을 형성한다. PSG에서 P의 농도는 2 % 내지 30 %가 되도록하고, BSG막에서 B의 농도는 의 농도는 1 % 내지 20 %가 되도록하며, PSG 또는 BSG는 400 ℃ 내지 900 ℃ 온도에서 증착한다. BPSG에서 B의 농도는 1 % 내지 10 %, P의 농도는 1 % 내지 15 %가 되도록 한다. 한편, USG막 증착 후 200 ℃ 내지 800 ℃ 온도에서 열처리를 실시한다.
다음으로, 도2c에 도시한 바와 같이 산화막에 대하여 제거율이 뛰어난 50 ㎚ 내지 400 ㎚ 크기의 세리아(ceria, CeO2) 연마제를 50 ㎖ 내지 500 ㎖ 주입하고, 20 rpm 내지 90 rpm의 연마 속도, 1.5 psi 내지 5 psi 압력에서 마스크 질화막(22) 및 폴리실리콘막(24)을 연마정지막으로 이용하여 층간산화막(25)을 CMP한다. 세리아 슬러리의 수소 이온 농도는 5 pH 내지 9 pH가 되도록하고, 슬러리에서 세리아의 농도는 2 % 내지 20 %가 되도록 한다.
전술한 바와 같이 이루어지는 본 발명은 폴리실리콘막 플러그(24) 및 워드라인 상의 마스크 질화막이 정지층(stopping layer)로 작용하여 폴리실리콘막(24)의 손실이 거의 없어 플러그를 이루는 폴리실리콘막(24) 표면에 디싱이 발생하지 않는다. 또한, ONO 스페이서(23) 형성 공정 이후에 장벽 질화막 증착 공정을 생략할 수 있으며, 세리아계 슬러리로 CMP 공정을 실시하여 반도체 수율과 성능을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 워드라인 상의 마스크 질화막이 손실되는 것을 효과적으로 방지할 수 있으며 폴리실리콘 플러그 표면이 오목해지는 것을 억제할 수 있다. 이에 따라, 마스크 질화막 상에 폴리실리콘막이 잔류하는 것을 방지할 수 있어 이웃하는 폴리실리콘 플러그 간의 단락을 방지할 수 있으며 폴리실리콘 플러그 표면에 디싱이 형성되는 것을 억제하여 플러그 형성 이후의 공정 여유도를 보다 증가시킬 수 있다. 또한, 층간산화막과 워드라인이 직접 접하지 않아 층간산화막 형성 과정의 외확산을 방지하기 위한 장벽 질화막 형성의 생략이 가능하여 공정 단계를 줄일 수 있다.

Claims (8)

  1. 반도체 소자의 플러그 형성 방법에 있어서,
    제1 전도막 패턴, 상기 제1 전도막 패턴 상부 표면에 위치하는 마스크 절연막 및 상기 제1 전도막 패턴 측벽에 위치하는 절연막 스페이서 형성이 완료된 반도체 기판 상부에 제2 전도막을 증착하는 제1 단계;
    상기 마스크 절연막이 노출될 때까지 상기 제2 전도막을 제거하여 이웃하는 상기 제1 전도막 패턴 사이에 제2 전도막 플러그를 형성하는 제2 단계;
    상기 제1 전도막 패턴 및 상기 플러그 영역을 덮는 식각마스크를 형성하는 제3 단계;
    상기 식각마스크로 덮이지 않은 상기 제2 전도막을 식각하여 제거하는 제4 단계;
    상기 식각마스크를 제거하는 제5 단계;
    상기 제5 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제6 단계; 및
    상기 마스크 절연막 및 상기 플러그가 노출될 때까지 상기 층간절연막을 연마하여 제거하는 제7 단계
    를 포함하는 반도체 소자의 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 전도막 패턴은 워드라인인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  3. 제 2 항에 있어서,
    상기 제2 전도막을 폴리실리콘막으로 형성하고,
    상기 마스크 절연막을 질화막으로 형성하고,
    상기 층간절연막을 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  4. 제 3 항에 있어서,
    상기 제7 단계에서,
    CeO2계열의 슬러리를 이용하여 화학기계적 연마 공정을 실시하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제2 단계는,
    상기 제2 전도막을 화학기계적 연마하여 평탄화시키는 제8 단계; 및
    상기 마스크 절연막이 노출될 때까지 화학제를 이용한 회전식각으로 상기 제2 전도막을 식각하는 제9 단계를 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  6. 제 5 항에 있어서,
    상기 제8 단계에서,
    SiO2계 슬러리를 이용하여 화학기계적 연마 공정을 실시하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  7. 제 5 항에 있어서,
    상기 제9 단계에서,
    불산과 질산의 혼합 용액을 이용하여 상기 제2 전도막을 식각하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  8. 제 7 항에 있어서,
    상기 제4 단계에서,
    ClO2를 이용하여 상기 제2 전도막을 식각하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
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KR100745063B1 (ko) * 2001-06-30 2007-08-01 주식회사 하이닉스반도체 반도체장치의 랜딩 플러그 제조 방법

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