KR20110060744A - 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 라이너질화막의 뿔을 제거하고 측벽산화막의 모우트를 방지할 수 있으며 최종 유효필드산화막높이(EFH)를 0~50Å로 조절할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 패드막을 식각배리어로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 측벽산화막과 라이너질화막을 순차적으로 형성하는 단계; 상기 트렌치를 갭필하는 필드산화막을 형성하는 단계; 상기 필드산화막과 측벽산화막을 일부 제거하는 단계; 상기 라이너질화막의 일부를 제거하는 단계; 상기 패드막을 제거하는 단계; 및 게이트산화막전세정을 진행하는 단계를 포함하고, 상술한 본 발명은 패드폴리실리콘막 제거전에 미리 필드산화막을 일정 높이 제거해주므로써 후속 게이트산화막전세정 공정에서 최종 유효필드산화막높이(EFH)를 0~50Å로 조절할 수 있는 효과가 있다.
필드산화막, 유효필드산화막높이, 매립게이트, 건식세정, 전세정

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 유효필드산화막높이(Effective Field oxide Height; EFH)를 용이하게 조절할 수 있는 반도체장치 제조 방법에 관한 것이다.
60nm 이하의 DRAM 공정에서 셀에서의 트랜지스터의 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 소자 특성을 향상시키기 위해 매립게이트(Buried Gate)를 형성하는 것이 필수적이다.
매립게이트 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다.
도 1a 내지 도 1f는 종래기술에 따른 반도체장치 제조 방법을 도시한 도면이 다.
도 1a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체기판(11) 상에 패드산화막(12), 패드폴리실리콘막(13) 및 캡핑질화막(Capping nitride, 14)을 순차적으로 적층한다.
이어서, 패드산화막(12), 패드폴리실리콘막(13) 및 패드질화막(14)이 적층된 패드막을 식각배리어로 이용하여 반도체기판(11)을 식각하여 트렌치(15)를 형성한다. 트렌치(15)에 의해 활성영역(11A)이 정의된다.
도 1b에 도시된 바와 같이, 측벽산화를 통해 측벽산화막(16)을 형성한 후 라이너질화막(17)을 형성한다.
이어서, 트렌치를 갭필하도록 스핀온절연막(Spin On Dielectric; SOD) 등을 이용하여 갭필절연막을 형성한 후 평탄화를 진행하여 필드산화막(18)을 형성한다.
이어서, 셀영역에 매립게이트(103)를 형성한다. 예컨대, 매립게이트마스크 및 식각을 진행하여 매립게이트트렌치(101)를 형성한 후, 셀게이트절연막(102)을 형성한다. 이후, 게이트도전막 증착 및 에치백을 진행하여 매립게이트(103)를 형성한 후, 갭필막(104)을 형성한다.
위와 같이, 매립게이트(103) 및 갭필막(104)을 형성한 후에, 캡핑질화막(Capping nitride, 19)을 반도체기판(11)의 전면에 형성한다.
도 1c에 도시된 바와 같이, 감광막을 이용하여 주변회로영역오픈마스크(POM, 20)를 형성한 후, 주변회로영역에 형성되어 있는 캡핑질화막(19)과 패드질화막(14)을 제거한다.
도 1d에 도시된 바와 같이, 주변회로영역에 형성되어 있는 패드폴리실리콘막(13)을 제거한다.
도 1e에 도시된 바와 같이, 게이트산화막 전세정(Gate oxide pre-cleaning) 공정을 진행한다. 이에 따라, 패드산화막(12)이 제거된다.
도 1f에 도시된 바와 같이, 게이트산화막(B)을 형성한다.
위와 같은 종래기술에서는 셀영역과 주변회로영역간 단차로 인해 게이트산화막(B)을 형성할 때 유효필드산화막높이(Effective Field oxide Height; EFH)를 맞추어 주어야 한다. 유효필드산화막높이란 활성영역(11A)의 표면으로부터 필드산화막(18)의 높이를 일컫는다.
보통 패드폴리실리콘막(13)까지 제거하면 유효필드산화막높이(도 1d의 'EFH1')는 약 480Å으로 이를 0±50Å으로 조정하기 위해서는 게이트산화막 전세정(gate oxide pre cleaning)으로 필드산화막(18)을 상당량 제거해주어야 한다.
그러나, 필드산화막(18)으로 사용된 스핀온절연막(SOD)의 약한 물성 특성상 습식(wet) 방식으로 제거하기는 곤란하고 보통 가스를 사용하는 건식산화막식각세정(dry oxide etching cleaning) 방식으로 제거하면서 패드산화막(12)도 같이 제거하게 된다. 따라서 상당량의 습식타겟(wet target)이 들어가야 하는데 이때문에 측벽산화막(16)이 어택을 받으면서 모우트(moat, 도 1e의 도면부호 'M' 참조)가 발생하게 된다.
또한 라이너질화막(17)은 습식식각에서 손실이 되지 않기 때문에 뿔처럼 솟아나는 문제가 있다. 이런 상태에서 게이트산화(gate oxidation) 공정을 계속 진행 하게 되면 라이너질화막(17)은 산화막화(도 1f의 도면부호 'A' 참조)된다.
그리고, 모우트에 의해 활성영역(11A)의 측벽이 노출되기 때문에 측벽산화하면서 상부 코너(Top corner)가 과도 산화되어 프로파일이 좋지않게 된다(도면부호 'C' 참조). 이러한 모양은 소자특성에 좋지 않은 영향을 주게된다.
위와 같은 문제점들로 인해 최종 유효필드산화막높이(EFH3)가 0±50Å을 유지하지 못하고 -150Å으로 낮아지는 문제가 발생한다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 라이너질화막의 뿔을 제거하고 측벽산화막의 모우트를 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 최종 유효필드산화막높이(EFH)를 0~50Å로 조절할 수 있는 반도체장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 패드막을 식각배리어로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 측벽산화막과 라이너질화막을 순차적으로 형성하는 단계; 상기 트렌치를 갭필하는 필드산화막을 형성하는 단계; 상기 필드산화막과 측벽산화막을 일부 제거하는 단계; 상기 라이너질화막의 일부를 제거하는 단계; 상기 패드막을 제거하는 단계; 및 게이트산화막전세정을 진행하는 단계를 포함하는 것을 특징으로 한다. 상기 필드산화막을 일부 제거하는 단계는 건식세정을 이용하는 것을 특징으로 하고, 상기 건식세정은 불화수소 베이스의 비플라즈마 건식세정이나 삼불화질소 베이스의 플라즈마건식세정을 이용하는 것을 특징으로 한다.
상술한 본 발명은 패드폴리실리콘막 제거전에 미리 필드산화막을 일정 높이 제거해주므로써 후속 게이트산화막전세정 공정에서 최종 유효필드산화막높이(EFH)를 0~50Å로 조절할 수 있는 효과가 있다. 또한, 라이너질화막의 뿔을 제거할 수 있고, 측벽산화막의 모우트 현상을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 유효필드산화막높이(EFH) 조절을 게이트산화막 전세정(gate oxide pre cleaning)에서 진행하지 않고 패드질화막 식각후에 실시한다. 이때 건식세정(dry cleaning)을 실시하여 유효필드산화막높이(EFH)를 충분히 낮춘다. 또한, 라이너질화막(liner nitride)이 손실되지 않아 뿔이 발생하는데 이는 인산(H3PO4)을 추가하여 라이너산화막과 필드산화막의 하부까지 충분히 제거해준다. 이럴 경우 패드폴리실리콘막 식각 전에 유효필드산화막높이(EFH)는 약 100Å이 되고 라이너질화막은 주변의 산화막들보다 약간 낮아진 상태가 된다. 이후 패드폴리실리콘막을 식각하여 제거해주고 게이트산화막전세정에서는 순수하게 패드산화막을 제거한다. 이렇게 되면 유효필드산화막높이(EFH)가 0~100Å 정도로 조정이 되고 라이너질화막의 뿔이 발생하지 않으며 모우트 발생으로 인한 활성영역의 상부코너의 과도한 산화가 발생하지 않는다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체기판(21) 상에 패드막(P)을 형성한다. 여기서, 패드막(P)은 패드산화막(Pad oxide, 22), 패드폴리실리콘막(Pad polysilicon, 23) 및 패드질화막(Pad nitride, 24)을 순차적으로 적층하여 형성할 수 있다. 패드질화막(24)은 식각정지막으로도 사용된다.
이어서, 패드산화막(22), 패드폴리실리콘막(23) 및 패드질화막(24)이 적층된 패드막을 식각배리어로 이용하여 반도체기판(21)을 식각하여 트렌치(25)를 형성한다. 이와 같은 트렌치(15)에 의해 활성영역(21A)이 정의된다.
도 2b에 도시된 바와 같이, 측벽산화를 통해 측벽산화막(Wall oxide, 26)을 형성한 후 라이너질화막(Liner nitride, 27)을 형성한다.
이어서, 트렌치를 갭필하도록 스핀온절연막(Spin On Dielectric; SOD) 등을 이용하여 갭필절연막을 형성한 후 패드막의 표면이 노출될때까지 평탄화를 진행하여 필드산화막(28)을 형성한다. 이때, 평탄화는 CMP(Chemical Mechnaicl Polishing) 공정을 적용할 수 있고, 패드질화막(24)에서 연마가 정지한다.
이어서, 셀영역에 매립게이트(203)를 형성한다. 예컨대, 매립게이트마스크 및 식각을 진행한다. 즉, 패드질화막(24), 패드폴리실리콘막(23), 패드산화막(22) 및 반도체기판(21)을 식각하여 매립게이트트렌치(201)를 형성한 후, 셀게이트절연막(202)을 형성한다. 이후, 게이트도전막 증착 및 에치백을 진행하여 매립게이 트(203)를 형성한 후, 갭필막(204)을 형성한다. 갭필막(204)은 산화막 또는 질화막을 포함할 수 있고, 패드질화막(24)의 표면이 노출될때까지 평탄화되어 형성된다.
위와 같이, 매립게이트(203) 및 갭필막(204)을 형성한 후에, 캡핑질화막(Capping nitride, 29)을 반도체기판(21)의 전면에 형성한다.
도 2c에 도시된 바와 같이, 감광막을 이용하여 주변회로영역오픈마스크(POM, 30)를 형성한다.
이어서, 주변회로영역에 형성되어 있는 질화막들(캡핑질화막, 패드질화막)을 식각한다. 이때, 질화막들은 건식세정(Dry cleaning)을 이용하여 제거한다. 이와 같이 질화막들을 제거하면 유효필드산화막높이(EFH1)는 약 480Å을 유지한다.
도 2d에 도시된 바와 같이, 건식세정(Dry cleaning)을 진행하여 유효필드산화막높이(EFH2)가 50∼200Å으로 조절한다. 바람직하게는 100Å이 되도록 조절한다. 건식세정에 의해 산화막들이 일부 제거된다. 즉, 필드산화막(28A)과 측벽산화막(26A)의 높이가 낮아지며, 라이너질화막(27)과 패드폴리실리콘막(23)은 선택비를 가져 제거되지 않는다.
따라서, 라이너질화막(27)이 뿔을 갖고 돌출된다.
바람직하게, 건식세정은 불화수소 베이스(HF base)의 비플라즈마 건식세정(Non plasma dry etch)이나 삼불화질소 베이스(NF3 base)의 플라즈마건식세정(Plasma dry etch)을 이용한다.
도 2e에 도시된 바와 같이, 라이너질화막(27)의 뿔을 제거한다. 이때, 라이 너질화막(27)의 뿔은 인산(H3PO4)을 이용한 케미컬세정을 이용한다. 뿔이 제거된 라이너질화막(27A)의 높이는 주변의 필드산화막(28A)과 측벽산화막(26A)의 높이보다 더 낮게 제거될 수 있다. 인산은 10초∼1000초동안 사용하여 뿔을 제거한다.
도 2f에 도시된 바와 같이, 패드폴리실리콘막(23)을 제거한다. 패드폴리실리콘막(23)은 플라즈마방식의 건식세정을 이용하여 제거한다. 이와 같이 패드폴리실리콘막(23)을 제거한 후에도 유효필드산화막높이(EHF2)는 50∼200Å을 유지한다.
도 2g에 도시된 바와 같이, 게이트산화막 전세정을 실시하여 패드산화막(22)을 제거한다. 이에 따라, 패드산화막(22)이 제거된 타겟만큼 필드산화막(28B)도 높이가 낮아진다.
패드산화막(22)을 제거할때 필드산화막(28B) 및 측벽산화막(26B)도 일부 제거되어 높이가 낮아지나, 본 발명은 패드산화막(22)만 제거하는 타겟으로 진행한다. 이는 도 2e에서 도시된 것처럼, 미리 유효필드산화막높이를 조절했기 때문에 가능하다. 따라서 상당량의 습식타겟이 필요없고, 결국 필드산화막(28B)을 상당량 제거할 필요가 없을뿐만 아니라 측벽산화막(26B)이 어택받는 것을 방지하여 모우트를 억제한다.
결국, 유효필드산화막높이(EFH3)는 최종적으로 약 50Å를 유지할 수 있다.
도 2h에 도시된 바와 같이, 게이트산화 공정을 진행하여 게이트절연막(31)을 형성한다. 게이트절연막(31)은 삼중(Tripple) 게이트절연막을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래기술에 따른 반도체장치 제조 방법을 도시한 도면.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 패드산화막
23 : 패드폴리실리콘막 24 : 패드질화막
26, 26A, 26B : 측벽산화막 27, 27A : 라이너질화막
28, 28A, 28B : 필드산화막 29 : 캡핑질화막

Claims (9)

  1. 패드막을 식각배리어로 반도체기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 표면 상에 측벽산화막과 라이너질화막을 순차적으로 형성하는 단계;
    상기 트렌치를 갭필하는 필드산화막을 형성하는 단계
    상기 필드산화막과 측벽산화막을 일부 제거하는 단계;
    상기 라이너질화막의 일부를 제거하는 단계;
    상기 패드막을 제거하는 단계; 및
    게이트산화막전세정을 진행하는 단계
    을 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 필드산화막을 일부 제거하는 단계는,
    건식세정을 이용하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 건식세정은 불화수소 베이스의 비플라즈마 건식세정이나 삼불화질소 베 이스의 플라즈마건식세정을 이용하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 라이너질화막의 일부를 제거하는 단계는,
    인산(H3PO4)을 이용하는 반도체장치 제조 방법.
  5. 제4항에 있어서,
    상기 인산은 10초∼1000초동안 사용하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 패드막은 폴리실리콘막을 포함하고,
    상기 패드막을 제거하는 단계는 플라즈마방식의 건식세정을 이용하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 반도체기판은 셀영역과 주변회로영역이 정의되어 있고, 상기 필드산화막과 측벽산화막을 일부 제거하는 단계는 상기 주변회로영역에서 진행하는 반도체장치 제조 방법.
  8. 제7항에 있어서,
    상기 필드산화막을 형성하는 단계 이후에, 상기 셀영역의 반도체기판에 매립게이트를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 필드산화막과 측벽산화막을 일부 제거하는 단계를 통해 유효필드산화막높이를 50∼200Å으로 조절하는 반도체장치 제조 방법.
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