CN110416218A - 存储元件的制造方法 - Google Patents

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Abstract

本发明提供一种存储元件的制造方法，其步骤如下。提供基底，其包括有源区与周边区。在基底上形成堆叠层。在有源区的基底与堆叠层中形成第一沟槽。在第一沟槽中形成第一隔离结构。进行离子注入工艺，以形成经掺杂的第一隔离结构。进行第一湿式蚀刻工艺，移除经掺杂的第一隔离结构的一部分，以于经掺杂的第一隔离结构上形成第一凹陷。在基底上形成保护层，其至少覆盖第一凹陷的侧壁。进行第二湿式蚀刻工艺，移除保护层与经掺杂的第一隔离结构的另一部分，以加深第一凹陷。进行SICONI蚀刻工艺。

Description

存储元件的制造方法
技术领域
本发明涉及一种半导体元件的制造方法，尤其涉及一种存储元件的制造方法。
背景技术
近年来，由于闪速存储器兼具高密度、低成本、可重复写入及电可抹除性等优点，已然成为非挥发性存储器元件的主流，并被广泛的应用于各式可携式电子产品中。
随着存储器工艺的微缩，一般闪速存储器的工艺会发生以下问题：由于湿式蚀刻工艺对于隔离结构的蚀刻速度过快，使得隔离结构的顶面的均匀度(uniformity)不佳，进而降低元件的可靠度与良率。因此，如何提供一种存储元件的制造方法，以改善隔离结构的顶面的均匀度，进而提升存储元件的可靠度与良率，将成为重要的一门课题。
发明内容
本发明提供一种具有存储元件的存储元件的制造方法，其可改善隔离结构的顶面的均匀度，进而提升存储元件的可靠度与良率。
本发明提供一种存储元件的制造方法，其步骤如下。提供基底，其包括有源区与周边区。在基底上形成堆叠层。在有源区的基底与堆叠层中形成第一沟槽。在第一沟槽中形成第一隔离结构。进行离子注入工艺，以将所述第一隔离结构变成经掺杂的第一隔离结构。进行第一湿式蚀刻工艺，移除经掺杂的第一隔离结构的一部分，以于经掺杂的第一隔离结构上形成第一凹陷。在基底上形成保护层，其至少覆盖第一凹陷的侧壁。进行第二湿式蚀刻工艺，移除保护层与经掺杂的第一隔离结构的另一部分，以加深第一凹陷。进行SICONI蚀刻工艺，以移除第一沟槽的上侧壁处的经掺杂的第一隔离结构。
基于上述，本发明通过掩膜图案选择性地移除有源区中的第一隔离结构的一部分，而未移除周边区的第二隔离结构，使得第一隔离结构的顶面低于相邻的第一导体层的顶面，进而暴露出相邻的第一导体层的侧壁。在此情况下，可增加第一导体层与后续形成的第二导体层之间的接触面积，进而提升栅极耦合率(gate-coupling ratio，GCR)。另外，第二隔离结构的顶面与其相邻的第一导体层的顶面的高度差亦可减少，以改善后续所形成的层的形貌的差异性。
此外，本发明通过进行离子注入工艺，以将未经掺杂的隔离结构变成经掺杂的隔离结构。相较于未经掺杂的隔离结构，后续进行的湿式蚀刻工艺对经掺杂的隔离结构的蚀刻速率较慢也较为稳定。如此一来，在所述湿式蚀刻工艺之后，经掺杂的隔离结构的顶面的均匀度将变得更好，进而提升存储元件的可靠度与良率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1G是依照本发明一实施例的一种存储元件的制造流程的剖面示意图。
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。
另外，以下段落的存储元件是以闪速存储器(Flash memory)为例。但本发明不以此为限。
请参照图1A，本实施例提供一种存储元件的制造方法，其步骤如下。首先，提供基底100。基底100包括有源区R1与周边区R2。在一实施例中，有源区R1可具有多个存储单元(例如是闪速存储器、DRAM、SRAM等)于其中；周边区R2可具有多个逻辑电路(例如是晶体管)于其中。在其他实施例中，周边区R2亦可以有存储器于其中。
接着，在基底100上形成堆叠层102。详细地说，堆叠层102由基底100向上依序包括第一介电层104、第一导体层106、第二介电层108以及顶盖层110。
在本实施例中，第一介电层104可例如是穿隧介电层。在一实施例中，第一介电层104的材料包括氧化硅、氮氧化硅、氮化硅或其他合适的介电材料，其形成方法包括化学气相沉积法或炉管氧化法等，且其厚度可为6nm至8nm。
在本实施例中，第一导体层106可例如是浮置栅极。在一实施例中，第一导体层106的材料包括经掺杂的多晶硅、未经掺杂的多晶硅或其组合，其形成方法可以是化学气相沉积法，且其厚度可为70nm至100nm。举例来说，第一导体层106可以是P型多晶硅层，其掺质可以是硼(例如是BF2)。
在一实施例中，第二介电层108的材料包括氧化硅、氮氧化硅、氮化硅或其他合适的介电材料，其形成方法包括化学气相沉积法或炉管氧化法等，且其厚度可为5nm至10nm。
在一实施例中，顶盖层110的材料包括未经掺杂的氮化硅，其形成方法包括化学气相沉积法等，且其厚度可为35nm至80nm。
然后，在有源区R1的基底100与堆叠层102中形成多个第一沟槽10，且在周边区R2的基底100与堆叠层102中形成第二沟槽20。在一实施例中，如图1A所示，第二沟槽20的深度大于第一沟槽10的深度。
之后，在第一沟槽10中形成第一隔离结构101，且在第二沟槽20中形成第二隔离结构103。详细地说，第一隔离结构101可包括衬层101a与隔离材料101b。衬层101a共形地形成在第一沟槽10中，以覆盖第一沟槽10的侧壁与底面。隔离材料101b形成在衬层101a的内表面上，并填满第一沟槽10。如图1A所示，衬层101a包覆隔离材料101b，使得衬层101a位于基底100与隔离材料101b之间。在一实施例中，衬层101a可以是高温氧化物(Hightemperature oxide，HTO)。隔离材料101b可以是旋涂式玻璃(spin-on glass，SOG)。在一实施例中，第一隔离结构101可以是浅沟槽隔离结构(STI)。
相似地，第二隔离结构103亦可包括衬层103a与隔离材料103b。衬层103a与隔离材料103b的材料与配置和衬层101a与隔离材料101b的材料与配置相似，于此便不再赘述。在一实施例中，第二隔离结构103可以是浅沟槽隔离结构(STI)。
在一实施例中，先形成第一隔离结构101之后，再形成第二隔离结构103。但本发明不以此为限，亦可先形成第二隔离结构103之后，再形成第一隔离结构101。如图1A所示，在形成第一隔离结构101与第二隔离结构103之后，会进行平坦化工艺(例如是CMP工艺)，使得顶盖层110的顶面、第一隔离结构101的顶面以及第二隔离结构103的顶面共平面。
请参照图1B，进行离子注入工艺112，使得未经掺杂的第一隔离结构101变成经掺杂的第一隔离结构201，使得未经掺杂的第二隔离结构103变成经掺杂的第二隔离结构203，且使得未经掺杂的顶盖层110变成经掺杂的顶盖层210。具体来说，经掺杂的第一隔离结构201包括上部201a与下部201b。在离子注入工艺112之后，只有上部201a被掺杂了；而下部201b则是维持未被掺杂。以下将具有上部201a与下部201b的第一隔离结构称为经掺杂的第一隔离结构201。相似地，经掺杂的第二隔离结构203包括经掺杂的上部203a与未经掺杂的下部203b。以下将具有上部203a与下部203b的第二隔离结构称为经掺杂的第二隔离结构203。在一实施例中，离子注入工艺112所植入的掺质可以是硼(例如是BF2)，其掺杂浓度可例如是2.5×1015/cm3至5×1015/cm3，其掺杂能量可例如是30KeV至50KeV。但本发明不以此为限，在其他实施例中，离子注入工艺112所植入的掺质的导电型与第一导体层106的导电型相同，以避免影响第一导体层106的导电型。在其他实施例中，经掺杂的上部201a与上部203a的高度约为50nm至90nm。
请参照图1B与图1C，在周边区R2的堆叠层102上形成掩膜图案114。掩膜图案114覆盖周边区R2的堆叠层102与经掺杂的第二隔离结构203时，暴露出有源区R1的堆叠层102与经掺杂的第一隔离结构201。在一实施例中，掩膜图案114可以是光刻胶材料。
接着，以掩膜图案114为掩膜，进行第一湿式蚀刻工艺，移除经掺杂的第一隔离结构201的一部分，使得经掺杂的第一隔离结构201上形成第一凹陷15。在此情况下，如图1C所示，在第一湿式蚀刻工艺的过程中，其并未移除经掺杂的第二隔离结构203。在一实施例中，所述第一湿式蚀刻工艺可例如是使用缓冲氢氟酸(BHF)，其工艺时间可依所需深度来进行调整。在本实施例中，第一凹陷15的底面至少要高于第一介电层104的顶面。
值得一提的是，离子注入工艺112可使得未经掺杂的第一隔离结构101变成经掺杂的第一隔离结构201。相较于未经掺杂的第一隔离结构101，所述第一湿式蚀刻工艺对经掺杂的第一隔离结构201的蚀刻速率较慢也较为稳定。如此一来，在所述第一湿式蚀刻工艺之后，经掺杂的第一隔离结构201的顶面201T1、201T2的均匀度也变得更好。于此，所述“均匀度”可视为第一隔离结构201的一者的顶面201T1的最高点与最低点之间的高度差H1。在本实施例中，所述高度差H1为10nm至50nm。另外，所述“均匀度”亦可视为第一隔离结构201的一者的顶面201T1的最低点与第一隔离结构201的另一者的顶面201T2的最低点之间的高度差H2。在本实施例中，所述高度差H2为至换言之，无论是单一个第一隔离结构201的顶面还是各个第一隔离结构201之间的顶面的均匀度都获得改善。
请参照图1C与图1D，在移除掩膜图案114之后，在基底100上共形地(conformally)形成保护层116。保护层116覆盖顶盖层210的顶面、第一凹陷15的侧壁与底面(或经掺杂的第一隔离结构201的顶面201T1、201T2)以及经掺杂的第二隔离结构203的顶面。在一实施例中，保护层116的材料包括氧化硅，其形成方法包括原子层沉积法(ALD)，且其厚度可为2nm至10nm。在本实施例中，保护层116可保护第一导体层106(亦即浮置栅极)的侧壁，以避免后续第二湿式蚀刻工艺对于第一导体层106的损害，进而提升存储元件的可靠度与良率。
接着，请参照图1D与图1E，进行第二湿式蚀刻工艺，移除保护层116，移除经掺杂的第一隔离结构201的另一部分，以加深第一凹陷15的深度，并移除经掺杂的第二隔离结构203的一部分，以于经掺杂的第二隔离结构203上形成第二凹陷25。在进行第二湿式蚀刻工艺之后，如图1E所示，第一凹陷15暴露出第一导体层106的侧壁。在此情况下，可增加第一导体层106与后续形成的第二导体层120(如图1G所示)之间的接触面积，进而提升栅极耦合率。在一实施例中，如图1E所示，所述第二湿式蚀刻工艺不仅完全移除保护层116，还会移除保护层116下方的经掺杂的顶盖层210的一部分。在一实施例中，所述第二湿式蚀刻工艺可例如是使用缓冲氢氟酸(BHF)，其工艺时间可依所需深度来进行调整。在一实施例中，第二凹陷25的底面(或经掺杂的第二隔离结构203的顶面203T)至少要低于经掺杂的顶盖层210a的底面。在其他实施例中，第二凹陷25的底面(或经掺杂的第二隔离结构203的顶面203T)至少要高于或齐平第一导体层106(亦即浮置栅极)的顶面。
请参照图1E与图1F，进行SICONI蚀刻工艺，以移除第一沟槽10的上侧壁处的经掺杂的第一隔离结构201S(如图1E所示)以及第二沟槽25的上侧壁处的经掺杂的第二隔离结构203S(如图1E所示)。在一实施例中，SICONI蚀刻工艺是一种低功率的干式蚀刻工艺，其是利用NH3以及NF3当作蚀刻气体来移除侧壁上的氧化物。在一实施例中，SICONI蚀刻工艺的射频功率(RF Power)可以是50W至300W。
值得一提的是，SICONI蚀刻工艺之后，经掺杂的顶盖层210a与第二介电层108被完全移除，藉此暴露出第一导体层106的顶面。由于SICONI蚀刻工艺的功率远低于一般干式蚀刻工艺(例如反应离子蚀刻工艺(RIE))，因此，SICONI蚀刻工艺不会损伤第一导体层106(亦即浮置栅极)的表面。
在一实施例中，在进行所述第二湿式蚀刻工艺之后直接进行所述SICONI蚀刻工艺，而不使用含磷酸的溶液来移除经掺杂的顶盖层210a与第二介电层108。因此，本实施例的制造方法可避免含磷酸的溶液持续移除经掺杂的第一隔离结构201与经掺杂的第二隔离结构203，进而导致上述两者的顶面的均匀度恶化的问题。在替代实施例中，在整个制造方法中亦不包括使用含磷酸的蚀刻溶液。也就是说，在进行所述第一湿式蚀刻工艺与所述第二湿式蚀刻工艺的期间皆不包括使用含磷酸的溶液。
在本实施例中，如图1F所示，SICONI蚀刻工艺之后，第一隔离结构201的一者的顶面201T1’的最高点与最低点之间的高度差H3为至第一隔离结构201的一者的顶面201T1’的最低点与第一隔离结构201的另一者的顶面201T2’的最低点之间的高度差H4为至经掺杂的第二隔离结构203的顶面203T与第一导体层106的顶面106T之间具有高度差H5，此高度差H5小于20nm。值得一提的是，所述高度差H5愈小，后续所形成的层的形貌(topography)的差异愈小，其更有利于周边区R2的逻辑电路的形成。
之后，请参照图1F与图1G，在有源区R1中的基底100上依序形成第三介电层118与第二导体层120。第三介电层118共形地覆盖经掺杂的第一隔离结构201的顶面201T1’、201T2’与第一导体层106的顶面106T。在一实施例中，第三介电层118可例如是由氧化硅/氮化硅/氧化硅所构成的复合层结构。但本发明不以此为限，在其他实施例中，第三介电层118可以是任意层数的氧化硅与氮化硅所构成的复合层结构。在一实施例中，第二导体层120的材料包括经掺杂的多晶硅、未经掺杂的多晶硅或其组合。第二导体层120可以是控制栅极；第三介电层118可以是第一导体层106(亦即浮置栅极)与第二导体层120(亦即控制栅极)之间的层间介电层。
综上所述，本发明通过掩膜图案选择性地移除有源区中的第一隔离结构的一部分，而未移除周边区的第二隔离结构，使得第一隔离结构的顶面低于相邻的第一导体层的顶面，进而暴露出相邻的第一导体层的侧壁。在此情况下，可增加第一导体层与后续形成的第二导体层之间的接触面积，进而提升栅极耦合率。另外，第二隔离结构的顶面与其相邻的第一导体层的顶面的高度差亦可减少，以改善后续所形成的层的形貌的差异性。
此外，本发明通过进行离子注入工艺，以将未经掺杂的隔离结构变成经掺杂的隔离结构。相较于未经掺杂的隔离结构，后续进行的湿式蚀刻工艺对经掺杂的隔离结构的蚀刻速率较慢也较为稳定。如此一来，在所述湿式蚀刻工艺之后，经掺杂的隔离结构的顶面的均匀度将变得更好，进而提升存储元件的可靠度与良率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种存储元件的制造方法，其特征在于，包括：
提供基底，其包括有源区与周边区；
在所述基底上形成堆叠层；
在所述有源区的所述基底与所述堆叠层中形成第一沟槽；
在所述第一沟槽中形成第一隔离结构；
进行离子注入工艺，以将所述第一隔离结构变成经掺杂的第一隔离结构；
进行第一湿式蚀刻工艺，移除所述经掺杂的第一隔离结构的一部分，以于所述经掺杂的第一隔离结构上形成第一凹陷；
在所述基底上形成保护层，其至少覆盖所述第一凹陷的侧壁；
进行第二湿式蚀刻工艺，移除所述保护层与所述经掺杂的第一隔离结构的另一部分，以加深所述第一凹陷；以及
进行SICONI蚀刻工艺，以移除所述第一沟槽的上侧壁处的所述经掺杂的第一隔离结构。
2.根据权利要求1所述的存储元件的制造方法，其特征在于，所述堆叠层自所述基底向上依序包括第一介电层、导体层、第二介电层以及顶盖层。
3.根据权利要求2所述的存储元件的制造方法，其特征在于，所述导体层的材料包括经掺杂的多晶硅。
4.根据权利要求3所述的存储元件的制造方法，其特征在于，所述离子注入工艺所植入的掺质的导电型与所述导体层的导电型相同。
5.根据权利要求2所述的存储元件的制造方法，其特征在于，还包括：
在所述周边区的所述基底与所述堆叠层中形成第二沟槽；
在所述第二沟槽中形成第二隔离结构；
进行所述离子注入工艺，以将所述第二隔离结构变成经掺杂的第二隔离结构；
在所述周边区的所述堆叠层上形成掩膜图案；
以所述掩膜图案为掩膜，进行所述第一湿式蚀刻工艺，移除所述经掺杂的第一隔离结构的所述部分，而未移除所述经掺杂的第二隔离结构；
移除所述掩膜图案；
在所述基底上共形形成所述保护层；
进行所述第二湿式蚀刻工艺，以完全移除所述保护层、移除所述经掺杂的第一隔离结构的所述另一部分以及所述经掺杂的第二隔离结构的一部分；以及
进行所述SICONI蚀刻工艺，以移除所述第一沟槽的所述上侧壁处的所述经掺杂的第一隔离结构以及所述第二沟槽的上侧壁处的所述经掺杂的第二隔离结构。
6.根据权利要求5所述的存储元件的制造方法，其特征在于，在进行所述第二湿式蚀刻工艺之后直接进行所述SICONI蚀刻工艺而不使用含磷酸的溶液，以将所述顶盖层与所述第二介电层完全移除，进而暴露出所述导体层的顶面。
7.根据权利要求6所述的存储元件的制造方法，其特征在于，所述SICONI蚀刻工艺之后，所述经掺杂的第二隔离结构的顶面与所述导体层的顶面之间具有高度差，所述高度差小于20nm。
8.根据权利要求2所述的存储元件的制造方法，其特征在于，在所述离子注入工艺之后，所述顶盖层从未掺杂的顶盖层转变为经掺杂的顶盖层。
9.根据权利要求1所述的存储元件的制造方法，其特征在于，在所述SICONI蚀刻工艺之后，所述经掺杂的第一隔离结构的顶面的最高点与最低点之间的高度差为至
10.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第一隔离结构的数量为多个，在所述SICONI蚀刻工艺之后，多个经掺杂的第一隔离结构的一者的顶面的最低点与所述多个经掺杂的第一隔离结构的另一者的顶面的最低点之间的高度差为至
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI824660B (zh) * 2022-08-11 2023-12-01 華邦電子股份有限公司 半導體結構及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030119263A1 (en) * 2001-12-22 2003-06-26 Lee Seung Cheol Method of manufacturing a flash memory cell
CN105206520A (zh) * 2014-06-25 2015-12-30 中芯国际集成电路制造(上海)有限公司 一种浮栅的制作方法
CN106952922A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030119263A1 (en) * 2001-12-22 2003-06-26 Lee Seung Cheol Method of manufacturing a flash memory cell
CN105206520A (zh) * 2014-06-25 2015-12-30 中芯国际集成电路制造(上海)有限公司 一种浮栅的制作方法
CN106952922A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI824660B (zh) * 2022-08-11 2023-12-01 華邦電子股份有限公司 半導體結構及其形成方法

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