KR20120097507A - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규한 구조를 갖는 반도체 장치를 제공하는 것이 목적이다. 반도체 장치는 제1 배선, 제2 배선, 제3 배선, 제4 배선, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 및 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터를 포함한다. 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공되고, 제2 트랜지스터는 산화물 반도체층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
여기서 개시된 발명은 반도체 소자를 사용하는 반도체 장치 및 반도체 장치를 제조하기 위한 방법에 관한 것이다.
반도체 소자들을 사용하는 저장 장치들은 2개의 카테고리로 크게 분류된다: 전력 공급이 중단될 때 저장된 데이터를 유실하는 휘발성 저장 장치, 및 전력이 공급되지 않는 경우라도 저장된 데이터를 보유하는 비휘발성 저장 장치.
휘발성 저장 장치의 통상적인 예는 DRAM(동적 랜덤 액세스 메모리)이다. DRAM은 저장 소자에 포함된 트랜지스터가 선택되고 전하가 용량 소자에 저장되는 방식으로 데이터를 저장한다.
전술된 원리들로 인해, 용량 소자 내의 전하는 데이터가 DRAM에서 판독되는 경우 유실된다; 따라서, 데이터를 판독한 이후 데이터가 다시 저장되도록 다시 기입을 수행하는 것이 필요하다. 또한, 저장 소자에 포함된 트랜지스터가 리크 전류를 갖고, 트랜지스터가 선택되지 않을 경우라도 전하가 용량 소자 내로 또는 용량 소자 밖으로 흐르며, 따라서, 데이터 유지 시간이 짧다. 이러한 이유로, 다른 기입 동작(리프레시 동작)이 미리 결정된 간격으로 필요하며, 전력 소모를 충분히 감소시키는 것이 어렵다. 또한, 전력 공급이 중단되는 경우 저장된 데이터가 유실되므로, 자기 재료 또는 광학 재료를 사용하는 추가적인 저장 장치가 긴 시간 동안 데이터를 유지하기 위해 요구된다.
휘발성 저장 장치의 다른 예는 SRAM(정적 랜덤 액세스 메모리)이다. SRAM은 플립-플롭과 같은 회로를 사용함으로써 저장된 데이터를 유지하며 따라서 리프레시 동작을 요구하지 않는다. 이는 SRAM이 DRAM에 비해 장점을 가진다는 것을 의미한다. 그러나, 플립-플롭과 같은 회로가 사용되므로 저장 공간당 비용이 증가한다. 또한, DRAM에서와 같이, SRAM 내에 저장된 데이터는 전력 공급이 중단되는 경우 유실된다.
비휘발성 저장 장치의 통상적인 예는 플래시 메모리이다. 플래시 메모리는 트랜지스터 내의 채널 형성 영역과 게이트 전극 사이의 플로팅 게이트를 포함하며, 플로팅 게이트 내에 전하를 유지함으로써 데이터를 저장한다. 따라서, 플래시 메모리는 데이터 유지 시간이 극도로 길어지며(거의 영구적) 휘발성 저장 장치 내에서 필요한 리프레시 동작이 요구되지 않는다는 점에 있어서 장점들을 가진다(예를 들어, 특허 문헌 1을 참조)
그러나, 저장 소자 내에 포함된 게이트 절연층은 기입시 생성되는 전류를 터널링함으로써 악화되며, 따라서, 저장 소자는 미리 결정된 개수의 기입 동작들 이후 자신의 기능을 중지시킨다. 이러한 문제점의 악영향을 감소시키기 위해, 예를 들어, 저장 소자들에 대한 상기 개수의 기입 동작들이 등화되는 방법이 사용된다. 그러나, 이러한 방법을 구현하기 위해서는 복잡한 주변 회로가 요구된다. 또한, 이러한 방법을 사용하는 것은 기본적인 수명 문제를 해결하지 않는다. 다시 말해, 플래시 메모리는 데이터가 빈번하게 재기입되는 애플리케이션들에 대해 적절하지 않다.
추가로, 플로팅 게이트에서 전하를 유지하거나 전하를 제거하기 위해 높은 전압이 필요하다. 또한, 전하를 유지하거나 제거하는데 상대적으로 긴 시간이 소요되며, 더욱 빠른 속도로 기입 및 소거를 수행하는 것이 용이하지 않다.
특허 문헌 1: 일본 특허 출원 공개 번호 제S57-105889호
전술된 문제점들의 견지에서, 여기서 개시된 발명의 일 실시 형태의 목적은 전력이 공급되지 않고 기입의 횟수가 제한되는 경우라도 저장된 데이터가 보유될 수 있는 신규한 구조를 반도체 장치에 제공하는 것이다.
본 발명의 일 실시 형태는 산화물 반도체를 사용하여 형성되는 트랜지스터 및 산화물 반도체가 아닌 재료를 사용하여 형성되는 트랜지스터의 적층 구조를 갖는 반도체 장치이다. 예를 들어, 후속하는 구조들이 사용될 수 있다.
본 발명의 실시 형태는 소스 라인, 비트 라인, 신호 라인, 및 워드 라인을 포함하는 반도체 장치이다. 복수의 메모리 셀은 소스 라인과 비트 라인 사이에 병렬로 접속되고, 복수의 메모리 셀 중 하나는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터, 및 용량 소자를 포함한다. 제1 트랜지스터는 반도체 재료를 포함하는 기판에 제공되고, 제2 트랜지스터는 산화물 반도체층을 포함한다. 제1 게이트 전극, 제2 소스 전극 및 제2 드레인 전극 중 하나, 및 용량 소자의 하나의 전극은 서로 전기적으로 접속된다. 소스 라인, 및 제1 소스 전극 및 제1 드레인 전극 중 하나는 서로 전기적으로 접속된다. 비트 라인 및 제1 소스 전극 및 제1 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 신호 라인 및 제2 게이트 전극은 서로 전기적으로 접속된다. 워드 라인, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나, 및 용량 소자의 다른 전극은 서로 전기적으로 접속된다.
본 발명의 다른 실시 형태는 소스 라인, 비트 라인, 신호 라인, 및 워드 라인을 포함하는 반도체 장치이다. 복수의 메모리 셀은 소스 라인 및 비트 라인 사이에 병렬로 접속되고, 복수의 메모리 셀 중 하나는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터, 및 용량 소자를 포함한다. 제1 트랜지스터는 반도체 재료를 포함하는 기판에 제공되고, 제2 트랜지스터는 산화물 반도체층을 포함한다. 제1 게이트 전극, 제2 소스 전극 및 제2 드레인 전극 중 하나, 및 용량 소자의 전극은 서로 전기적으로 접속된다. 소스 라인, 및 제1 소스 전극 및 제1 드레인 전극 중 하나는 서로 전기적으로 접속된다. 비트 라인, 및 제1 소스 전극 및 제1 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 신호 라인, 및 제2 소스 전극 및 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 워드 라인, 제2 게이트 전극, 및 용량 소자의 다른 전극은 서로 전기적으로 접속된다.
위의 기재에서, 반도체 장치 내의 제1 트랜지스터는 반도체 재료를 포함하는 기판에 제공되는 채널 형성 영역, 채널 형성 영역을 개재하도록 제공되는 불순물 영역들, 채널 형성 영역 위의 제1 게이트 절연층, 제1 게이트 절연층 위의 제1 게이트 전극, 및 불순물 영역들에 전기적으로 접속되는 제1 드레인 전극 및 상기 제1 소스 전극을 포함한다.
위의 기재에서, 제2 트랜지스터는 반도체 재료를 포함하는 기판 위의 제2 게이트 전극, 제2 게이트 전극 위의 제2 게이트 절연층, 제2 게이트 절연층 위의 산화물 반도체층, 산화물 반도체층에 전기적으로 접속되는 제2 소스 전극 및 제2 드레인 전극을 포함한다.
위의 기재에서, 단결정 반도체 기판 또는 SOI 기판이 바람직하게는 반도체 재료를 포함하는 기판으로서 사용된다. 특히, 실리콘이 바람직하게는 반도체 재료로서 사용된다.
위의 기재에서, 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 포함한다. 더 바람직하게는 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함한다. 또한, 상기 산화물 반도체층의 수소 농도는 5 x 1019 원자/cm3 이하이다. 또한, 제2 트랜지스터의 오프 전류는 1 x 10-13A 이하이다.
위의 구조들 중 임의의 구조에서, 제2 트랜지스터는 제1 트랜지스터와 겹치는 영역에 제공될 수 있다.
본 명세서 등에서, "위에" 또는 "아래에"와 같은 용어는 구성요소가 다른 구성요소의 "직접 위에" 또는 "직접 아래에" 위치됨을 반드시 의미하지는 않는다는 점에 유의한다. 예를 들어, "게이트 절연층 위의 제1 게이트 전극"이라는 표현은 구성요소가 게이트 절연층과 제1 게이트 전극 사이에 위치되는 경우를 배제하지 않는다. 또한, "위에" 및 "아래에"와 같은 용어들은 오직 설명의 편의를 위해 사용되며, 달리 특정되지 않는 한, 구성요소들의 관계가 역전되는 경우를 포함할 수 있다.
또한, 본 명세서 등에서, "전극" 또는 "배선"과 같은 용어는 구성요소의 기능을 제한하지 않는다. 예를 들어, "전극"은 때때로 "배선"의 일부분으로서 사용되며, 그 역도 성립한다. 또한, 용어 "전극" 또는 "배선"은 복수의 "전극들" 또는 "배선들"이 집적 방식으로 형성되는 경우를 포함할 수 있다.
"소스" 및 "드레인"의 기능들은, 예를 들어, 반대 극성의 트랜지스터가 사용되는 경우 또는 전류 흐름 방향이 회로 동작에서 변경되는 경우, 때때로 서로 교체된다. 따라서, 용어 "소스" 및 "드레인"은 본 명세서에서 서로 교체될 수 있다.
본 명세서 등에서, "전기적으로 접속되는"이라는 표현은 구성요소들이 임의의 전기적 기능을 갖는 대상을 통해 접속되는 경우를 포함한다는 점에 유의한다. 전기 신호들이 대상을 통해 접속되는 구성요소들 사이에서 전송 및 수신될 수 있는 한, 임의의 전기적 기능을 갖는 대상에 대한 특정한 제한이 존재하지 않는다.
임의의 전기적 기능을 갖는 대상의 예들은 스위칭 소자, 예를 들어, 트랜지스터, 저항기, 인덕터, 용량 소자, 및 다양한 기능들 및 전극 및 배선을 갖는 소자이다.
일반적으로, 용어 "SOI 기판"은 실리콘 반도체층이 절연 표면 위에 제공되는 기판을 의미한다. 본 명세서 등에서, 용어 "SOI 기판"은 또한 실리콘이 아닌 재료를 사용하여 형성되는 반도체층이 자신의 카테고리 내에서 절연 표면 위에 제공되는 기판을 포함한다. 즉, "SOI 기판" 내에 포함되는 반도체층은 실리콘 반도체층에 제한되지 않는다. "SOI 기판" 내의 기판은 실리콘 웨이퍼와 같은 반도체 기판에 제한되지 않으며, 유리 기판, 석영 기판, 사파이어 기판, 또는 금속 기판일 수 있다. 다시 말해, "SOI 기판"은 또한 절연 기판, 예를 들어, 비-반도체 기판을 포함하며, 상기 절연 기판 위에는, 절연층을 개재하여 반도체층이 제공된다. 추가로, 본 명세서 등에서, 용어 "반도체 기판"은 반도체 재료만을 사용하여 형성되는 기판뿐만 아니라, 반도체 재료를 포함하는 모든 기판을 의미한다. 즉, 본 명세서 등에서, "SOI 기판"은 또한 "반도체 기판"의 카테고리에 포함된다.
또한, 본 명세서 등에서, 산화물 반도체가 아닌 재료는, 그 재료가 산화물 반도체가 아닌 재료인 한 임의의 반도체 재료일 수 있다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소 등이 주어질 수 있다. 또한, 유기 반도체 재료 등이 사용될 수 있다. 반도체 장치 등이 특정하게 설명되지 않는 경우에, 산화물 반도체 재료 또는 산화물 반도체가 아닌 재료가 사용될 수 있다는 점에 유의한다.
본 발명의 일 실시 형태는 산화물 반도체가 아닌 재료를 사용하는 트랜지스터가 하위 부분에 위치되고 산화물 반도체를 포함하는 트랜지스터가 상위 부분에 위치되는 반도체 장치를 제공한다.
산화물 반도체를 포함하는 오프 전류가 극도로 낮으므로, 저장된 데이터는 트랜지스터를 사용함으로써 매우 긴 시간 동안 저장될 수 있다. 다시 말해, 리프레시 동작이 불필요해지거나, 리프레시 동작의 주파수가 극도로 낮을 수 있으므로 전력 소모는 적절히 감소할 수 있다. 또한, 저장된 데이터는 전력이 공급되지 않는 경우라도 긴 시간 동안 저장될 수 있다.
또한, 반도체 장치에서 정보를 기입하기 위해 높은 전압이 요구되지 않으며, 소자들의 악화에 대한 문제점도 존재하지 않는다. 예를 들어, 플로팅 게이트에 대한 전자 주입 및 통상적인 비휘발성 메모리에서 요구되는 플로팅 게이트로부터의 전자의 추출을 수행할 필요가 없으므로, 게이트 절연층의 악화가 발생하지 않는다. 즉, 본 발명의 일 실시 형태에 따른 반도체 장치는 통상적인 비휘발성 메모리에서 문제점인 기입 횟수에 대한 제한을 가지지 않으며, 이에 대한 신뢰성이 현저하게 개선된다. 또한, 트랜지스터의 온 상태 및 오프 상태에 따라 정보가 기입되며, 이에 의해, 고속 동작이 용이하게 구현될 수 있다. 추가로, 플래시 메모리 등에서 필요한 정보 소거를 위한 동작이 요구되지 않는다는 장점이 존재한다.
산화물 반도체가 아닌 재료를 사용하는 트랜지스터가 충분히 고속으로 동작할 수 있으므로, 저장된 데이터는 트랜지스터를 사용함으로써 고속으로 판독될 수 있다.
신규한 특징을 갖는 반도체 장치는 산화물 반도체가 아닌 재료를 사용하는 트랜지스터 및 산화물 반도체를 사용하는 트랜지스터 모두를 포함함으로써 구현될 수 있다.
도 1은 반도체 장치를 예시하기 위한 회로도이다.
도 2a 및 도 2b는 반도체 장치를 예시하기 위한 횡단면도 및 평면도이다.
도 3a 내지 도 3h는 반도체 장치의 제조 단계들을 예시하기 위한 횡단면도들이다.
도 4의 (a) 내지 (g)는 반도체 장치의 제조 단계들을 예시하기 위한 횡단면도들이다.
도 5의 (a) 내지 (d)는 반도체 장치의 제조 단계들을 예시하기 위한 횡단면도들이다.
도 6은 산화물 반도체를 포함하는 트랜지스터의 횡단면도이다.
도 7은 도 6의 A- A' 섹션을 따르는 에너지 밴드 도면(개략도)이다.
도 8a는 양의 전압(VG > 0)이 게이트(GE1)에 인가되는 상태를 예시하는 도면이고, 도 8b는 음의 전압(VG < 0)이 게이트(GE1)에 인가되는 상태를 예시하는 도면이다.
도 9는 진공 레벨 및 금속의 일함수(φM) 사이의 관계 및 진공 레벨과 산화물 반도체의 전자 친화도(χ) 사이의 관계를 예시하는 도면이다.
도 10은 C-V 특성들을 예시하는 도면이다.
도 11은 Vg 및 (1/C)2 사이의 관계를 예시하는 도면이다.
도 12는 반도체 장치를 예시하기 위한 횡단면도이다.
도 13a 및 도 13b는 각각 반도체 장치를 예시하기 위한 횡단면도이다.
도 14a 및 도 14b는 각각 반도체 장치를 예시하기 위한 횡단면도이다.
도 15a 및 도 15b는 각각 반도체 장치를 예시하기 위한 횡단면도이다.
도 16은 메모리 소자를 예시하기 위한 회로도이다.
도 17은 반도체 장치를 예시하기 위한 회로도이다.
도 18은 판독 회로를 예시하기 위한 회로도이다.
도 19는 메모리 소자를 예시하기 위한 회로도이다.
도 20a 내지 도 20f는 각각 전자 제품을 예시하기 위한 도면이다.
본 발명의 실시 형태들의 예들은 첨부 도면들을 참조하여 하기에 기술될 것이다. 본 발명이 후속하는 설명에 제한되는 것이 아니라는 점에 유의하며, 여기서 개시된 모드들 및 상세항목들이 본 발명의 범위 및 사상으로부터 벗어나지 않고 다양한 방식들로 수정될 수 있다는 점이 쉽게 이해된다. 따라서, 본 발명은 여기에 포함된 실시 형태들의 내용에 제한되는 것으로서 해석되지 않아야 한다.
도면 등에 예시된 각각의 구조의 위치, 사이즈, 범위 등이 용이한 이해를 위해 일부 경우들에서 정확하게 표현되지 않는다는 점에 유의한다. 따라서, 본 발명의 실시 형태들은 도면 등에서 개시된 이러한 위치, 사이즈, 범위 등에 반드시 제한되지는 않는다.
본 명세서 등에서, "제1", "제2", "제3"과 같은 서수는 구성요소들 간의 혼돈을 회피하기 위해 사용되며, 상기 용어들은 구성요소들의 수의 제한을 의미하지는 않는다.
(실시 형태 1)
이러한 실시 형태에서, 개시된 발명의 일 실시 형태에 따른 반도체 장치의 구조들 및 제조 방법들은 도 1, 도 2a 및 도 2b, 도 3a 내지 도 3h, 도 4의 (a) 내지 (g), 도 5의 (a) 내지 (d), 도 6, 도 7, 도 8a 및 도 8b, 도 9, 도 10, 도 11, 도 12, 도 13a 및 도 13b, 도 14a 및 도 14b, 도 15a 및 도 15b를 참조하여 설명한다.
<반도체 장치의 회로 구조>
도 1은 반도체 장치의 회로 구조의 예를 예시한다. 반도체 장치는 산화물 반도체가 아닌 재료를 사용하는 트랜지스터(160) 및 산화물 반도체를 사용하는 트랜지스터(162)를 포함한다.
여기서, 트랜지스터(160)의 게이트 전극은 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속된다. 제1 배선("제1 라인"으로서 표기되며 또한 소스 라인이라 칭함) 및 제2 배선("제2 라인"으로서 표기되며 또한 비트 라인이라 칭함)은 각각 트랜지스터(160)의 소스 전극 및 트랜지스터(160)의 드레인 전극에 전기적으로 접속된다. 또한, 제3 배선("제3 라인"으로서 표기되며 또한 제1 신호 라인이라 칭함) 및 제4 배선("제4 라인"으로서 표기되며 또한 제2 신호 라인이라 칭함)은 각각, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나 및 트랜지스터(162)의 게이트 전극에 전기적으로 접속된다.
산화물 반도체가 아닌 재료를 사용하는 트랜지스터(160)는 산화물 반도체를 사용하는 트랜지스터보다 훨씬 빠른 속도로 동작할 수 있고, 따라서, 저장된 데이터 등의 고속 판독을 달성한다. 또한, 오프 전류는 산화물 반도체를 사용하는 트랜지스터(162)에서 극도로 작다. 따라서, 트랜지스터(162)가 턴오프되는 경우, 트랜지스터(160)의 게이트 전극의 전위는 매우 긴 시간 동안 유지될 수 있다.
게이트 전극의 전위가 매우 오랜 시간 동안 유지될 수 있다는 장점은 정보의 기입, 유지 및 판독이 하기에 기술되는 바와 같이 수행되도록 한다.
먼저, 정보를 기입 및 유지하는 것에 대한 설명이 이루어진다. 먼저, 제4 배선의 전위는 트랜지스터(162)가 온 상태가 되도록 하는 전위로 설정되고, 이에 의해 트랜지스터(162)는 온 상태에 있게 된다. 따라서, 제3 배선의 전위가 트랜지스터(160)의 게이트 전극에 인가된다(정보의 기입). 이후, 제4 배선의 전위는 트랜지스터(162)가 오프 상태가 되도록 하는 전위로 설정되며, 이에 의해 트랜지스터는 오프 상태에 있게 되고, 따라서, 트랜지스터(160)의 게이트 전극의 전위가 유지된다(정보의 유지).
트랜지스터(162)의 오프 전류가 매우 작으므로, 트랜지스터(160)의 게이트 전극의 전위는 오랜 시간 동안 유지된다. 예를 들어, 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)가 온 상태가 되게 하는 전위인 경우, 트랜지스터(160)의 온 상태는 오랜 시간 동안 유지된다. 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)가 오프 상태가 되게 하는 전위인 경우, 트랜지스터(160)의 오프 상태는 오랜 시간 동안 유지된다.
다음으로, 정보의 판독에 대한 설명이 이루어진다. 트랜지스터(160)의 온 상태 또는 오프 상태가 전술된 바와 같이 유지되고, 미리 결정된 전위(저 전위)가 제1 배선에 인가되는 경우, 제2 배선의 전위 값은 온 상태 또는 오프 상태인 트랜지스터(160)의 상태에 따라 변경된다. 예를 들어, 트랜지스터(160)가 온 상태인 경우, 제2 배선의 전위는 제1 배선의 전위에 의해 영향을 받음으로써 낮아진다. 반면, 트랜지스터(160)가 오프 상태인 경우, 제2 배선의 전위는 변경되지 않는다.
이러한 방식으로, 정보가 유지되는 상태에서 제1 배선의 전위를 제2 배선의 전위와 비교함으로써, 정보가 판독될 수 있다.
이후, 정보의 재기입에 대한 설명이 이루어진다. 정보의 재기입은 전술된 정보의 기입 및 유지의 방식과 마찬가지 방식으로 수행된다. 즉, 제4 배선의 전위는 트랜지스터(162)가 온 상태가 되게 하는 전위로 설정되며, 이에 의해, 트랜지스터(162)는 온 상태에 있게 된다. 따라서, 제3 배선의 전위(새로운 정보에 관련된 전위)가 트랜지스터(160)의 게이트 전극에 인가된다. 이후, 제4 배선의 전위가 트랜지스터(162)가 오프 상태가 되게 하는 전위로 설정되며, 이에 의해 트랜지스터(162)는 오프 상태에 있게 되고, 따라서, 새로운 정보가 유지된다.
전술된 바와 같이, 개시된 발명의 일 실시 형태에 따른 반도체 장치에서, 정보 기입을 다시 수행함으로써 정보가 직접 재기입될 수 있다. 따라서, 플래시 메모리 등에서 필요한 소거 동작이 요구되지 않으며, 따라서, 소거 동작으로 인한 동작 속도의 감소가 억제될 수 있다. 다시 말해, 반도체 장치의 고속 동작이 달성된다.
위의 기재에서, 캐리어로서 전자를 사용하는 n-타입 트랜지스터(n-채널 트랜지스터)가 사용되지만, 캐리어로서 정공을 사용하는 p-채널 트랜지스터가, n-채널 트랜지스터 대신 물론 사용될 수 있다는 점에 유의한다.
<반도체 구조의 평면 구조 및 횡단면 구조>
위의 반도체 장치의 구조의 예가 도 2a 및 도 2b에 예시된다. 도 2a 및 도 2b는 각각 반도체 장치의 횡단면도 및 평면도이다. 여기서, 도 2a는 도 2b의 라인 A1-A2 및 라인 B1-B2를 따라 취해지는 횡단면에 대응한다. 도 2a 및 도 2b에 예시된 반도체 장치는 하위 부분에 산화물 반도체가 아닌 재료를 사용하는 트랜지스터(160) 및 상위 부분에 산화물 반도체를 사용하는 트랜지스터(162)를 포함한다. n-채널 트랜지스터들이 트랜지스터들(160 및 162)로서 기술되지만, p-채널 트랜지스터들이 사용될 수 있다는 점에 유의한다. 특히, 트랜지스터(160)로서 p-채널 트랜지스터를 사용하는 것이 용이하다.
트랜지스터(160)는: 반도체 재료를 포함하는 기판(100)에 대해 제공되는 채널 형성 영역(116); 채널 형성 영역(116)이 사이에 개재되는 불순물 영역들(114) 및 채널 형성 영역(116)이 사이에 개재되는 고농도 불순물 영역들(120)(이는 또한 총체적으로 불순물 영역이라 칭함); 채널 형성 영역(116) 위에 제공되는 게이트 절연층(108a); 게이트 절연층(108a) 위에 제공되는 게이트 전극(110a); 및 불순물 영역들(114)에 전기적으로 접속되는 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 포함한다.
여기서, 측벽 절연층들(118)이 게이트 전극(110a)의 측면 표면들에 제공된다. 또한, 평면도로 볼 때 측벽 절연층들(118)과 겹치지 않는 기판(100)의 영역들에, 고농도 불순물 영역들(120)이 제공된다. 금속 화합물 영역들(124)은 고농도 불순물 영역들(120) 위에 있다. 기판(100) 위에서, 소자 격리 절연층(106)은 트랜지스터(160)를 둘러싸도록 제공되고, 층간 절연층(126) 및 층간 절연층(128)은 트랜지스터(160)를 피복하도록 제공된다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은 층간 절연층들(126 및 128)에 형성된 개구들을 통해 금속 화합물 영역들(124)에 전기적으로 접속된다. 다시 말해, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은 금속 화합물 영역들(124)을 통해 고농도 불순물 영역들(120) 및 불순물 영역들(114)에 전기적으로 접속된다. 또한, 게이트 전극(110a)은 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)과 마찬가지 방식으로 제공되는 전극(130c)에 전기적으로 접속된다.
트랜지스터(162)는, 층간 절연층(128) 위에 제공되는 게이트 전극(136d); 게이트 전극(136d) 위에 제공되는 게이트 절연층(138); 게이트 절연층(138) 위에 제공되는 산화물 반도체층(140); 및 산화물 반도체층(140) 위에 제공되며 이 산화물 반도체층에 전기적으로 접속되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 포함한다.
여기서, 게이트 전극(136d)은 층간 절연층(128) 위에 형성되는 절연층(132)에 포함되도록 제공된다. 또한, 게이트 전극(136d)과 마찬가지로, 전극(136a), 전극(136b) 및 전극(136c)은 각각 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 및 전극(130c)에 접하여 형성된다.
트랜지스터(162) 위에, 보호 절연층(144)이 산화물 반도체층(140)의 일부분과 접하여 제공된다. 층간 절연층(146)은 보호 절연층(144) 위에 제공된다. 여기서, 보호 절연층(144) 및 층간 절연층(146)에서, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 도달하는 개구들이 형성된다. 개구들에서, 전극(150d) 및 전극(150e)이 각각 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)과 접하도록 형성된다. 전극들(150d 및 150e)과 마찬가지로, 전극(150a), 전극(150b), 및 전극(150c)은 게이트 절연층(138), 보호 절연층(144) 및 층간 절연층(146)에서 제공되는 개구들에서, 각각, 전극(136a), 전극(136b) 및 전극(136c)과 접하도록 형성된다.
여기서, 산화물 반도체층(140)은 바람직하게는 수소와 같은 불순물을 제거함으로써 고순도화된 산화물 반도체이다. 구체적으로, 산화물 반도체층(140)에서의 수소 농도는 5 x 1019 원자/cm3이하이고, 바람직하게는 5 x 1018 원자/cm3이하이고, 더 바람직하게는 5 x 1017 원자/cm3이하이다. 산화물 반도체층(140)은 바람직하게는 산소 부족으로 초래된 결함들이 충분한 산소를 포함함으로써 감소되는 산화물 반도체층이다. 수소 농도가 충분히 감소되고 산소 부족으로 초래된 결함들이 감소한 고순도화된 산화물 반도체층(140)에서, 캐리어 농도는 1 x 1012/cm3 이하이고, 바람직하게는 1 x 1011/cm3 이하이다. 이러한 방식으로, i-타입(진성) 산화물 반도체 또는 실질적으로 i-타입 산화물 반도체가 되도록 만들어지는 산화물 반도체를 사용함으로써, 매우 적절한 오프 전류 특성들을 갖는 트랜지스터(162)가 획득될 수 있다. 예를 들어, 드레인 전압 Vd는 +1V 또는 +10V이고, 게이트 전압 Vg는 -5 V 내지 -20 V를 범위로 하고, 오프 전류는 1 x 10-13A 이하이다. 수소 농도가 충분히 감소하고 산소 부족으로 초래된 결함들이 감소한 고순도화된 산화물 반도체층(140)이 사용되고, 트랜지스터(162)의 오프 전류가 감소하는 경우, 신규한 구조를 갖는 반도체 장치가 구현된다. 산화물 반도체층(140) 내의 수소 농도가 2차 이온 질량 분석(SIMS)에 의해 측정되었다는 점에 유의한다.
또한, 절연층(152)은 층간 절연층(146) 위에 제공된다. 전극(154a), 전극(154b), 전극(154c) 및 전극(154d)은 절연층(152)에 포함되도록 제공된다. 여기서, 전극(154a)은 전극(150a)에 접하고, 전극(154b)은 전극(150b)에 접하고, 전극(154c)은 전극(150c 및 150d)에 접하고, 전극(154d)은 전극(150e)에 접한다.
즉, 도 2a 및 도 2b에 예시된 반도체 장치에서, 트랜지스터(160)의 게이트 전극(110a)은 전극들(130c, 136c, 150c, 154c, 및 150d)을 통해 트랜지스터(162)의 소스 또는 드레인 전극(142a)에 전기적으로 접속된다.
<반도체 장치를 제조하기 위한 방법>
다음으로, 전술된 반도체 장치를 제조하기 위한 방법이 기술될 것이다. 먼저, 하위 부분에 트랜지스터(160)를 제조하기 위한 방법이 도 3a 내지 도 3h를 참조하여 기술될 것이고, 이후, 상위 부분에 트랜지스터(162)를 제조하기 위한 방법이 도 4의 (a) 내지 (g) 및 도 5의 (a) 내지 (d)를 참조하여 기술될 것이다.
<하위 부분에 트랜지스터를 제조하기 위한 방법>
먼저, 반도체 재료를 포함하는 기판(100)이 준비된다(도 3a를 참조). 기판(100)이 반도체 재료를 포함함에 따라, 실리콘, 실리콘 탄화물 등을 포함하는 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등을 포함하는 화합물 반도체 기판, SOI 기판 등이 사용될 수 있다. 여기서, 단결정 실리콘 기판이 반도체 재료를 포함하는 기판(100)으로서 사용되는 예가 기술된다. 일반적으로, 용어 "SOI 기판"이 자신의 절연 표면 위에 실리콘 반도체층을 갖는 기판을 의미한다는 점에 유의한다. 본 명세서 등에서, 용어 "SOI 기판"은 또한, 자신의 절연 표면 위에 실리콘이 아닌 재료를 사용하는 반도체층을 갖는 기판을 의미한다. 다시 말해, "SOI 기판"에 포함된 반도체층은 실리콘 반도체층에 제한되지 않는다. SOI 기판의 예들은 유리 기판과 같은 절연 기판 위에 반도체층을 갖고, 반도체층 및 절연 기판 사이에 절연층이 있는 기판을 포함한다.
기판(100) 위에, 소자 분리 절연층을 형성하는 마스크로서 기능하는 보호층(102)이 존재한다(도 3a 참조). 보호층(102)으로서, 예를 들어, 산화 실리콘, 질화 실리콘, 질화 산화 실리콘 등을 사용하여 형성되는 절연층이 사용될 수 있다. 트랜지스터의 임계 전압이 제어되도록 위 단계 전에 또는 후에 n-타입 도전성을 주는 불순물 원소 또는 p-타입 도전성을 주는 불순물 원소가 기판(100)에 추가될 수 있다는 점에 유의한다. 기판(100)에 포함된 반도체 재료가 실리콘인 경우 n-타입 도전성을 주는 불순물로서, 인, 비소 등이 사용될 수 있다. p-타입 도전성을 주는 불순물로서, 예를 들어, 붕소, 알루미늄, 갈륨 등이 사용될 수 있다.
다음으로, 마스크로서 위의 보호층(102)을 사용하면, 보호층(102)으로 피복되지 않은 영역(노출된 영역) 내의 기판(100)의 일부분이 에칭에 의해 제거된다. 따라서, 격리된 반도체 영역(104)이 형성된다(도 3b 참조). 에칭에 대해, 건식 에칭이 바람직하게 수행되지만, 습식 에칭이 수행될 수도 있다. 에칭 가스 및 에천트는 에칭될 대상의 재료에 따라 적절한 것으로 선택될 수 있다.
다음으로, 절연층은 반도체 영역(104)을 피복하도록 형성되며, 반도체 영역(104)과 겹치는 영역 내에서 선택적으로 제거되며, 이에 의해 소자 격리 절연층(106)이 형성된다(도 3b 참조). 절연층은 산화 실리콘, 질화 실리콘, 질화 산화 실리콘 등을 사용하여 형성된다. 절연층을 제거하기 위한 방법으로서, CMP와 같은 연마 처리 및 에칭 처리가 존재하며, 이들 중 임의의 것이 사용될 수 있다. 반도체 영역(104)이 형성된 이후, 또는 소자 격리 절연층(106)이 형성된 이후, 보호층(102)이 제거될 수 있다는 점에 유의한다.
이후, 절연층은 반도체 영역(104) 위에 형성되고, 도전성 재료를 포함하는 층은 절연층 위에 형성된다.
절연층은 추후에 절연층으로서의 역할을 하며, 바람직하게는, CVD법에 의해 획득되는, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈륨 등을 포함하는 막을 사용하는 단층 구조 또는 적층 구조를 가진다. 대안적으로, 위의 절연층은 고밀도 플라즈마 처리 또는 열산화 처리에 의해 반도체 영역(104)의 표면을 산화 또는 질화시킴으로써 형성될 수 있다. 고밀도 플라즈마 처리는, 예를 들어, 헬륨, 아르곤, 크립톤 또는 제논과 같은 혼합 가스 및 산소, 산화 질소, 암모니아, 질소 또는 수소와 같은 가스를 사용하여 수행될 수 있다. 절연층의 두께는 특별히 제한되지 않지만, 예를 들어, 1nm 이상 100nm 이하일 수 있다.
도전성 재료를 포함하는 층은 알루미늄, 구리, 티타늄, 탄탈륨 또는 텅스텐 등의 금속 재료를 사용하여 형성될 수 있다. 대안적으로, 도전성 재료를 포함하는 층은 도전성 재료를 포함하는 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수 있다. 또한, 도전성 재료를 포함하는 층을 형성하기 위한 방법은 특별히 제한되지 않으며, 증착법, CVD법, 스퍼터링법 및 스핀 코팅법과 같은 다양한 성막 방법들 중 임의의 방법이 적용가능하다. 이러한 실시 형태에서, 도전성 재료를 포함하는 층이 금속 재료를 사용하여 형성되는 경우의 예가 기술된다.
이후, 절연층 및 도전성 재료를 포함하는 층을 선택적으로 에칭시킴으로써, 게이트 절연층(108a) 및 게이트 전극(110a)이 형성된다(도 3c 참조).
다음으로, 게이트 전극(110a)을 피복하는 절연층(112)이 형성된다(도 3c 참조). 이후, 인(P), 비소(As) 등이 반도체 영역(104)에 첨가되고, 이에 의해, 얕은 접합 깊이를 갖는 불순물 영역(114)들이 형성된다(도 3c 참조). n-채널 트랜지스터가 형성되도록 인 또는 비소가 여기에 첨가되지만, p-채널 트랜지스터를 형성하는 경우, 붕소(B) 또는 알루미늄(Al)과 같은 불순물 원소가 첨가될 수 있다는 점에 유의한다. 또한, 채널 형성 영역(116)이 불순물 영역(114)의 형성에 의해 게이트 절연층(108a) 아래의 반도체 영역(104) 내에 형성된다는 점에 유의한다(도 3c 참조). 여기서, 추가된 불순물의 농도는 적절하게 설정될 수 있고, 반도체 소자가 매우 소형화되는 경우, 농도는 바람직하게는 높도록 설정된다. 또한, 절연층(112)이 불순물 영역들(114)의 형성 이후 형성되는 프로세스가, 불순물 영역들(114)이 절연층(112)의 형성 이후 형성되는 여기서 사용되는 프로세스 대신 사용될 수 있다.
이후, 측벽 절연층들(118)이 형성된다(도 3d 참조). 절연층은 절연층(112)을 피복하도록 형성되고, 이후, 고 이방성 에칭 처리를 받으며, 이에 의해, 측벽 절연층들(118)은 자가-정렬 방식으로 형성될 수 있다. 게이트 전극(110a)의 상면 및 불순물 영역들(114)의 상면들이 노출되도록, 이때 절연층(112)이 부분적으로 에칭되는 것이 바람직하다.
이후, 절연층은 게이트 전극(110a), 불순물 영역들(114), 측벽 절연층들(118) 등을 피복하도록 형성된다. 인(P), 비소(As) 등은 이후 절연층이 불순물 영역들(114)과 접하는 영역들에 추가되며, 이에 의해, 고농도 불순물 영역들(120)이 형성된다(도 3e 참조). 다음으로, 위의 절연층이 제거되고, 게이트 전극(110a), 측벽 절연층들(118), 고농도 불순물 영역들(120) 등을 피복하도록 금속층(122)이 형성된다(도 3e 참조). 진공 증착법, 스퍼터링법, 및 스핀 코팅법과 같은 다양한 방법들 중 임의의 방법이 금속층(122)의 형성에 적용가능하다. 낮은 저항을 갖는 금속 화합물을 형성하기 위해 반도체 영역(104) 내에 포함되는 반도체 재료와 반응하는 금속 재료를 사용하여 금속층(122)이 형성되는 것이 바람직하다. 이러한 금속 재료의 예들은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 플래티늄을 포함한다.
다음으로, 열처리가 수행되며, 이에 의해 금속층(122)이 반도체 재료와 반응한다. 따라서, 고농도 불순물 영역들(120)과 접하는 금속 화합물 영역들(124)이 형성된다(도 3f 참조). 게이트 전극(110a)에 대해 다결정 실리콘을 사용하는 경우, 금속층(122)과 접하는 게이트 전극(110a)의 일부분이 또한 금속 화합물 영역을 가진다는 점에 유의한다.
열처리로서, 플래시 램프를 이용한 조사(irradiation)가 사용된다. 다른 열처리 방법이 당연히 사용될 수도 있지만, 매우 짧은 시간 동안의 열처리를 달성할 수 있는 방법이 바람직하게는 금속 화합물의 형성 시 화학 반응의 제어가능성을 개선하기 위해 사용된다. 위의 금속 화합물 영역들이 금속 재료와 반도체 재료와의 반응을 통해 형성되며, 충분히 증가한 도전성을 가진다는 점에 유의한다. 금속 화합물 영역들의 형성에 의해, 전기 저항이 충분히 감소할 수 있으며, 소자 특성들이 개선될 수 있다. 금속층(122)은 금속 화합물 영역들(124)의 형성 이후 제거된다.
층간 절연층들(126 및 128)은 위의 단계들에서 형성된 구성요소들을 피복하기 위해 형성된다(도 3g 참조). 층간 절연층들(126 및 128)은 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄 또는 산화 탄탈륨과 같은 무기 절연 재료를 포함하는 재료를 사용하여 형성될 수 있다. 대안적으로, 폴리이미드 또는 아크릴과 같은 유기 절연 재료가 사용될 수 있다. 층간 절연층(126) 및 층간 절연층(128)이 여기서 2-층 구조를 형성하지만, 층간 절연층들의 구조가 이에 제한되지 않는다는 점에 유의한다. 또한, 층간 절연층(128)의 표면이, 층간 절연층(128)이 형성된 후 평탄화되도록, 바람직하게는 CMP, 에칭 등을 받을 수 있다.
이후, 금속 화합물 영역들(124)에 도달하는 개구들이 층간 절연층들에 형성되고, 이후 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 개구들에 형성된다(도 3h 참조). 예를 들어, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 다음과 같이 형성될 수 있다: PVD법, CVD법 등에 의해 개구들을 포함하는 영역 내에 도전층이 형성된다; 이후, 도전층의 일부가 에칭, CMP 등에 의해 제거된다.
도전층의 일부를 제거함으로써 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 형성하는 경우, 그 표면들이 바람직하게는 평평해지도록 처리된다는 점에 유의한다. 예를 들어, 티타늄막, 질화 티타늄막 등이 개구들을 포함하는 영역에서 작은 두께를 가지도록 형성되고, 이후 개구들에 포함되도록 텅스텐 막이 형성되는 경우, 그 후 수행되는 CMP는 텅스텐 막, 티타늄 막, 질화 티타늄막 등의 불필요한 부분을 제거할 수 있고 표면의 평탄성을 개선할 수 있다. 전술된 바와 같은 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)의 표면들을 포함하는 표면들을 평탄화함으로써, 적절한 전극, 배선, 절연층, 반도체층 등이 추후 단계에서 형성될 수 있다.
오직 금속 화합물 영역들(124)과 접하는 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)만이 기술되지만, 게이트 전극(110a)(예를 들어, 도 2a의 전극(130c)) 등과 접하는 전극이 동일한 단계에서 형성될 수 있다는 점에 유의한다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)에 대해 사용되는 재료는 특별히 제한되지 않으며, 다양한 도전성 재료들 중 임의의 재료가 사용될 수 있다. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐과 같은 도전성 재료가 사용될 수 있다.
위의 프로세스를 통해, 반도체 재료를 포함하는 기판(100)을 사용하는 트랜지스터(160)가 형성된다. 전극, 배선, 절연층 등이 또한 위의 프로세스가 수행된 이후에 형성될 수 있다는 점에 유의한다. 층간 절연층 및 도전층이 적층되는 다층 배선 구조가 배선 구조로서 사용되는 경우, 고집적 반도체 장치가 제공될 수 있다.
<상위 부분에서 트랜지스터를 제조하기 위한 방법>
이후, 트랜지스터(162)가 층간 절연층(128) 위에 제조되는 프로세스가 도 4의 (a) 내지 (g) 및 도 5의 (a) 내지 (d)를 참조하여 기술된다. 트랜지스터(162) 아래에 있는 트랜지스터(160) 등이, 층간 절연층(128), 트랜지스터(162) 등에 대한 다양한 전극들의 제조 프로세스를 예시하는 도 4의 (a) 내지 (g) 및 도 5의 (a) 내지 (d)에서 생략된다는 점에 유의한다.
먼저, 절연층(132)이 층간 절연층(128), 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b) 및 전극(130c) 위에 형성된다(도 4의 (a) 참조). 절연층(132)은 PVD법, CVD법 등에 의해 형성될 수 있다. 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈륨과 같은 무기 절연 재료를 포함하는 재료가 절연층(132)에 대해 사용될 수 있다.
다음으로, 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 및 전극(130c)이 절연층(132)에 형성된다. 이때, 게이트 전극(136d)이 형성될 영역에 다른 개구가 형성된다. 도전층(134)은 개구들에 포함되도록 형성된다(도 4의 (b) 참조). 위의 개구들은 예를 들어, 마스크의 사용으로 에칭에 의해 형성될 수 있다. 마스크는 예를 들어, 포토마스크를 사용하여 노출에 의해 형성될 수 있다. 에칭에 대해, 습식 에칭 또는 건식 에칭이 수행될 수 있지만, 건식 에칭이 미세 패터닝의 견지에서 바람직하다. 도전층(134)은 PVD법 또는 CVD법 등의 성막 방법에 의해 형성될 수 있다. 도전층(134)에 대한 재료의 예들은 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴 및 스칸듐과 같은 도전성 재료, 이들 중 임의의 것의 합금, 및 이들 중 임의의 것을 포함하는 화합물(예를 들어, 이들 중 임의의 것의 질화물)을 포함한다.
구체적으로, 예를 들어, 도전층(134)은 다음과 같이 형성될 수 있다: 티타늄 막은 개구들을 포함하는 영역 내에 PVD 법에 의해 작은 두께를 가지도록 형성되고, 질화 티타늄막은 이후 CVD 법에 의해 작은 두께를 가지도록 형성된다; 이후, 텅스텐 막이 개구들에 포함되도록 형성된다. 여기서, PVD법에 의해 형성되는 티타늄 막은 하위 전극(여기서, 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 전극(130c) 등)과의 계면에서 산화물 막을 감소시키는 기능을 가져서, 하위 전극과의 접촉 저항이 감소한다. 또한, 후속 형성되는 질화 티타늄막은 도전성 재료의 확산이 방지되도록 장벽 특징을 가진다. 또한, 장벽 막이 티타늄, 티타늄 질화물 등을 사용하여 형성된 후, 구리 막이 도금법에 의해 형성될 수 있다.
도전층(134)이 형성된 후, 절연층(132)이 노출되도록 도전층(134)의 일부분이 에칭, CMP 등에 의해 제거되며, 전극들(136a, 136b, 및 136c) 및 게이트 전극(136d)이 형성된다(도 4의 (c) 참조). 전극들(136a, 136b, 및 136c) 및 게이트 전극(136d)이 위의 도전층(134)의 일부를 제거함으로써 형성되는 경우, 바람직하게는 평탄화된 표면들이 획득되도록 처리가 수행된다는 점에 유의한다. 절연층(132)의 표면들의 평탄화에 의해, 전극들(136a, 136b, 및 136c) 및 게이트 전극(136d), 바람직한 전극들, 배선들, 절연층들, 반도체층들 등이 추후 단계에서 수행될 수 있다.
이후, 게이트 절연층(138)은 절연층(132), 전극들(136a, 136b, 및 136c) 및 게이트 전극(136d)을 피복하도록 형성된다(도 4의 (d) 참조). 게이트 절연층(138)은 스퍼터링법, CVD법 등에 의해 형성될 수 있다. 게이트 절연층(138)은 바람직하게는 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈륨 등을 포함한다. 게이트 절연층(138)이 단층 구조 또는 적층 구조를 가질 수 있다는 점에 유의한다. 예를 들어, 산화 질화 실리콘의 게이트 절연층(138)은 소스 가스들로서 실란(SiH4), 산소 및 질소를 사용하는 플라즈마 CVD법에 의해 형성될 수 있다. 게이트 절연층(138)의 두께는 특별히 제한되지 않지만, 두께는, 예를 들어, 10 nm 이상 500nm 이하일 수 있다. 적층 구조가 사용되는 경우, 게이트 절연층(138)은 바람직하게는 50nm 이상 200nm 이하의 두께를 갖는 제1 게이트 절연층 및 제1 게이트 절연층 위에 5nm 이상 300nm 이하의 두께를 갖는 제2 게이트 절연층을 적층함으로써 수행된다.
i-타입 산화물 반도체 또는 불순물을 제거함으로써 실질적으로 i-타입 산화물 반도체가 되도록 만들어진 산화물 반도체(고순도화된 산화물 반도체)가 계면 상태 또는 계면 전하에 대해 극도로 민감하며; 따라서, 이러한 산화물 반도체가 산화물 반도체층에 대해 사용되는 경우, 산화물 반도체층 및 게이트 절연층 사이의 계면이 중요하다는 점에 유의한다. 다시 말해, 고순도화된 산화물 반도체층과 접하는 게이트 절연층(138)은 고품질을 가질 필요가 있다.
예를 들어, 마이크로파(2.45 GHz)를 사용하는 고밀도 플라즈마 CVD법이 바람직한데, 왜냐하면, 높은 내전압을 갖는 밀도 높은 고품질 게이트 절연층(138)이 이에 의해 형성될 수 있기 때문이다. 이러한 방식으로, 계면 상태가 감소할 수 있으며, 고순도화된 산화물 반도체층 및 고품질의 게이트 절연층이 서로 접하는 경우 계면 특성들이 바람직할 수 있다.
물론, 이러한 고순도화된 산화물 반도체층이 사용되는 경우라도, 양호한 품질을 갖는 절연층이 게이트 절연층으로서 형성될 수 있는 한, 스퍼터링법 또는 플라즈마 CVD법 등의 다른 방법이 사용될 수 있다. 대안적으로, 자신의 막 품질 및 산화물 반도체층과의 계면 특성들이 형성 후의 열처리에 의해 수정되는 절연막이 적용될 수 있다. 어느 경우든, 게이트 절연층(138)으로서 양호한 품질을 갖고, 양호한 계면이 형성되도록 게이트 절연층 및 산화물 반도체층 사이의 계면 상태 밀도를 감소시키는 층이 수용가능하다.
또한, 불순물이 산화물 반도체 내에 포함되는 경우, 2 x 106 V/cm의 전계 강도를 갖고 12시간 동안 85℃에서의 바이어스 온도 시험(BT 시험)에서, 불순물과 산화물 반도체의 주성분 사이의 결합은 강한 전계(B: 바이어스) 및 고온(T: 온도)에 의해 절단(cut)되며 생성된 불포화 결합(dangling bond)은 임계 전압(Vth)의 시프트를 초래한다.
반면, 개시된 발명의 일 실시 형태에 따라, BT 시험에서도 안정한 트랜지스터는 반도체 산화물에서 불순물, 특히, 수소 또는 물을 제거하고, 전술된 바와 같이 게이트 절연층 및 산화물 반도체층 사이의 양호한 계면 특성들을 구현함으로써 제공될 수 있다.
이후, 산화물 반도체층은 게이트 절연층(138) 위에 형성되고, 섬-형상을 갖는 산화물 반도체층(140)이 형성되도록 마스크를 사용하는 에칭과 같은 방법에 의해 처리된다(도 4의 (e) 참조).
산화물 반도체층으로서, In-Ga-Zn-O계 산화물 반도체층, In-Sn-Zn-O계 산화물 반도체층, In-Al-Zn-O계 산화물 반도체층, Sn-Ga-Zn-O계 산화물 반도체층, Al-Ga-Zn-O계 산화물 반도체층, Sn-Al-Zn-O계 산화물 반도체층, In-Zn-O계 산화물 반도체층, Sn-Zn-O계 산화물 반도체층, Al-Zn-O계 산화물 반도체층, In-O계 산화물 반도체층, Sn-O계 산화물 반도체층, 또는 Zn-O계 산화물 반도체층을 사용하는 것이 바람직하며, 특히 이는 바람직하게는 비정질이다. 이러한 실시 형태에서, 산화물 반도체층으로서, 비정질 산화물 반도체층은 막 형성을 위한 In-Ga-Zn-O계 산화물 반도체 타겟의 사용을 통해 스퍼터링 방법에 의해 형성된다. 비정질 산화물 반도체층에 실리콘을 추가함으로써, 결정화가 억제될 수 있고, 따라서, 산화물 반도체층이 2 wt.% 이상 10 wt.% 이하의 SiO2를 포함하는 타겟을 사용하여 형성될 수 있다는 점에 유의한다.
스퍼터링법을 이용하여 산화물 반도체층을 형성하기 위한 타겟으로서, 예를 들어, 자신의 주성분으로서 아연 산화물을 포함하는 금속 산화물 타겟이 사용될 수 있다. 또한, 예를 들어, In, Ga, 및 Zn(In2O3:Ga2O3:ZnO = 1:1:1[몰비] 또는 In:Ga:Zn = 1:1:0.5[원자비]의 조성비)을 포함하는 산화물 반도체를 성막하기 위한 타겟이 사용될 수 있다. 또한, (In:Ga:Zn = 1:1:1[원자비]의 조성비 또는 In:Ga:Zn = 1:1:2[원자비]를 갖는) In, Ga, 및 Zn을 포함하는 산화물 반도체를 성막하기 위한 타겟이 사용될 수 있다. 산화물 반도체를 성막하기 위한 타겟의 충전율은 90% 이상 100% 이하이고, 바람직하게는 95% 이상(예를 들어, 99.9%)이다. 충전율이 높은 산화물 반도체를 성막하기 위한 타겟을 사용함으로써, 밀도 높은 산화물 반도체층이 형성된다.
산화물 반도체층을 형성하기 위한 대기(atmosphere)는 바람직하게는 희가스(통상적으로 아르곤) 대기, 산소 대기, 또는 희가스(통상적으로 아르곤)와 산소의 혼합된 대기이다. 구체적으로, 수소, 물, 수산기 및 수소화물과 같은 불순물의 농도가 대략 수 ppm(parts per million)(바람직하게는 수 ppb(parts per billion))으로 감소하는, 고순도의 가스가 바람직하다.
산화물 반도체층의 형성 시점에서, 기판은 감소한 압력 상태에서 유지되는 처리 챔버에 고정되며, 기판 온도는 100℃ 이상이고 600℃ 이하이며, 바람직하게는 200℃ 이상이고 400℃ 이하이다. 기판이 가열되는 동안 산화물 반도체층이 형성되는 경우, 산화물 반도체층에 포함된 불순물들의 농도가 감소할 수 있다. 또한, 스퍼터링으로 인한 손상이 감소한다. 처리 챔버 내에서 유지되는 습기가 제거되는 동안 수소 및 습기를 제거한 스퍼터링 가스가 유입되고, 산화물 반도체층은 타겟으로서 금속 산화물의 사용을 통해 형성된다. 처리 챔버 내의 나머지 습기를 제거하기 위해, 바람직하게는 흡착형 진공 펌프가 사용된다. 예를 들어, 크라이오펌프, 이온 펌프, 또는 티타늄 승화 펌프가 사용될 수 있다. 배기 유닛은 콜드 트랩이 제공된 터보 펌프일 수 있다. 수소 원자, 물(H2O)과 같은 수소 원자를 포함하는 화합물(바람직하게는 탄소 원자를 포함하는 화합물) 등은 크라이오펌프를 이용하여 배기되는 성막 챔버로부터 제거되며, 이에 의해, 성막 챔버에 형성되는 산화물 반도체층에 포함되는 불순물의 농도가 감소할 수 있다.
예를 들어, 성막 조건들이 다음과 같이 설정될 수 있다: 기판과 타겟 사이의 거리는 100mm이다; 압력은 0.6 Pa이다; 직류(DC) 전력은 0.5 kW이다; 대기는 산소 대기이다(산소 유량비는 100%). 파우더 재료들(입자 또는 먼지라고도 함)이 감소하고 막 두께의 변경이 적을 수 있으므로, 펄스식 직류 전원이 사용되는 것이 바람직하다. 산화물 반도체층의 두께는 2nm 이상 200 nm 이하이고, 바람직하게는 5 nm 이상 30 nm 이하이다. 적절한 두께는 도포된 산화물 반도체 재료에 따르며, 산화물 반도체층의 두께가 재료에 따라 적절하게 설정될 수 있다는 점에 유의한다.
산화물 반도체층이 스퍼터링법에 의해 형성되기 전에, 게이트 절연층(138)의 표면에 부착된 먼지가 바람직하게는, 아르곤 가스가 유입되어 플라즈마가 생성되는 역 스퍼터링에 의해 제거된다는 점에 유의한다. 여기서, 역 스퍼터링은, 일반적인 스퍼터링이 스퍼터링 타겟에 대한 이온 충돌에 의해 달성되는 반면, 표면에 대한 이온 충돌에 의해 처리될 대상의 표면의 품질을 개선하기 위한 방법을 의미한다. 처리될 대상의 표면에 이온 충돌을 수행하기 위한 방법은 아르곤 대기에서 표면에 대해 고주파수 전압이 인가되고 기판 근처에 플라즈마가 생성되는 방법을 포함한다. 질소 대기, 헬륨 대기, 산소 대기 등이 아르곤 대기 대신 사용될 수 있다는 점에 유의한다.
산화물 반도체층의 에칭에 대해, 건식 에칭 또는 습식 에칭이 사용될 수 있다. 물론, 건식 에칭 및 습식 에칭의 조합이 사용되어도 된다. 에칭 조건들(에칭 가스, 에칭 용액, 에칭 시간, 온도 등)은, 산화물 반도체층이 요구되는 형태로 에칭될 수 있도록, 재료에 따라 적절하게 설정된다.
건식 에칭을 위한 에칭 가스의 예들은 염소(염소(Cl2), 삼염화 붕소(BCl3), 사염화실리콘(SiCl4), 또는 사염화 탄소(CCl4)와 같은 염소계 가스 등이다. 대안적으로, 플루오르를 포함하는 가스(사플루오르화 탄소(CF4), 육플루오르화황(SF6), 삼플루오르화질소(NF3), 또는 삼플루오르화메탄(CHF3)과 같은 플루오르계 가스), 브롬화수소(HBr); 산소(O2); 이러한 가스들 중 임의의 가스에 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 첨가되는 것 등이 사용될 수 있다.
건식 에칭법으로서, 평행판 반응 이온 에칭(RE)법 또는 유도적으로 커플링된 플라즈마(ICP) 에칭법이 사용될 수 있다. 층을 원하는 형상으로 에칭하기 위해, 에칭 조건들(코일 형상 전극에 인가되는 전기 전력량, 기판측 상의 전극에 인가되는 전력의 양, 기판측 상의 전극의 온도 등)이 적절하게 설정된다.
습식 에칭에 사용되는 에천트로서, 인산, 아세트산 및 질산의 혼합 용액, 암모니아 과산화물 혼합물(31 wt%의 과산화수소수: 28 wt%의 암모니아수: 물 = 5:2:2) 등이 사용될 수 있다. 대안적으로, (Kanto Chemical Co., Inc.에 의해 제조되는) ITO07N과 같은 에천트가 사용될 수 있다.
이후, 산화물 반도체층이 바람직하게는 제1 열처리를 받는다. 이러한 제1 열처리에 의해 산화물 반도체층은 탈수 또는 탈수소화될 수 있다. 제1 열처리는 300℃ 이상 750℃ 이하의, 바람직하게는 400℃ 이상 기판의 변형점 이하의 온도에서 수행된다. 예를 들어, 기판은 저항 가열 소자 등이 사용되는 전기로에 유입되고, 산화물 반도체층(140)은 1시간 동안 450℃의 온도에서 질소 대기에서 열처리를 받는다. 이때, 산화물 반도체층(140)은 물 또는 수소의 유입이 방지되도록 공기 중에 노출되지 않는다.
열처리 장치가 전기로에 제한되지 않으며, 가열된 가스와 같은 매체에 의해 주어지는 열전도 또는 열복사에 의해 처리될 대상을 가열하기 위한 장치를 포함할 수 있다는 점에 유의한다. 예를 들어, 가스 급속 열 어닐(GRTA) 장치 또는 램프 급속 열 어닐(LRTA) 장치와 같은 급속 열 어닐(RTA) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 금속 핼라이드 램프, 제논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출되는 광(전자기파)의 복사에 의해 처리될 대상을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하는 열처리를 위한 장치이다. 가스로서, 열처리에 의해 처리될 대상과 반응하지 않는 비활성 가스, 예를 들어, 질소 또는 아르곤과 같은 희가스가 사용된다.
예를 들어, 제1 열처리로서, GRTA가 다음과 같이 수행될 수 있다. 기판이 650℃ 내지 700℃의 고온으로 가열된 비활성 가스 내에 놓이고, 수 분 동안 가열되고, 비활성 가스로부터 꺼내진다. GRTA는 짧은 시간 동안의 고온 열처리를 가능하게 한다. 추가로, 이러한 열처리는, 단지 짧은 시간만 걸리므로, 온도가 기판의 변형점을 초과하는 경우라도 적용가능하다.
제1 열처리가 바람직하게는, 자신의 주성분으로서 질소 또는 희가스(예를 들어, 헬륨, 네온 또는 아르곤)을 포함하지만, 물, 수소 등을 포함하지 않는 대기에서 수행된다는 점에 유의한다. 예를 들어, 열처리 장치에 유입된 헬륨, 네온 또는 아르곤과 같은 희가스 또는 질소의 순도는 6N(99.9999 %) 이상, 바람직하게는 7N(99.99999 %) 이상이다(즉, 불순물의 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다).
일부 경우들에서, 산화물 반도체층은 산화물 반도체층의 재료 또는 제1 열처리의 조건에 따라 미결정(microcrystalline)층 또는 다결정층으로 결정화될 수 있다. 예를 들어, 산화물 반도체층은 90% 이상, 또는 80% 이상의 결정화 정도를 갖는 미결정 산화물 반도체층이 되도록 결정화될 수 있다. 또한, 산화물 반도체층의 재료 또는 제1 열처리의 조건에 따라, 산화물 반도체층은 결정 성분을 포함하지 않는 비정질 산화물 반도체층이 될 수 있다.
산화물 반도체층은 (1nm 이상 20nm 이하, 통상적으로는 2nm 이상 4nm 이하의 입자(grain) 직경을 갖는) 결정이 비정질 산화물 반도체(예를 들어, 산화물 반도체의 표면)에서 혼합되는 산화물 반도체층이 될 수 있다.
추가로, 산화물 반도체층의 전기적 특성들은 산화물 반도체층의 비정질 표면 위에 결정층을 제공함으로써 변경될 수 있다. 예를 들어, 막 형성을 위해 In-Ga-Zn-O계 산화물 반도체 타겟의 사용을 통한 산화물 반도체층의 형성의 경우, 산화물 반도체층의 전기적 특성들은 전기적 이방성을 갖는 In2Ga2ZnO7에 의해 표현되는 결정 입자가 정렬되는 결정 부분을 형성함으로써 변경될 수 있다.
더 구체적으로, 예를 들어, In2Ga2ZnO7의 c-축이 산화물 반도체층의 표면에 직교하는 방향으로 배향되는 방식으로 결정 입자를 정렬함으로써, 산화물 반도체층에 평행한 방향으로의 도전성이 개선되고, 이에 의해, 산화물 반도체층의 표면에 직교하는 방향의 절연성이 증가할 수 있다. 또한, 이러한 결정 부분은 산화물 반도체층에 대해 물 또는 수소와 같은 불순물의 유입을 억제하는 기능을 가진다.
결정 부분을 포함하는 위의 산화물 반도체층이 GRTA에 의해 산화물 반도체층의 표면을 가열함으로써 형성될 수 있다는 점에 유의한다. Zn의 양이 In 또는 Ga의 양보다 적은 스퍼터링 타겟이 사용되는 경우, 더욱 바람직한 형성이 달성될 수 있다.
산화물 반도체층(140) 위에서 수행되는 제1 열처리는 섬-형상 층으로 아직 처리되지 않은 산화물 반도체층 위에서 수행될 수 있다. 이러한 경우, 제1 열처리 이후, 기판은 가열 장치로부터 꺼내지고, 포토리소그래피 단계가 수행된다.
위의 열처리는 산화물 반도체층(140)을 탈수 또는 탈수소화시킬 수 있으며, 따라서, 탈수 처리 또는 탈수소화 처리라고 칭할 수 있다는 점에 유의한다. 임의의 시점에서, 예를 들어, 산화물 반도체층이 형성된 후, 소스 및 드레인 전극들이 산화물 반도체층(140) 위에 적층된 후, 또는 보호 절연층이 소스 및 드레인 전극들 위에 형성된 후, 이러한 탈수 처리 또는 탈수소화 처리를 수행하는 것이 가능하다. 이러한 탈수 처리 또는 탈수소화 처리는 한 번보다 많이 수행될 수 있다.
다음으로, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)은 산화물 반도체층(140)과 접하여 형성된다(도 4의 (f) 참조). 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)은 도전층이 산화물 반도체층(140)을 피복하도록 형성되고, 이후 선택적으로 에칭되는 방식으로 형성될 수 있다.
도전층은 스퍼터링법과 같은 PVD법, 플라즈마 CVD법과 같은 CVD법에 의해 형성될 수 있다. 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴 및 텅스텐 중에서 선택된 원소, 자신의 성분으로서 상기 원소들 중 임의의 원소를 포함하는 합금 등이 사용될 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨 및 토륨 중에서 선택된 하나 이상의 재료들이 사용될 수 있다. 알루미늄, 및 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴 및 스칸듐 중에서 선택된 하나 이상의 원소들이 조합되는 재료가 또한 도전층의 재료에 적용가능하다. 도전층은 단층 구조 또는 둘 이상의 층들의 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄 막의 단층 구조, 알루미늄 막 위에 티타늄 막이 적층된 2층 구조, 티타늄 막, 알루미늄 막 및 티타늄 막이 이 순서대로 적층되는 3층 구조 등이 주어질 수 있다.
대안적으로, 도전층은 도전성 금속 산화물을 사용하여 형성될 수 있다. 도전성 금속 산화물로서, 인듐 산화물(In2O3), 주석 산화물(SnO2), 아연 산화물(ZnO), 인듐 산화물-주석 산화물 합금(In2O3-SnO2, 이는 일부 경우들에서 ITO로 축약됨), 인듐 산화물-아연 산화물 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘이 포함되는 이러한 금속 산화물 재료들 중 임의의 재료가 사용될 수 있다.
여기서, 자외선, KrF 레이저 빔, 또는 ArF 레이저 빔이 바람직하게는 에칭 마스크를 형성하기 위한 노광에 사용된다.
트랜지스터의 채널 길이(L)는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 사이의 거리에 의해 결정된다. 채널 길이(L)가 25 nm 미만인 경우, 마스크를 제작하기 위한 노광이 매우 단파장인 수 나노미터 내지 수십 나노미터의 극자외선 범위에서 수행된다. 극자외선 광을 사용하는 노광에서, 분해능이 매우 높고, 포커스 깊이가 크다. 따라서, 추후 형성될 트랜지스터의 채널 길이(L)는 10nm 이상 1000nm 이하일 수 있고, 이에 의해 회로의 동작 속도가 증가할 수 있다. 또한, 트랜지스터의 오프 전류는 극도로 작으며, 이는 전력 소모의 증가를 방지한다.
산화물 반도체층(140)이 도전층의 에칭시 제거되지 않도록 층들의 재료 및 에칭 조건들이 적절하게 조정된다. 일부 경우들에서, 산화물 반도체층(140)이 에칭 단계에서 부분적으로 에칭되고, 따라서, 재료들 및 에칭 조건들에 따라 홈 부분(오목 부분)을 가진다는 점에 유의한다.
산화물 도전층은, 산화물 반도체층(140) 및 소스 또는 드레인 전극(142a) 사이에, 그리고 산화물 반도체층(140) 및 소스 또는 드레인 전극(142b) 사이에 형성될 수 있다. 산화물 도전층, 및 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 형성하기 위한 금속층이 연속적으로 형성될 수 있다(연속적 성막). 산화물 도전층은 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 이러한 산화물 도전층을 제공함으로써, 소스 및 드레인 영역의 저항은 감소할 수 있고, 트랜지스터의 고속 동작이 달성될 수 있다.
마스크들 및 단계들의 수를 감소시키기 위해, 에칭은 복수의 강도들을 가지도록 광을 투과시키는 노광 마스크인 멀티-톤 마스크를 사용하여 형성되는 레지스트 마스크의 사용을 통해 수행될 수 있다. 멀티-톤 마스크의 사용을 통해 형성되는 레지스트 마스크는 복수의 두께들을 갖는 형상(단차형 형상)을 갖고, 에싱(ashing)에 의해 형상이 추가로 변경될 수 있다; 따라서, 레지스트 마스크는 상이한 패턴들로 처리하기 위한 복수의 에칭 단계들에서 사용될 수 있다. 즉, 적어도 2가지 이상의 종류의 상이한 패턴들에 대응하는 레지스트 마스크는 하나의 멀티-톤 마스크에 의해 형성될 수 있다. 따라서, 노광 마스크들의 수가 감소할 수 있고, 대응하는 포토리소그래피 단계들의 수 역시 감소할 수 있으며, 이에 의해 프로세스 단순화가 달성될 수 있다.
N2O, N2, 또는 Ar과 같은 가스를 사용하는 플라즈마 처리가 바람직하게는 상기 단계 이후에 바람직하게 수행된다는 점에 유의한다. 이러한 플라즈마 처리에 의해, 노출된 산화물 반도체층의 표면에 부착된 물이 제거된다. 대안적으로, 플라즈마 처리는 산소 및 아르곤의 혼합된 가스와 같은 산소를 포함하는 가스를 사용하여 수행될 수 있다. 이러한 방식으로, 산화물 반도체층에는 산소가 공급되며, 산소 부족으로 초래된 결함들이 감소할 수 있다.
이후, 산화물 반도체층(140)의 일부분과 접하는 보호 절연층(144)은 공기에 노출되지 않고 형성된다(도 4의 (g) 참조).
보호 절연층(144)은 스퍼터링법과 같은 방법을 적절하게 사용함으로써 형성될 수 있으며, 상기 방법에 의해 물 또는 수소와 같은 불순물이 보호 절연층(144)으로 유입되는 것이 방지된다. 보호 절연층(144)은 적어도 1 nm의 두께를 가진다. 보호 절연층(144)에 대해 사용될 수 있는 재료로서, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘 등이 존재한다. 보호 절연층(144)은 단층 구조 또는 적층 구조를 가질 수 있다. 보호 절연층(144)의 형성을 위한 기판 온도는 바람직하게는 실온 이상 300℃ 이하이다. 보호 절연층(144)의 형성을 위한 대기는 바람직하게는 희가스(통상적으로 아르곤) 대기, 산소 대기, 또는 희가스(통상적으로 아르곤) 및 산소의 혼합된 대기이다.
수소가 보호 절연층(144)에 포함되는 경우, 산화물 반도체층으로의 수소의 유입, 수소에 의한 산화물 반도체층에서의 산소의 추출 등이 야기되며, 산화물 반도체층의 후방 채널 측의 저항은 낮아지는데, 이는 기생 채널을 형성할 수 있다. 따라서, 산화물 절연층(144)이 가능한 수소를 적게 포함하도록 보호 절연층(144)을 형성할 시에 수소를 사용하지 않는 것이 중요하다.
추가로, 보호 절연층(144)이 형성되는 반면 처리 챔버 내의 나머지 물기가 제거되는 것이 바람직하다. 이는 수소, 물, 수산기 그룹 또는 수소화물이 산화물 반도체층(140) 및 보호 절연층(144) 내에 포함되는 것을 방지하기 위한 것이다.
처리 챔버 내의 나머지 습기를 제거하기 위해, 흡착형 진공 펌프가 바람직하게 사용된다. 예를 들어, 크라이오펌프, 이온 펌프, 또는 티타늄 승화 펌프가 바람직하게 사용될 수 있다. 배기 유닛은 콜드 트랩이 제공된 터보 펌프일 수 있다. 수소 원자, 물(H2O)과 같은 수소 원자를 포함하는 화합물(바람직하게는 탄소 원자를 포함하는 화합물) 등은 크라이오펌프를 이용하여 배기되는 성막 챔버로부터 제거되며, 이에 의해, 성막 챔버에 형성되는 보호 절연층(144)에 포함되는 불순물의 농도가 감소할 수 있다.
보호 절연층(144)의 형성에 사용되는 스퍼터링 가스로서, 수소, 물, 수산기 그룹, 또는 수산화물과 같은 불순물이 대략 수 ppm(바람직하게는 수 ppb)으로 감소되는 고순도 가스가 바람직하게 사용된다.
이후, 비활성 기체 대기 또는 산소 대기에서의 (바람직하게는 200℃ 이상 400℃ 이하의, 예를 들어, 250℃ 이상 350℃ 이하의 온도에서) 제2 열처리가 수행된다. 예를 들어, 제2 열처리는 1시간 동안 250℃에서 질소 대기에서 수행된다. 제2 열처리는 트랜지스터의 전기적 특성들에서의 변경을 감소시킬 수 있다. 추가로, 산화물 반도체층에는 제2 열처리에 의해 산소가 공급될 수 있다.
추가로, 열 처리는 공기 중에서 1시간 이상 30시간 이하 동안 100℃ 이상 200℃ 이하의 온도에서 수행될 수 있다. 이러한 열 처리는 고정된 가열 온도에서 수행될 수 있다. 대안적으로, 후속하는 온도 사이클은 반복적으로 여러 번 적용될 수 있고, 온도는 실온에서 100℃ 이상 200℃ 이하의 온도로 증가하고 이후 실온으로 감소한다. 추가로, 이러한 열처리는 보호 절연층의 형성 이전에 감소한 압력 하에서 수행될 수 있다. 감소한 압력은 열처리 시간이 짧아지게 한다. 이러한 열 처리는 제2 열처리 대신 수행될 수 있으며, 대안적으로, 이러한 열처리는 제2 열처리 전 및/또는 후에 제2 열처리에 추가하여 수행될 수 있다는 점에 유의한다.
이후, 층간 절연층(146)은 보호 절연층(144) 위에 형성된다(도 5의 (a) 참조). 층간 절연층(146)은 PVD법, CVD법 등에 의해 형성될 수 있다. 산화 실리콘, 질화 실리콘 산화물, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈륨 등의 무기 절연 재료를 포함하는 재료는 층간 절연층(146)에 대해 사용될 수 있다. 또한, 층간 절연층(146)의 표면은 바람직하게는 층간 절연층(146)이 형성된 후 평탄화되도록 CMP, 에칭 등을 받을 수 있다.
다음으로, 전극들(136a, 136b, 및 136c), 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b)에 도달하는 개구들이 층간 절연층(146), 보호 절연층(144), 및 게이트 절연층(138)에서 형성되고; 이후, 도전층(148)은 개구들에 포함되도록 형성된다(도 5의 (b) 참조). 위의 개구들은 예를 들어, 마스크의 사용을 통한 에칭에 의해 형성될 수 있다. 마스크는 예를 들어, 포토마스크를 사용하는 노광에 의해 형성될 수 있다. 에칭에 대해, 습식 에칭 또는 건식 에칭이 수행될 수 있지만, 미세한 패터닝의 견지에서는 건식 에칭이 바람직하다. 도전층(148)은 PVD법 또는 CVD법과 같은 성막법에 의해 형성될 수 있다. 도전층(148)에 대한 재료의 예들은 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴 및 스칸듐과 같은 도전성 재료, 이들 중 임의의 재료의 합금, 및 이들 중 임의의 재료를 포함하는 화합물(예를 들어, 이들 중 임의의 재료의 질화물)을 포함한다.
구체적으로, 예를 들어, 도전층(148)은 다음과 같이 형성될 수 있다: 티타늄 막이 개구들을 포함하는 영역 내에 PVD법에 의해 작은 두께를 가지도록 형성되고, 질화 티타늄막이 이후 CVD법에 의해 작은 두께를 가지도록 형성되고, 이후, 텅스텐막이 개구들 내에 포함되도록 형성된다. 여기서, PVD법에 의해 형성된 티타늄 막은, 하위 전극과의 접촉 저항이 감소하도록, 하위 전극(여기서, 전극들(136a, 136b, 및 136c), 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b) 등)과의 계면에서 산화물 막을 감소시키는 기능을 가진다. 또한, 후속 형성되는 질화 티타늄막은 도전성 재료의 확산이 방지되도록 장벽 특징을 가진다. 또한, 티타늄, 티타늄 질화물 등을 사용하여 장벽막이 형성된 후, 구리막이 도금법에 의해 형성될 수 있다.
도전층(148)이 형성된 후, 도전층(148)의 일부분이 에칭, CMP 등에 의해 제거되어, 층간 절연층(146)이 노출되며, 전극들(150a, 150b, 150c, 150d 및 150e)이 형성된다(도 5의 (c) 참조). 전극들(150a, 150b, 150c, 150d 및 150e)이 위의 도전층(148)의 일부분을 제거함으로써 형성되는 경우, 평탄화된 표면들이 획득되도록 처리가 적절하게 수행된다는 점에 유의한다. 층간 절연층(146) 및 전극들(150a, 150b, 150c, 150d 및 150e)의 표면을 평탄화함으로써, 적절한 전극들, 배선들, 절연층들, 반도체층들 등이 추후 단계에서 수행될 수 있다.
또한, 절연층(152)이 형성되고, 전극들(150a, 150b, 150c, 150d 및 150e)에 도달하는 개구들이 절연층(152)에 형성되고; 이후, 도전층은 개구들 내에 포함되도록 형성된다. 이후, 절연층(152)이 노출되도록 도전층의 일부분이 에칭, CMP 등에 의해 제거되고, 전극들(154a, 154b, 154c, 및 154d)이 형성된다(도 5의 (d) 참조). 이러한 단계는 전극(150a) 등을 형성하는 단계와 마찬가지이며, 따라서, 여기서 상세한 설명은 생략된다.
트랜지스터(162)가 전술된 방식으로 제조되는 경우, 산화물 반도체층(140)의 수소 농도는 5 x 1019 원자/cm3 이하이고, 트랜지스터(162)의 오프 전류는 1 x 10-13 A 이하이다. 따라서, 우수한 특성들을 갖는 트랜지스터(162)는 수소 농도가 충분히 감소하고, 산소 부족으로 초래되는 결함들이 감소하는 고순도화된 산화물 반도체층(140)을 사용함으로써 획득될 수 있다. 추가로, 하위 부분에 산화물 반도체가 아닌 재료를 사용하는 트랜지스터(160) 및 상위 부분에 산화물 반도체를 사용하는 트랜지스터(162)를 포함하는 양호한 특성들을 갖는 반도체 장치가 제조될 수 있다.
산화물 반도체의 물리적 특징에 대한 많은 연구들이 수행되었지만, 이들이 국부화된 상태를 충분히 감소시키는 사상을 제시하지 않는다는 점에 유의한다. 개시된 발명의 일 실시 형태에서, 국부화된 상태들을 유도할 수 있는 물 또는 수소는 산화물 반도체로부터 제거되고, 이에 의해 고순도화된 산화물 반도체가 제조된다. 이는 국부화된 상태들을 충분히 감소시키는 사상에 기초한다. 따라서, 우수한 산업 제품들이 제조될 수 있다.
수소, 물 등이 제거되는 경우, 또한 일부 경우들에서 산소가 제거된다는 점에 유의한다. 따라서, 산소 부족으로 초래된 국부화된 상태들이 감소되도록 산소 부족에 의해 생성된 금속의 미결합에 대해 산소를 공급함으로써 산화물 반도체가 추가로 순도화되는(i-타입 산화물 반도체가 되는) 것이 바람직하다. 예를 들어, 산소 부족으로 초래된 국부화된 상태들이 후속하는 방식으로 감소할 수 있다: 과도한 산소를 갖는 산소 막이 채널 형성 영역과 접하여 형성된다; 산소가 산소막으로부터 공급되도록 200℃ 내지 400℃에서, 통상적으로 대략 250℃에서 열처리가 수행된다. 비활성 가스는 제2 열처리 동안 산소를 포함하는 가스로 전환될 수 있다. 또한, 제2 열처리 이후, 수소 또는 물이 충분히 감소하는 대기에서 또는 산소 대기에서 온도 감소 프로세스를 통해 산화물 반도체에 산소가 공급될 수 있다.
산화물 반도체의 특성들의 악화 요인은 전도 대역의 0.1 eV 내지 0.2 eV 아래에서 과도한 수소로 인한 얕은 레벨, 산소 부족으로 초래되는 깊은 레벨 등이라는 점이 고려될 수 있다. 이러한 결함들을 정정하도록 수소를 완전히 제거하고 산소를 충분히 공급하는 기술적 사상은 유효하다.
개시된 발명에서, 산화물 반도체가 고순도화되므로, 산화물 반도체의 캐리어 농도가 충분히 낮다.
페르미-디랙 분포 함수의 사용으로, 3.05 eV 내지 3.15 eV에서 에너지 갭을 갖는 산화물 반도체의 진성 캐리어 밀도는 10-7/cm3이며, 이는 실리콘의 1.45 x 1010/cm3의 진성 캐리어 밀도보다 훨씬 낮다.
따라서, 소수 캐리어들인 정공의 개수는 극도로 작다. 역 바이어스에서 절연 게이트 전계 효과 트랜지스터(IGFET)의 리크 전류는 100 aA/㎛ 이하, 바람직하게는 10 aA/㎛이하, 또는 더욱 바람직하게는 1 aA/㎛ 이하로 예상된다. "1 aA/㎛"가 트랜지스터의 채널폭의 마이크로미터당 흐르는 전류가 1aA(1 x 10-18 A)를 의미한다는 점에 유의한다.
실제로, SiC (3.26 eV), GaN (3.42 eV) 등은 3 eV 이상의 에너지 갭을 갖는 넓은 갭을 갖는 반도체로서 알려져 있다. 위에 기술된 특성들과 마찬가지의 트랜지스터 특성들은 이들 반도체들의 사용으로 획득될 것으로 예상된다. 그러나, 이들 반도체 재료들의 박막을 형성하는 것이 실질적으로 가능하지 않은데, 왜냐하면 이들은 1500℃ 이상의 프로세스 온도를 필요로 하기 때문이다. 추가로, 프로세스 온도는 매우 높으며, 따라서, 이들 재료들이 실리콘 집적 회로 위에 3차원으로 적층될 수 없다. 다시 말해, 산화물 반도체는 실온 내지 400℃에서 스퍼터링에 의해 박막으로서 성막될 수 있고, 탈수 또는 탈수소화될 수 있고(수소 또는 물의 제거) 450℃ 내지 700℃에서 산소를 공급받을 수 있고(산화물 반도체층으로의 산소의 공급); 따라서, 산화물 반도체는 실리콘 집적 회로 위에 3차원으로 적층될 수 있다.
산화물 반도체가 일반적으로 n-타입 도전성을 가지지만, 개시된 발명의 일 실시 형태에서, 산화물 반도체는, 물 또는 수소와 같은 불순물을 제거하고 산화물 반도체의 성분인 산소를 공급함으로써 i-타입 산화물 반도체가 된다는 점에 유의한다. 이러한 양상으로부터, 불순물을 추가함으로써 i-타입 실리콘이 되는 실리콘의 경우와는 상이하게, 개시된 발명의 일 실시 형태는 신규한 기술적 사상을 포함한다.
<산화물 반도체를 사용하는 트랜지스터의 전기적 전도 메커니즘>
산화물 반도체를 포함하는 트랜지스터의 전기적 전도 메커니즘이 도 6, 도 7, 도 8a 및 8b, 및 도 9를 참조하여 기술될 것이다. 후속하는 설명이 용이한 이해를 위한 이상적인 상황의 가정에 기초하며, 실제 상황을 반드시 반영하지는 않는다는 점에 유의한다. 또한, 후속하는 설명이 단지 고려사항이며, 본 발명의 유효성에 영향을 주지 않는다는 점에 유의한다.
도 6은 산화물 반도체를 포함하는 트랜지스터(박막 트랜지스터)의 횡단면도이다. 산화물 반도체층(OS)은 게이트 전극(GE1) 위에 제공되고 그 사이에 게이트 절연층(GI)이 개재되며, 소스 전극(S) 및 드레인 전극(D)이 그 위에 제공된다. 절연층은 소스 전극(S) 및 드레인 전극(D)을 피복하도록 제공된다.
도 7은 도 6의 A-A'섹션의 에너지 대역 도면(개략도)이다. 도 7에서, 검은색 원(●) 및 흰색 원(○)은 전자 및 정공을 나타내며, 각각 전하(-q, +q)를 가진다. 양의 전압(VD > 0)이 드레인 전극에 인가되면, 점선은 전압이 게이트 전극에 인가되지 않는 경우(VG = 0)를 도시하고, 실선은 양의 전압(VG > 0)이 게이트 전극에 인가되는 경우를 도시한다. 전압이 게이트 전극에 인가되지 않는 경우, 캐리어들(전자들)은 높은 전위 장벽으로 인해 전극으로부터 산화물 반도체 측으로 주입되지 않으며, 따라서, 전류가 흐르지 않는데, 이는 오프 상태를 의미한다. 반면, 양의 전압이 게이트 전극에 인가되는 경우, 전위 장벽이 낮아지고, 따라서 전류가 흐르는데, 이는 온 상태를 의미한다.
도 8a 및 8b는 도 6의 B-B' 섹션의 에너지 대역도(개략도)이다. 도 8a는 양의 전압(VG > 0)이 게이트 전극(GE1)에 인가되고 소스 전극 및 드레인 전극 사이에 캐리어(전자)가 흐르는 온 상태를 예시한다. 도 8b는 음의 전압(VG < 0)이 게이트 전극(GE1)에 인가되고 소수 캐리어가 흐르지 않는 오프 상태를 예시한다.
도 9는 진공 레벨과 금속의 일함수(φM) 사이의 관계 및 산화물 반도체의 전자 친화도(χ)와 진공 레벨 사이의 관계를 예시한다.
일반적인 온도에서, 금속 내의 전자들은 축퇴되며, 페르미 레벨은 전도 대역 내에 위치된다. 반면, 통상적인 산화물 반도체는, 페르미 레벨(EF)이 대역 갭의 중간에 위치된 진성 페르미 레벨(Ei)로부터 떨어지며, 전도 대역에 더 가깝게 위치되는, n-타입 반도체이다. 산화물 반도체 내에서 수소의 일부분이, 도너이고, 산화물 반도체가 n-타입 반도체가 되게 하는 요인임이 알려져 있다는 점에 유의한다.
반면, 개시된 발명의 일 실시 형태에 따른 산화물 반도체가 진성(i-타입)이거나, 또는 산화물 반도체로부터 n-타입 반도체에 대한 요인인 수소를 제거하고, 산화물 반도체의 주성분이 아닌 원소(즉, 불순물 원소)가 가능한 많이 포함되는 것을 방지하도록 산화물 반도체를 순도화함으로써 획득되는 실질적으로 진성 산화물 반도체이다. 다시 말해, 순도화된 i-타입(진성) 반도체, 또는 이에 가까운 반도체가 불순물 원소를 첨가함에 의해서가 아니라, 수소 또는 물과 같은 불순물을 가능한 많이 제거함으로써 획득된다는 점이 특징이다. 따라서, 페르미 레벨(EF)은 진성 페르미 레벨(Ei)과 호환가능할 수 있다.
산화물 반도체의 대역 갭(Eg)이 3.15 eV이고, 전자 친화도(χ)는 4.3 V라고 한다. 소스 전극 및 드레인 전극에 포함된 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화도(χ)와 실질적으로 동일하다. 이러한 경우, 전자들에 대한 쇼트키 장벽은 금속과 산화물 반도체 사이의 계면에서 형성되지 않는다.
이때, 전자는 도 8a에 예시된 바와 같이, 게이트 절연층 및 순도화된 산화물 반도체 사이의 계면의 근처(에너지 관점에서 볼 때 안정한 산화물 반도체의 최저 부분)로 이동한다.
또한, 도 8b에 예시된 바와 같이, 음 전위가 게이트 전극(GE1)에 인가되는 경우, 전류 값은 제로에 매우 가까운데 왜냐하면, 소수 캐리어들인 정공들이 실질적으로 제로이기 때문이다.
이러한 방식으로, 진성(i-타입) 또는 실질적으로 진성 산화물 반도체는 자신의 주 원소가 아닌 원소(즉, 불순물 원소)가 가능한 적게 포함되도록 순도화함으로써 획득된다. 따라서, 산화물 반도체와 게이트 절연층 사이의 계면의 특성들이 명백해진다. 이러한 이유로, 게이트 절연층은 산화물 반도체와 바람직한 계면을 형성할 수 있을 필요가 있다. 구체적으로, 예를 들어, VHF 대역 내지 마이크로파 대역의 범위의 전원 주파수를 갖고 생성된 고밀도 플라즈마를 사용하여 CVD 방법에 의해 형성된 절연층, 스퍼터링법에 의해 형성된 절연층 등을 사용하는 것이 바람직하다.
산화물 반도체가 순도화되고 산화물 반도체와 게이트 절연층 사이의 계면이 적절해지면, 트랜지스터가 1 x 104㎛의 채널 폭(W) 및 3㎛의 채널 길이(L)를 갖는 경우, 예를 들어, (10nm 두께의 게이트 절연층을 갖고) 10-13A 이하의 오프 전류 및 0.1V/dec의 서브임계 스윙(S값)을 구현하는 것이 가능하다.
산화물 반도체는 자신의 주 원소가 아닌 원소(즉, 불순물 원소)를 가능한 적게 포함하도록 전술된 바와 같이 순도화되며, 따라서, 트랜지스터는 적절한 방식으로 동작할 수 있다.
<캐리어 농도>
개시된 발명에 따른 기술적 사상에 있어서, 산화물 반도체층은 자신의 캐리어 농도를 충분히 감소시킴으로써 진성(i-타입) 산화물 반도체층에 가능한 가까워진다. 하기에서, 캐리어 농도를 계산하기 위한 방법 및 실제로 측정된 캐리어 농도가 도 10 및 도 11을 참조하여 기술된다.
먼저, 캐리어 농도를 계산하기 위한 방법이 쉽게 설명된다. 캐리어 농도는, MOS 용량 소자가 제조되고, MOS 용량 소자의 C-V 측정의 결과(C-V 특성들)의 평가되는 방식으로 계산될 수 있다.
구체적으로, 캐리어 농도 Nd가 후속하는 방식으로 계산된다: C-V 특성들은 MOS 용량 소자의 용량 C와 게이트 전압 VG 사이의 관계를 도식화함으로써 획득된다; 게이트 전압 VG와 (1/C)2 사이의 관계의 그래프가 C-V 특성들의 사용을 통해 획득된다; 그래프의 약한 반전 영역 내에서 (1/C)2의 미분값이 발견된다; 미분값은 식 1로 대체된다. 식 1의 e, ε0, 및 ε가 각각 기본 전하, 진공 유전율, 및 산화물 반도체의 상대적 유전 상수를 나타낸다는 점에 유의한다.
Figure pct00001
다음으로, 위의 방법에 의해 실제로 측정된 캐리어 농도가 기술된다. 측정을 위해, 다음과 같이 형성되었던 샘플(MOS 용량 소자)가 사용되었다: 티타늄 막이 유리 기판 위에 300 nm의 두께로 형성되었다; 질화 티타늄막이 티타늄 막 위에 100 nm 두께로 형성되었다; In-Ga-Zn-O계 산화물 반도체를 사용하는 산화물 반도체층이 질화 티타늄막 위에 2㎛ 두께로 형성되었다; 은 막이 산화물 반도체층 위에 300 nm 두께로 형성되었다. 산화물 반도체층이 스퍼터링 방법에 의해 In, Ga, 및 Zn (In:Ga:Zn = 1:1:0.5 [원자비])를 포함하는 산화물 반도체를 성막하기 위한 타겟을 사용하여 형성되었다는 점에 유의한다. 산화물 반도체층의 형성 대기는 아르곤과 산소의 혼합된 대기였다(유량비는 Ar:02 = 30 (sccm): 15 (sccm)이었다).
C-V 특성들 및 Vg와 (1/C)2 사이의 관계가 각각 도 10 및 도 11에 예시된다. 도 11의 그래프의 약한 반전 영역에서 (1/C)2의 미분값으로부터 식 1을 사용하여 계산되는 캐리어 농도는 6.0 x 1010 /cm3이었다.
전술된 바와 같이, i-타입 또는 실질적으로 i-타입 산화물 반도체가 되는 산화물 반도체를 사용함으로써(예를 들어, 캐리어 농도는 1 x 1012/cm3 미만이고, 바람직하게는 1 x 1011/cm3 이하이다), 매우 적절한 오프 전류 특성들을 갖는 트랜지스터가 획득될 수 있다.
<수정 예시>
반도체 장치의 구조의 수정 예시들이 도 12, 도 13a 및 13b, 도 14a 및 도 14b, 및 도 15a 및 도 15b에 대해 기술된다. 후속하는 수정 예들에서, 트랜지스터(162)의 구조가 이미 기술된 것과는 상이하다는 점에 유의한다. 다시 말해, 트랜지스터(160)의 구조가 이미 기술된 것과 마찬가지이다.
도 12에 예시된 예에서, 트랜지스터(162)는 산화물 반도체층(140) 아래의 게이트 전극(136d), 및 산화물 반도체층(140)의 하면의 일부분에서 산화물 반도체층(140)과 접하는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 포함한다. 횡단면 구조에 대응하는 평면 구조가 적절히 변경될 수 있으므로, 오직 횡단면 구조만 여기서 기술된다.
도 12에 예시된 구조 및 도 2a와 도 2b에 예시된 구조 사이의 큰 차이점으로서, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)에 접속되는 접속 위치들이 존재한다. 즉, 도 2a 및 도 2b에 예시된 구조에서, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)의 상면의 일부에서 산화물 반도체층(140)과 접하는 반면, 도 12에 예시된 구조에서, 도 12에 예시된 구조에서, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)은 산화물 반도체층(140)의 하면의 일부분에서 산화물 반도체층(140)과 접한다. 또한, 접함에 있어서의 이러한 차이점으로 인해, 다른 전극의 위치, 다른 절연층 등이 변경된다. 각각의 구성요소의 상세 항목들은 도 2a 및 도 2b 등의 상세 항목들과 동일하다.
구체적으로, 트랜지스터(162)는 층간 절연층(128) 위에 제공되는 게이트 전극(136d); 게이트 전극(136d) 위에 제공되는 게이트 절연층(138); 게이트 절연층(138) 위에 제공되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 및 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 상면들의 일부분들과 접하는 산화물 반도체층(140)을 포함한다.
여기서, 층간 절연층(128) 위에 형성되는 절연층(132)에 포함되도록 게이트 전극(136d)이 제공된다. 또한, 게이트 전극(136d)과 마찬가지로, 전극(136a), 전극(136b), 및 전극(136c)이 각각 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b) 및 전극(130c)과 접하여 형성된다.
트랜지스터(162) 위에, 보호 절연층(144)이 산화물 반도체층(140)의 일부분과 접하여 제공된다. 층간 절연층(146)은 보호 절연층(144) 위에 제공된다. 여기서, 보호 절연층(144) 및 층간 절연층(146)에서, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 도달하는 개구들이 형성된다. 개구들에서, 전극(150d) 및 전극(150e)은 각각 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)과 접하도록 형성된다. 전극들(150d 및 150e)과 마찬가지로, 전극(150a), 전극(150b), 및 전극(150c)은, 게이트 절연층(138), 보호 절연층(144) 및 층간 절연층(146)에 제공되는 개구들에서, 각각 전극(136a), 전극(136b) 및 전극(136c)과 접하도록 형성된다.
여기서, 산화물 반도체층(140)은 바람직하게는 수소와 같은 불순물을 제거함으로써 고순도화되는 산화물 반도체층이다. 구체적으로, 산화물 반도체층(140) 내의 수소 농도는 5 x 1019 원자/cm3 이하, 바람직하게는 5 x 1018 원자/cm3 이하, 더 바람직하게는 5 x 1017 원자/cm3 이하이다. 또한, 산화물 반도체층(140)은 바람직하게는 산소 부족으로 초래되는 결함들이 충분한 산소를 포함함으로써 감소되는 산화물 반도체층이다. 수소 농도를 충분히 감소시킴으로써 고순도화되며, 산소 부족으로 초래되는 결함들이 감소되는 산화물 반도체층(140)에서, 캐리어 농도는 1 x 1012 원자/cm3, 바람직하게는 1 x 1011 원자/cm3이다. 우수한 오프 전류 특성들을 갖는 트랜지스터(162)는 이러한 i-타입 또는 실질적으로 i-타입 산화물 반도체의 사용으로 획득될 수 있다. 예를 들어, 드레인 전압 Vd가 +1V 또는 +10V이고 게이트 전압 Vg가 -5 V 내지 -20 V의 범위에 있는 경우, 오프 전류는 1 x 10-13 A 이하이다. 수소 농도가 충분히 감소되고 산소 부족으로 초래된 결함들이 감소되는 고순도화된 산화물 반도체층(140)이 사용되고 트랜지스터(162)의 오프 전류가 감소하는 경우, 신규한 구조를 갖는 반도체 장치가 구현될 수 있다. 산화물 반도체층(140) 내의 수소 농도가 2차 이온 질량 측정(SIMS)에 의해 측정되었음에 유의한다.
또한, 절연층(152)은 층간 절연층(146) 위에 제공된다. 전극(154a), 전극(154b), 전극(154c) 및 전극(154d)은 절연층(152) 내에 포함되도록 제공된다. 여기서, 전극(154a)은 전극(150a)과 접하고, 전극(154b)은 전극(150b)과 접하고, 전극(154c)은 전극(150c 및 150d)과 접하고, 전극(154d)은 전극(150e)과 접한다.
도 13a 및 도 13b 각각은 게이트 전극(136d)이 산화물 반도체층(140) 위에 제공되는 예를 예시한다. 여기서, 도 13a는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)의 하면의 일부에서 산화물 반도체층(140)과 접하는 예를 예시하고; 도 13b는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 산화물 반도체층(140)의 상면의 일부분에서 산화물 반도체층(140)과 접하는 예를 예시한다.
도 13a 및 도 13b의 구조들은 게이트 전극(136d)이 산화물 반도체층(140) 위에 제공되는 도 12 및 도 2a 및 도 2b의 구조들과는 매우 상이하다. 또한, 도 13a에 예시된 구조 및 도 13b에 예시된 구조 간의 큰 차이점은, 산화물 반도체층(140)의 상면의 일부분 또는 하면의 일부분 중 어느 것이 소스 및 드레인 전극들(142a 및 142b)과 접하는가라는 점이다. 또한, 이러한 차이점으로 인해, 다른 전극의 위치, 다른 절연층 등이 변경된다. 각각의 구성요소의 상세 항목들은 도 2a 및 2b 등의 상세항목들과 동일하다.
구체적으로, 도 13a에서, 트랜지스터(162)는: 층간 절연층(128) 위에 제공되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 상면들의 일부분들과 접하는 산화물 반도체층(140); 산화물 반도체층(140) 위에 제공되는 게이트 절연층(138); 및 산화물 반도체층(140)과 겹치는 영역에 제공되는 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
도 13b에서, 트랜지스터(162)는, 층간 절연층(128) 위에 제공되는 산화물 반도체층(140); 산화물 반도체층(140)의 상면의 일부분에 접하여 제공되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 산화물 반도체층(140), 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에 제공되는 게이트 절연층(138); 및 산화물 반도체층(140)과 겹치는 영역에 제공되는 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
도 13a에 예시된 구조들에서, 도 2a 및 도 2b 등에 예시된 구성요소, 예를 들어, 전극(150a), 전극(154a) 등은 일부 경우들에서 생략될 수 있다는 점에 유의한다. 또한, 도 13b에 예시된 구조들에서, 예를 들어, 도 2a 및 도 2b 등에 예시된 구조를 갖는 전극(136a), 보호 절연층(144) 등은 일부 경우들에서 생략될 수 있다. 이러한 경우, 제조 프로세스의 간략화가 부차적으로 달성될 수 있다. 물론, 필수적이지 않은 구성요소는 또한 도 2a 및 2b 등에 예시된 구조에서 생략되어도 된다.
도 14a 및 도 14b 각각은 소자가 상대적으로 큰 사이즈를 갖고, 게이트 전극(136d)이 산화물 반도체층(140) 아래에 제공되는 구조의 예를 예시한다. 이러한 경우, 배선, 전극 등은 절연층에 포함되도록 형성될 필요가 없는데, 왜냐하면 표면의 평탄성 또는 피복성이 매우 높을 필요가 없기 때문이다. 예를 들어, 게이트 전극(136d) 등은 도전층이 형성되고 이후 패터닝되는 방식으로 형성될 수 있다. 비록 예시되지는 않지만, 트랜지스터(160)가 마찬가지로 제조될 수 있다는 점에 유의한다.
도 14a에 예시된 구조 및 도 14b에 예시된 구조 사이의 큰 차이점은, 산화물 반도체층(140)의 하면의 일부 또는 상면의 일부 중 어느 것이 소스 및 드레인 전극들(142a 및 142b)과 접하는가라는 점이다. 추가로, 이러한 차이점으로 인해, 다른 전극의 위치, 다른 절연층 등이 변경된다. 각각의 구성요소의 상세항목들이 도 2a 및 도 2b 등의 상세항목들과 동일하다.
구체적으로, 도 14a에서, 트랜지스터(162)는: 층간 절연층(128) 위에 제공되는 게이트 전극(136d); 게이트 전극(136d) 위에 제공되는 게이트 절연층(138); 게이트 절연층(138) 위에 제공되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 및 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 상면의 일부분들과 접하는 산화물 반도체층(140)을 포함한다.
도 14b에서, 트랜지스터(162)는: 층간 절연층(128) 위에 제공되는 게이트 전극(136d); 게이트 전극(136d) 위에 제공되는 게이트 절연층(138); 게이트 전극(136d)과 겹치는 영역에 제공되는 게이트 절연층(138) 위의 산화물 반도체층(140); 및 산화물 반도체층(140)의 상면의 일부분과 접하여 제공되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 포함한다.
또한, 도 14a 및 도 14b의 구조들에서, 구성요소가 종종 도 2a 및 2b 등의 구조에서 생략된다는 점에 유의한다. 또한, 이러한 경우, 제조 프로세스의 간략화가 달성될 수 있다.
도 15a 및 도 15b는 각각 소자가 상대적으로 큰 사이즈를 갖고 게이트 전극(136d)이 산화물 반도체층(140) 위에 제공되는 구조의 예를 예시한다. 또한, 이러한 경우, 배선, 전극 등은 절연층에 포함되도록 형성될 필요가 없는데, 왜냐하면 표면의 평탄성 또는 피복성이 매우 높을 필요가 없기 때문이다. 예를 들어, 게이트 전극(136d) 등은 도전층이 형성되고 이후 패터닝되는 방식으로 형성될 수 있다. 비록 예시되지는 않지만, 트랜지스터(160)가 마찬가지로 제조될 수 있다는 점에 유의한다.
도 15a에 예시된 구조와 도 15b에 예시된 구조 사이의 큰 차이점은, 산화물 반도체층(140)의 하면의 일부분 또는 상면의 일부분 중 어느 것이 소스 및 드레인 전극들(142a 및 142b)과 접하는가라는 점이다. 추가로, 이러한 차이점으로 인해, 다른 전극의 위치, 다른 절연층 등이 변경된다. 각각의 구성요소의 상세항목들이 도 2a 및 도 2b 등의 상세항목들과 동일하다.
구체적으로, 도 15a에서, 트랜지스터(162)는: 층간 절연층(128) 위에 제공되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 상면의 일부분들과 접하는 산화물 반도체층(140); 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 및 산화물 반도체층(140) 위에 제공되는 게이트 절연층(138); 및 산화물 반도체층(140)과 겹치는 영역에 제공되는 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
도 15b에서, 트랜지스터(162)는: 층간 절연층(128) 위에 제공되는 산화물 반도체층(140); 산화물 반도체층(140)의 상면의 일부분과 접하여 제공되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b) 및 산화물 반도체층(140) 위에 제공되는 게이트 절연층(138); 및 산화물 반도체층(140)과 겹치는 영역에 제공되는 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
또한, 도 15a 및 도 15b의 구조들에서, 구성요소는 또한 도 2a 및 도 2b 등의 구조에서 종종 생략된다는 점에 유의한다. 이러한 경우에서, 제조 프로세스의 간략화가 달성될 수 있다.
전술된 바와 같이, 개시된 본 발명의 일 실시 형태에 따라, 신규한 구조를 갖는 반도체 장치가 달성된다. 트랜지스터(160) 및 트랜지스터(162)는 이러한 실시 형태에서 적층되지만, 반도체 장치의 구조는 이에 제한되지 않는다. 또한, 트랜지스터(160)의 채널 길이 방향 및 트랜지스터(162)의 채널 길이 방향이 서로 직교하는 예가 기술되지만, 트랜지스터들(160 및 162)의 위치가 이에 제한되지 않는다. 추가로, 트랜지스터들(160 및 162)은 서로 겹치도록 제공될 수 있다.
이 실시 형태에서, 최소 저장 단위(1비트)당 반도체 장치가 용이한 이해를 위해 제공되지만, 반도체 장치의 구조가 이에 제한되지 않는다는 점에 유의한다. 더욱 개발된 반도체 장치는 복수의 반도체 장치를 적절하게 접속시킴으로써 형성될 수 있다. 예를 들어, 복수의 반도체 장치들을 사용함으로써 NAND-타입 또는 NOR-타입 반도체를 제작하는 것이 가능하다. 배선의 구조는 도 1에 예시된 구조에 제한되지 않으며, 적절하게 변경될 수 있다.
이러한 실시 형태에 따른 반도체 장치에서, 트랜지스터(162)의 작은 오프 전류는 매우 긴 시간 동안 정보가 유지되게 한다. 다시 말해, DRAM 등에서 요구되는 리프레시 동작이 필요하지 않으며, 따라서, 전력 소비가 억제될 수 있다. 또한, 반도체 장치는 비휘발성 반도체 장치로서 실질적으로 사용될 수 있다.
정보가 트랜지스터(162)의 스위칭 동작에 의해 기입되므로, 고전압이 필요하지 않으며, 소자는 반도체 장치에서 악화되지 않는다. 또한, 트랜지스터의 온 상태 또는 오프 상태에 따라 정보가 기입 또는 소거되며, 이에 의해 고속 동작이 용이하게 달성될 수 있다. 추가로, 또한, 플래시 메모리 등에서 필요한, 정보를 소거하기 위한 동작이 필요하지 않다는 점이 유리하다.
또한, 산화물 반도체가 아닌 재료를 사용하는 트랜지스터는 충분히 고속으로 동작할 수 있고, 따라서, 트랜지스터를 사용함으로써, 저장된 데이터가 고속으로 판독될 수 있다.
본 실시 형태에서 기술된 구조들, 방법들 등은 다른 실시 형태들에서 기술된 구조들, 방법들 등 중 임의의 것과 적절하게 조합될 수 있다.
(실시 형태 2)
이러한 실시 형태에서, 메모리 셀의 회로 구성, 그 동작, 메모리 셀을 사용하는 반도체 장치의 회로 구성, 및 그 동작이 기술될 것이다.
<메모리 셀의 구조>
도 16은 반도체 장치에 포함된 메모리 셀의 회로도의 예를 예시한다. 도 16에 예시된 메모리 셀(200)은 소스 라인(SL), 비트 라인(BL), 신호 라인(S1), 워드 라인(WL), 트랜지스터(201)(제1 트랜지스터), 트랜지스터(202)(제2 트랜지스터), 및 용량 소자(203)를 포함한다. 트랜지스터(201)는 산화물 반도체가 아닌 재료를 사용하여 형성되고, 트랜지스터(202)는 산화물 반도체를 사용하여 형성된다.
여기서, 트랜지스터(201)의 게이트 전극, 트랜지스터(202)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(203)의 하나의 전극은 서로 전기적으로 접속된다. 또한, 소스 라인(SL) 및 트랜지스터(201)의 소스 전극 및 드레인 전극 중 하나는 서로 전기적으로 접속된다. 비트 라인(BL) 및 트랜지스터(201)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 신호 라인(S1) 및 트랜지스터(202)의 게이트 전극은 서로 전기적으로 접속된다. 워드 라인(WL), 트랜지스터(202)의 소스 전극 및 드레인 전극 중 다른 하나, 및 용량 소자(203)의 다른 전극은 서로 전기적으로 접속된다.
<메모리 셀의 동작>
다음으로, 메모리 셀의 동작이 상세히 기술될 것이다.
메모리 셀(200)에 대하여 기입이 수행되는 경우, 소스 라인(SL)의 전위는 V0(임의의 전위, 예를 들어, 0V)로 설정되고, 비트 라인(BL)의 전위는 V0으로 설정되고, 신호 라인(S1)의 전위는 V1(임의의 전위, 예를 들어, 2V)로 설정된다. 이때, 트랜지스터(202)는 턴온된다.
워드 라인(WL)의 전위(VWL)가 이 상태에서 미리 결정된 전위로 설정되는 경우, 데이터가 기입된다. 예를 들어, 데이터 "1"가 기입되는 경우, 워드 라인(WL)의 전위는 Vw_1로 설정되고, 데이터 "0"이 기입되는 경우, 워드 라인(WL)의 전위는 Vw_0으로 설정된다. 기입의 종료시, 신호 라인(S1)의 전위는, 워드 라인(WL)의 전위가 변경되기 전에 V0으로 설정되고, 따라서, 트랜지스터(202)가 턴오프된다는 점에 유의한다.
기입시 워드 라인(WL)의 전위에 대응하는 전하(QA)는 트랜지스터(201)의 게이트 전극에 접속되는 노드(하기에서 노드 A로서 참조됨)에서 누적되며, 따라서, 데이터가 저장된다. 트랜지스터(202)의 오프 전류는 극도로 작거나 실질적으로 제로이며, 따라서, 기입된 데이터는 오랜 시간 동안 유지된다.
워드 라인(WL)의 전위(VWL)가 미리 결정된 전위로 설정되는 경우, 메모리 셀(200)로부터의 판독이 수행된다. 예를 들어, 메모리 셀(200)로부터의 판독이 수행되는 경우, 소스 라인(SL)의 전위는 V0으로 설정되고, 워드 라인(WL)의 전위는 Vr_1로 설정되고, 신호 라인(S1)의 전위는 V0으로 설정되고, 비트 라인(BL)에 접속된 판독 회로는 동작하도록 설정된다. 반면, 메모리 셀(200)로부터의 판독이 수행되지 않는 경우, 워드 라인(WL)의 전위는 Vr_0으로 설정된다. 이때, 트랜지스터(202)는 턴오프된다.
다음으로, 기입을 위한 워드 라인들의 전위들(Vw_0 및 Vw_1) 및 판독을 위한 워드 라인들의 전위들(Vr_0 및 Vr_1)이 기술된다.
판독은, 예를 들어, 메모리 셀들(200)의 저항 상태들 사이의 차이들을 측정함으로써 수행된다. 메모리 셀들(200)로부터의 판독이 수행되는 경우, 워드 라인(WL)의 전위는 아래에 기술되는 바와 같이 Vr_1로 설정된다. 이 상태에서 데이터 "1"이 메모리 셀(200)에 기입되는 경우, 트랜지스터(201)는 온 상태이고, 데이터 "0"이 메모리 셀(200)에 기입되는 경우, 트랜지스터(201)는 오프 상태인 것이 바람직하다.
트랜지스터(201)의 상태를 결정하는 노드 A의 전위(VA)는 트랜지스터(201)의 게이트 및 트랜지스터(201)의 소스(드레인) 사이의 용량(C1) 및 용량 소자(203)의 용량(C2)에 의존한다. 기입시 워드 라인(WL)의 전위 VWL(기입) 및 판독을 위해 워드 라인(WL)의 전위 VWL(판독)을 사용하여, VA는 다음과 같이 표현될 수 있다:
VA = (C1·VWL (기입) + C2·VWL (판독)) / (C1+C2)
판독이 선택되는 메모리 셀(200)에서, VWL(판독)은 Vr_1이고, 판독이 선택되지 않은 메모리 셀(200)에서, VWL(판독)은 Vr_0이다. 또한, 데이터 "1"이 기입되는 경우, VWL(기입)은 Vw_1이고, 데이터 "0"이 기입되는 경우, VWL(기입)은 Vw_0이다. 즉, 각각의 상태에서 노드 A의 전위가 다음 수식들에 의해 표현될 수 있다. 판독이 선택되고 데이터 "1"이 기입되는 경우, 노드 A의 전위는 다음과 같이 표현된다:
Figure pct00002
판독이 선택되고 데이터 "0"이 기입되는 경우, 노드 A의 전위는 다음과 같이 표현된다:
Figure pct00003
판독이 선택되지 않고 데이터 "1"이 기입되는 경우, 노드 A의 전위는 다음과 같이 표현된다:
Figure pct00004
판독이 선택되지 않고 데이터 "0"이 기입되는 경우, 노드 A의 전위는 다음과 같이 표현된다:
Figure pct00005
판독이 선택될 때, 데이터 "1"이 기입되는 경우, 트랜지스터(201)는 온 상태에 있을 필요가 있다. 따라서, 노드 A의 전위(VA)는 트랜지스터(201)의 임계 전압(Vth)보다 높을 필요가 있다. 다시 말해, 후속하는 식이 바람직하게 만족된다:
Figure pct00006
판독이 선택될 때, 데이터 "0"이 기입되는 경우, 트랜지스터(201)가 오프 상태에 있고, 노드 A의 전위(VA)가 트랜지스터(201)의 임계 전압(Vth)보다 낮은 것이 바람직하다. 다시 말해, 후속하는 식이 바람직하게 만족된다:
Figure pct00007
판독이 선택되지 않을 때, 심지어 데이터 "1" 또는 데이터 "0"이 기입되는 경우라도, 트랜지스터(201)가 온 상태에 있는 것이 필요하다. 따라서, 노드 A의 전위(VA)는 트랜지스터(201)의 임계 전압(Vth)보다 낮을 필요가 있다. 다시 말해, 후속하는 식이 바람직하게 만족된다:
Figure pct00008
Vw_0, Vw_1, Vr_0, Vr_1 등이 위 식들을 만족시키도록 결정되며, 따라서, 메모리 셀(200)이 동작할 수 있다. 예를 들어, 트랜지스터(201)의 임계 전압(Vth)이 1.7 (V)이고, C1/ C2이 1인 경우, 전위들은 다음과 같이 설정될 수 있다: V0 = 0(V), V1 = 2(V), Vw_0 = 0(V), Vw_1 = 2(V), Vr_0 = 0(V), 및 Vr_1 = 2 (V). 이들 전위들이 단지 하나의 예이며, 위의 조건들을 만족시키는 범위 내에서 적절하게 변경될 수 있다는 점에 유의한다.
여기서, C1 / C2 << 1의 조건하에서, 노드 A 및 워드 라인(WL)은 서로 강하게 결합된다; 따라서, 워드 라인(WL)의 전위 및 노드 A의 전위는 트랜지스터(202)가 온 상태 또는 오프 상태인지의 여부와는 무관하게 실질적으로 동일하다. 따라서, 트랜지스터(202)가 턴온되는 동안 기입이 수행되는 경우라도, 노드 A가 누적할 수 있는 전하는 매우 적으며, 데이터 "0" 및 데이터 "1" 사이의 차가 작아진다.
그 결과, 워드 라인(WL)의 전위가 Vr_1인 동안 판독이 수행될 때, 심지어 데이터 "0" 또는 데이터 "1"이 기입되는 경우라도, 메모리 셀의 노드 A의 전위가 증가하며, 트랜지스터(201)는 턴온된다. 즉, 데이터를 판독하는 것이 어렵다.
반면, C1/ C2 >>1의 조건 하에서, 노드 A 및 워드 라인(WL)이 약하게 결합된다; 따라서, 노드 A의 전위는 심지어 워드 라인(WL)의 전위가 변경되는 경우라도 거의 변경되지 않는다. 따라서, 트랜지스터(201)의 온 상태 및 오프 상태를 제어할 수 있는 노드 A의 전위는 극도로 제한되며, 트랜지스터(201)의 온 상태 및 오프 상태를 제어하는 것이 어렵다.
다시 말해, 워드 라인(WL)의 전위가 Vr_0으로 설정되는 경우라도, 노드 A의 전위는 거의 감소하지 않으며, 데이터 "1"을 갖는 트랜지스터(201)는 온 상태에 있다.
동작이 C1 및 C2에 따라 어려워지는 경우가 존재하므로, C1 및 C2가 결정되는 경우 주의할 필요가 있다. Vw_0이 0(V)이고, Vw_1이 Vdd이고, Vr_0이 0 (V)이고, Vr_1이 Vdd인 경우, 반도체 장치는 C1/C2이 Vth / (Vdd -Vth) 및 (Vdd - Vth) / Vth 사이에 있는 경우 충분히 동작할 수 있다는 점에 유의한다.
데이터 "1" 및 데이터 "0" 사이의 구별은 단지 편의를 위해서이며, 따라서 데이터 "1" 및 데이터 "0"는 서로 교환가능하다는 점에 유의한다. 접지 전위(GND) 등은 V0으로서 사용될 수 있고, 전원 전위(Vdd) 등은 V1로서 사용될 수 있다.
<반도체 장치의 구조>
도 17은 m x n 비트의 저장 용량을 포함하는 반도체 장치의 블록 회로도를 예시한다.
반도체 장치는 m개의 워드 라인, n개의 비트 라인, n개의 신호 라인, 복수의 메모리 셀((200)(1,1) 내지 200(m,n))이 m개 행(수평) 및 n개 열(수직)(m 및 n은 자연수임)의 행렬로 제공되는 메모리 셀 어레이(210), 및 비트 라인 및 신호 라인의 드라이버 회로(211), 워드 라인의 드라이버 회로(213), 및 판독 회로(212)와 같은 주변 회로를 포함한다. 리프레시 회로 등은 다른 주변 회로로서 제공될 수 있다.
메모리 셀(200)(i,j)(i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수임)은 비트 라인(BL(j)), 신호 라인(S1(j)), 워드 라인(WL(i)), 및 소스 라인(SL)에 접속된다. 또한, 비트 라인(BL(1) 내지 BL(n)) 및 신호 라인(S1(1) 내지 S1(n))은 비트 라인(BL) 및 신호 라인(S1)의 회로(211)에 접속된다. 워드 라인들(WL(1) 내지 WL(m))은 워드 라인(WL)의 드라이버 회로(213)에 접속된다. 추가로, 비트 라인(BL(1) 내지 BL(n))은 또한 판독 회로(212)에 접속된다. 전위(Vs)는 소스 라인(SL)에 공급된다.
<반도체 장치의 동작>
도 17에 예시된 반도체 장치의 동작이 기술될 것이다. 이러한 구조에서, 기입은 열에 의해 수행되고, 판독은 행에 의해 수행된다.
기입이 제j 열 내의 메모리 셀들(200(1,j) 내지 200(m,j))에 대하여 수행되는 경우, 소스 라인(SL)의 전위는 V0(예를 들어, 0V)로 설정되고, 비트 라인(BL(j))의 전위는 V0으로 설정되고, 신호 라인(S1(j))의 전위는 V1(예를 들어, 2V)로 설정된다. 이때, 메모리 셀들(200(1,j) 내지 200(m,j))의 트랜지스터들(202)은 온 상태이다. 다른 열들에서, 비트 라인의 전위는 V0으로 설정되고, 신호 라인의 전위는 V1로 설정된다. 비트 라인(BL(j))가 플로팅 상태일 수 있다는 점에 유의한다.
워드 라인(WL)의 전위(VWL)가 이 상태에서 미리 결정된 전위로 세팅되는 경우, 데이터가 기입된다. 예를 들어, 데이터 "1"이 기입되는 경우, 타겟 메모리 셀에 접속되는 워드 라인(WL)의 전위는 Vw_1로 설정되고, 데이터 "0"이 기입되는 경우, 타겟 메모리 셀에 접속되는 워드 라인(WL)의 전위는 Vw_0으로 설정된다. 배선의 종단에서, 신호 라인(S1(j))의 전위는 워드 라인(WL)의 전위가 변경되기 전에 V0으로 설정되고, 타겟 메모리 셀의 트랜지스터(202)는 턴 오프된다.
데이터가 기입된 후, 데이터 "1"이 제j열 내의 메모리 셀들(200(1,j) 내지 200(m,j)) 사이에 기입되는 메모리에서, 트랜지스터(201)의 게이트 전극에 접속되는 노드의 전위(VA0)(하기에서 노드 A로서 참조됨)는 대략
Figure pct00009
이다. 데이터 "0"이 기입되는 메모리 셀에서, 노드 A의 전위는 대략
Figure pct00010
이다. 다른 열들 내의 메모리 셀들에서, 노드 A의 전위는 변경되지 않는다.
판독은 워드 라인(WL)의 전위(VWL)를 미리 결정된 전위로 설정함으로써 수행된다. 판독이 제i 행 내의 메모리 셀들(200(i,1) 내지 200(i,n))에 대하여 수행되는 경우, 소스 라인(SL)의 전위는 V0으로 설정되고, 워드 라인(WL(i))의 전위는 Vr_1로 설정되고, 신호 라인들(S1(1) 내지 S1(n))의 전위들은 V0으로 설정되고, 비트 라인들(BL(1) 내지 BL(n))에 접속되는 판독 회로들은 동작하도록 설정된다. 다른 열들에서, 워드 라인(WL)의 전위들은 Vr_0으로 설정된다.
판독 회로는, 예를 들어, 메모리 셀들의 저항 상태들 간의 차이에 의해 데이터 "0" 및 "1"을 판독할 수 있다.
Vw_0, Vw_1, Vr_0, 및 Vr_1을 결정하기 위한 방법이 전술된 <메모리 셀의 동작>의 경우에서와 동일하므로, 여기서 설명이 생략된다. 또한, 다른 전위들의 관계들이 또한 전술된 <메모리 셀의 동작>의 경우에서와 마찬가지이다.
데이터 "1"과 데이터 "0" 사이의 구별이 단지 편의를 위한 것이며, 따라서, 데이터 "1" 및 데이터 "0"이 서로 교환될 수 있다는 점에 유의한다.
산화물 반도체를 사용하는 트랜지스터는 극도로 작은 오프 전류를 갖고; 따라서, 트랜지스터를 사용함으로써, 저장된 데이터는 상당히 오랜 시간 동안 유지될 수 있다. 즉, 리프레시 동작이 불필요할 수 있거나, 리프레시 동작의 빈도 수가 상당히 감소할 수 있고, 따라서 전력 소모가 충분히 감소할 수 있다. 또한, 전력이 공급되지 않는 경우라도, 저장된 데이터는 오랜 시간 동안 유지될 수 있다.
또한, 고전압이 정보를 기입하기 위해 요구되지 않으며, 소자들의 저하의 문제점이 존재하지 않는다. 또한, 정보는 트랜지스터의 온 상태 및 오프 상태에 따라 기입되며, 이에 의해 고속 동작이 용이하게 구현될 수 있다. 추가로, 플래시 메모리 등에서 필요한 정보를 소거하기 위한 동작이 요구되지 않는다는 장점이 존재한다.
산화물 반도체가 아닌 재료를 포함하는 트랜지스터가 산화물 반도체를 포함하는 트랜지스터와 비교시 훨씬 빠른 속도에서 동작할 수 있으므로, 저장된 데이터는 트랜지스터를 사용함으로써 고속으로 판독될 수 있다.
본 실시 형태에서 기술되는 구조들, 방법들 등은 다른 실시 형태들에서 기술되는 구조들, 방법들 등 중 임의의 것과 적절하게 결합될 수 있다.
(실시 형태 3)
본 발명의 일 실시 형태에 따라 반도체 장치에 포함되는 판독 회로(212)의 예는 도 18을 참조하여 기술될 것이다.
도 18에 예시된 판독 회로(212)는 트랜지스터(204) 및 감지 증폭기(215)를 포함한다. 바이어스 전압(Vbias)이 트랜지스터(204)의 게이트 전극에 인가되고, 미리 결정된 전류가 트랜지스터(204)를 통해 흐른다. 기준 전위(Vref)가 감지 증폭기(215)의 하나의 입력 단자에 입력된다.
데이터가 판독되는 경우, 감지 증폭기(215)의 다른 입력 단자 및 데이터가 판독되는 메모리 셀에 접속되는 비트 라인(BL)은 서로 전기적으로 접속된다.
메모리 셀은 여기에 저장된 데이터 "1" 또는 데이터 "0"에 대응하는 상이한 저항을 가진다. 구체적으로, 선택된 메모리 셀 내의 트랜지스터(201)가 온인 경우 메모리 셀은 낮은 저항을 갖는 반면, 선택된 메모리 셀 내의 트랜지스터(201)가 오프인 경우, 메모리 셀은 높은 저항을 가진다.
메모리 셀이 높은 저항을 갖는 경우, 감지 증폭기(215)의 다른 입력 단자의 전위는 기준 전위(Vref)보다 높고, 데이터 "1"은 감지 증폭기(215)의 출력 단자로부터 출력된다. 반면, 메모리 셀이 낮은 저항을 갖는 경우, 감지 증폭기(215)의 다른 입력 단자의 전위는 기준 전위(Vref)보다 낮고, 데이터 "0"은 감지 증폭기(215)의 출력 단자로부터 출력된다.
전술된 바와 같이, 판독 회로(212)의 사용으로, 메모리 셀에 저장된 데이터가 판독될 수 있다. 판독 회로(212)가 단지 예시일 뿐이며, 다른 구성을 갖는 판독 회로가 사용될 수 있다는 점에 유의한다. 예를 들어, 판독 회로(212)는 프리차지(precharge) 회로일 수 있다.
본 실시 형태에서 기술된 구조들, 방법들 등은 다른 실시 형태들에서 기술된 구조들, 방법들 등 중 임의의 것과 적절하게 조합될 수 있다.
(실시 형태 4)
이러한 실시 형태에서, 위의 실시 형태들 중 임의의 실시 형태에 기술된 메모리 셀의 회로 구성 및 그 동작이 기술될 것이다.
<메모리 셀의 구조>
도 19는 이러한 실시 형태에 따른 메모리 셀의 회로도의 예를 예시한다. 도 19에 예시된 메모리 셀(220)은 소스 라인(SL), 비트 라인(BL), 신호 라인(S1), 워드 라인(WL), 트랜지스터(221)(제1 트랜지스터), 트랜지스터(222)(제2 트랜지스터), 및 용량 소자(223)를 포함한다. 트랜지스터(221)는 산화물 반도체가 아닌 재료를 사용하여 형성되고, 트랜지스터(222)는 산화물 반도체를 사용하여 형성된다.
여기서, 트랜지스터(221)의 게이트 전극, 트랜지스터(222)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(223)의 하나의 전극이 서로 전기적으로 접속된다. 또한, 소스 라인(SL), 및 트랜지스터(221)의 소스 전극 및 드레인 전극 중 하나는 서로 전기적으로 접속된다. 비트 라인(BL), 및 트랜지스터(221)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 신호 라인(S1), 및 트랜지스터(222)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 워드 라인(WL), 트랜지스터(222)의 게이트 전극, 및 용량 소자(223)의 다른 전극은 서로 전기적으로 접속된다.
<메모리 셀의 동작>
다음으로, 메모리 셀의 동작이 상세하게 기술될 것이다.
기입이 메모리 셀(220)에 대하여 수행되는 경우, 소스 라인(SL)의 전위는 V0(임의의 전위, 예를 들어, 0V)로 설정되고, 비트 라인(BL)의 전위는 V0으로 설정되고, 워드 라인(WL)의 전위는 V1(임의의 전위, 예를 들어, 2V)로 설정된다. 이때, 트랜지스터(222)가 턴온된다.
신호 라인(S1)의 전위(VS1)가 이 상태에서 미리 결정된 전위로 설정되는 경우, 데이터가 기입된다. 예를 들어, 데이터 "1"가 기입되는 경우, 신호 라인(S1)의 전위는 Vw_1로 설정되고, 데이터 "0"이 기입되는 경우, 신호 라인(S1)의 전위는 Vw_0으로 설정된다. 기입의 종료시, 워드 라인(WL)의 전위가, 신호 라인(S1)의 전위가 변경되기 전에 V0으로 설정되어, 트랜지스터(222)가 턴오프된다는 점에 유의한다.
기입 시, 신호 라인(S1)의 전위에 대응하는 전하(QA)는 트랜지스터(221)의 게이트 전극에 접속되는 노드(이하 노드 A로서 참조됨)에 축적되고, 따라서 데이터가 저장된다. 트랜지스터(222)의 오프 전류는 극도로 작거나, 실질적으로 제로이며, 따라서, 기입된 데이터는 오랜 시간 동안 유지된다.
워드 라인(WL)의 전위(VWL)가 미리 결정된 전위로 설정되는 경우, 메모리 셀(220)로부터의 판독이 수행된다. 예를 들어, 메모리 셀(220)로부터의 판독이 수행되는 경우, 소스 라인(SL)의 전위는 V0으로 설정되고, 워드 라인(WL)의 전위는 Vr_1로 설정되고, 신호 라인(S1)의 전위는 V1로 설정되고, 비트 라인(BL)에 접속되는 판독 회로는 동작하도록 설정된다. 반면, 메모리 셀(220)로부터의 판독이 수행되지 않는 경우, 워드 라인(WL)의 전위는 Vr_0으로 설정된다. 이때, 트랜지스터(222)는 턴오프된다.
기입 시점에 신호 라인(S1)의 전위들(Vw_1 및 Vw_0) 및 판독을 위한 워드 라인들(WL)의 전위들(Vr_1 및 Vr_0)은, 워드 라인(WL)의 전위가 Vr_1인 경우, 데이터"1"이 저장된 메모리 셀(220)의 트랜지스터(221)가 턴온되고, 데이터 "0"이 저장된 메모리 셀(220)의 트랜지스터(221)가 턴오프되도록 설정된다. 또한, 전위들(Vw_1 및 Vw_0) 및 전위들(Vr_1 및 Vr_0)은 트랜지스터(222)가 오프 상태이도록 설정된다. 또한, 워드 라인(WL)의 전위가 Vr_0으로 설정되는 경우, 데이터 "0" 또는 데이터 "1"가 저장되는지의 여부와는 무관하게, 메모리 셀(220) 내에서 트랜지스터(221)는 턴오프되고 트랜지스터(222)는 턴오프된다.
NOR-타입 비휘발성 메모리가 메모리 셀(220)을 사용하여 형성되는 경우, 위의 관계를 갖는 전위의 사용으로, 판독을 위해 선택되는 메모리 셀(220)은 저장된 데이터에 따라 상이한 저항을 가질 수 있고, 판독을 위해 선택되지 않은 메모리 셀(220)은 저장된 데이터와는 무관하게 높은 저항을 가질 수 있다. 그 결과, 비트 라인의 저항 상태들 사이의 차이를 검출하는 판독 회로의 사용으로, 메모리 셀(220) 내의 데이터가 판독될 수 있다.
데이터 "1" 및 데이터 "0" 간의 차이가 단지 편의를 위한 것이며, 따라서, 데이터 "1" 및 데이터 "0"이 서로 교환될 수 있다는 점에 유의한다. 접지 전위(GND) 등이 V0으로서 사용될 수 있고, 전원 전위 Vdd 등이 V1로서 사용될 수 있다.
이 실시 형태에서의 메모리 셀(220)이 사용되는 경우, 행렬 구조를 갖는 반도체 장치가 구현될 수 있다는 점에 유의한다. 행렬 구조를 갖는 반도체 장치는 위의 실시 형태들 중 임의의 실시 형태에서 기술된 구조와 마찬가지의 구조를 갖는 회로를 사용함으로써, 그리고 신호 라인의 구조에 따라 드라이버 회로, 판독 회로, 및 기입 회로를 형성함으로써 구현될 수 있다. 메모리 셀(220)이 사용되는 경우, 판독 및 기입이 행별로 수행된다는 점에 유의한다.
이 실시 형태에서 기술되는 구조들, 방법들 등은 다른 실시 형태들에서 기술되는 구조들, 방법들 등 중 임의의 것에 따라 적절하게 결합될 수 있다.
(실시 형태 5)
이 실시 형태에서, 위의 실시 형태들 중 임의의 실시 형태에 따라 획득되는 반도체 장치가 장착되는 전자 제품의 예들이 도 20a 내지 도 20f를 참조하여 기술된다. 위의 실시 형태들 중 임의의 실시 형태에 따라 획득되는 반도체 장치는 심지어 전력 공급 없이도 정보를 유지할 수 있다. 또한, 기입 및 소거에 대한 열화가 야기되지 않는다. 또한, 이들의 동작 속도는 빠르다. 따라서, 반도체 장치의 사용으로, 신규한 구조를 갖는 전자 제품이 제공될 수 있다. 위의 실시 형태들 중 임의의 실시 형태에 따른 반도체 장치가 집적되어 회로 보드 등에 장착되어 전자 제품에 장착된다는 점에 유의한다.
도 20a는 위의 실시 형태들 중 임의의 실시 형태에 따른 반도체 장치를 포함하며, 본체(301), 하우징(302), 디스플레이부(303), 키보드(304) 등을 포함하는 랩톱 개인용 컴퓨터를 예시한다. 본 발명의 실시 형태에 따른 반도체 장치가 랩톱 개인용 컴퓨터에 적용되는 경우, 심지어 전력 공급 없이도 정보가 유지될 수 있다. 또한, 기입 및 소거에 대한 열화가 야기되지 않는다. 또한, 그 동작 속도가 빠르다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치가 랩톱 개인용 컴퓨터에 적용되는 것이 바람직하다.
도 20b는 위의 실시 형태들 중 임의의 실시 형태에 따른 반도체 장치를 포함하고, 디스플레이부(313), 외부 인터페이스(315), 조작 버튼(314) 등을 포함하는 본체(311)가 제공되는 개인 휴대용 정보 단말(PDA)을 예시한다. 또한, 동작을 위한 액세서리로서 스타일러스(312)가 포함된다. 본 발명의 실시 형태에 따른 반도체 장치가 PDA에 적용되는 경우, 심지어 전력 공급 없이도 정보가 유지될 수 있다. 또한, 기입 및 소거에 대한 열화가 야기되지 않는다. 또한, 그 동작 속도가 빠르다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치가 PDA에 적용되는 것이 바람직하다.
도 20c는 위의 실시 형태들 중 임의의 실시 형태에 따른 반도체 장치를 포함하는 전자 페이퍼의 예로서 e-북 리더기(320)를 예시한다. e-북 리더기(320)는 2개의 하우징, 즉 하우징(321) 및 하우징(323)을 포함한다. 하우징(321) 및 하우징(323)은 힌지(337)와 결합되고 따라서 e-북 리더기(320)는 힌지(337)를 축으로서 갖고 개방 또는 폐쇄될 수 있다. 이러한 구조를 갖고, e-북 리더기(320)는 페이퍼 북과 같이 사용될 수 있다. 본 발명의 실시 형태에 따른 반도체 장치가 전자 페이퍼에 적용되는 경우, 심지어 전력 공급 없이도 정보가 유지될 수 있다. 또한, 기입 및 소거에 대한 열화가 야기되지 않는다. 또한, 그 동작 속도가 빠르다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치가 전자 페이퍼에 적용되는 것이 바람직하다.
디스플레이부(325)는 하우징(321)에 포함되고, 디스플레이부(327)는 하우징(323)에 포함된다. 디스플레이부(325) 및 디스플레이부(327)는 하나의 화상을 디스플레이할 수 있거나, 상이한 화상들을 디스플레이할 수 있다. 디스플레이부들(325 및 327)이 상이한 화상들을 디스플레이하는 경우, 예를 들어, 우측 상의 디스플레이부(도 20c의 디스플레이부(325))는 텍스트를 디스플레이할 수 있고, 좌측 상의 디스플레이부(도 20c의 디스플레이부(327))는 그래픽을 디스플레이할 수 있다.
도 20c는 하우징(321)에 동작 부분 등이 제공되는 예를 예시한다. 예를 들어, 하우징(321)에는 전력 버튼(331), 조작 키(333), 스피커(335) 등이 제공된다. 페이지들은 조작 키들(333)을 이용하여 넘겨질 수 있다. 키보드, 포인팅 장치 등이 또한, 디스플레이부가 제공되는 하우징의 표면 위에 제공될 수 있다는 점에 유의한다. 또한, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블과 같은 다양한 케이블에 접속될 수 있는 단자 등), 기록 매체 삽입부 등이 하우징의 후면 또는 측면 위에 제공될 수 있다. 또한, e-북 리더기(320)는 전자 사전의 기능을 가질 수 있다.
e-북 리더기(320)는 정보를 무선으로 전송 및 수신할 수 있다. 무선 통신을 통해, 원하는 도서 데이터 등이 e-북 서버로부터 구매 및 다운로드될 수 있다.
전자 페이퍼가 정보를 디스플레이하는 임의의 분야에서의 전자 제품에 적용될 수 있다는 점에 유의한다. 예를 들어, 전자 페이퍼는 e-북 리더기에 추가하여, 포스터, 기차와 같은 차량 내 광고, 신용 카드와 같은 다양한 카드들에서의 디스플레이 등에 사용될 수 있다.
도 20d는 위의 실시 형태들 중 임의의 실시 형태에 따른 반도체 장치를 포함하는 모바일 전화를 예시한다. 모바일 전화는 2개의 하우징들, 즉 하우징(340) 및 하우징(341)을 포함한다. 하우징(341)은 디스플레이 패널(342), 스피커(343), 마이크로폰(344), 포인팅 장치(346), 카메라 렌즈(347), 외부 접속 단자(348) 등을 포함한다. 하우징(340)은 모바일 전화를 충전하기 위한 태양 전지(349), 외부 메모리 슬롯(350) 등을 포함한다. 추가로, 안테나가 하우징(341)에 포함된다. 본 발명의 실시 형태에 다른 반도체 장치가 모바일 전화에 적용되는 경우, 심지어 전력 공급 없이도 정보가 유지될 수 있다. 또한, 기입 및 소거에 대한 열화가 야기되지 않는다. 또한, 그 동작 속도가 빠르다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치가 모바일 전화에 적용되는 것이 바람직하다.
디스플레이 패널(342)에는 터치 패널 기능이 제공된다. 화상들로서 표시되는 복수의 조작 키(345)가 도 20d에서 점선으로 예시된다. 모바일 전화가 태양 전지(349)로부터의 전압 출력을 각각의 회로에 대해 필요한 전압으로 높이기 위한 부스팅 회로를 포함한다는 점에 유의한다. 또한, 위의 구조에 더하여, 비접촉 IC 칩, 소형 기록 장치 등이 포함되는 구조가 사용될 수 있다.
디스플레이 패널(342)의 디스플레이 방향은 사용 모드에 따라 적절하게 변경된다. 또한, 카메라 렌즈(347)가 디스플레이 패널(342)과 동일한 표면 위에 제공되고, 따라서, 비디오 폰으로서 사용될 수 있다. 스피커(343) 및 마이크로폰(344)은 구두 통신에 제한되지 않고, 비디오 폰, 기록, 재생 등에 사용될 수 있다. 또한, 도 20d에 예시된 바와 같이 개발된 상태의 하우징들(340 및 341)은 하나가 다른 하나 위에 겹쳐지도록 슬라이드일 수 있고; 따라서, 모바일 전화의 사이즈가 축소될 수 있는데, 이는 모바일 전화가 휴대하기에 적절해지도록 한다.
외부 접속 단자(348)는 충전 및 데이터 통신을 가능하게 하는, AC 어댑터 또는 USB 케이블과 같은 다양한 종류의 케이블들에 접속될 수 있다. 또한, 기록 매체를 외부 메모리 슬롯(350)에 삽입함으로써, 모바일 전화는 대용량의 데이터를 저장 및 이동하도록 다루어질 수 있다. 또한, 위의 기능들에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다.
도 20e는 위의 실시 형태들 중 임의의 실시 형태에 따른 반도체 장치를 포함하는 디지털 카메라를 예시한다. 디지털 카메라는 본체(361), 디스플레이부(A)(367), 접안부(363), 조작 스위치(364), 디스플레이부(B)(365), 배터리(366) 등을 포함한다. 본 발명의 실시 형태에 따른 반도체 장치가 디지털 카메라에 적용되는 경우, 심지어 전력 공급 없이도 정보가 유지될 수 있다. 또한, 기입 및 소거에 대한 열화가 야기되지 않는다. 또한, 그 동작 속도가 빠르다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치가 디지털 카메라에 적용되는 것이 바람직하다.
도 20f는 위의 실시 형태들 중 임의의 실시 형태에 따른 반도체 장치를 포함하는 텔레비전 세트를 예시한다. 텔레비전 세트(370)에서, 디스플레이부(373)은 하우징(371)에 포함된다. 디스플레이부(373)은 화상을 디스플레이할 수 있다. 여기서, 하우징(371)은 스탠드(375)에 의해 지지된다.
텔레비전 세트(370)는 하우징(371) 또는 별도의 원격 제어기(380)의 조작 스위치에 의해 조작될 수 있다. 채널 및 볼륨은 원격 제어기(380)의 조작 키(379)에 의해 제어될 수 있으며, 따라서, 디스플레이부(373) 위에 디스플레이되는 화상이 제어될 수 있다. 또한, 원격 제어기(380)에는 원격 제어기(380)로부터 출력되는 정보를 디스플레이하기 위한 디스플레이부(377)가 제공될 수 있다. 본 발명의 실시 형태에 따른 반도체 장치가 텔레비전 세트에 적용되는 경우, 심지어 전력 공급 없이도 정보가 유지될 수 있다. 또한, 기입 및 소거에 대한 열화가 야기되지 않는다. 또한, 그 동작 속도가 빠르다. 따라서, 본 발명의 실시 형태에 따른 반도체 장치가 텔레비전 세트에 적용되는 것이 바람직하다.
텔레비전 세트(370)에 수신기, 모뎀 등이 적절하게 제공된다는 점에 유의한다. 수신기를 이용하여, 일반 텔레비전 방송이 수신될 수 있다. 또한, 텔레비전 세트(370)가 모뎀을 통해 유선 또는 무선 접속에 의해 통신 네트워크에 접속되는 경우, 단방향(송신기에서 수신기로) 또는 양방향(송신기와 수신기 사이에, 수신기들 사이에 등) 정보 통신이 수행될 수 있다.
본 실시 형태에서 기술되는 구조, 방법 등은 다른 실시 형태들에서 기술되는 구조, 방법 등 중 임의의 것과 적절하게 결합될 수 있다.
본 출원은 2009년 11월 20일에 일본 특허청에 출원된 일본 특허 출원 번호 제2009-264552호에 기초하며, 그 전체 내용은 여기에 참조로 원용된다.
100: 기판
102: 보호층
104: 반도체 영역
106: 소자 분리 절연층
108a: 게이트 절연층
108b: 게이트 절연층
110a: 게이트 전극
112: 절연층
114: 불순물 영역
116: 채널 형성 영역
118: 측벽 절연층
120: 고농도 불순물 영역
122: 금속층
124: 금속 화합물 영역
126: 층간 절연층
128: 층간 절연층
130a: 소스 또는 드레인 전극
130b: 소스 또는 드레인 전극
130c: 전극
132: 절연층
134: 도전층
136a: 전극
136b: 전극
136c: 전극
136d: 게이트 전극
138: 게이트 절연층
140: 산화물 반도체층
142a: 소스 또는 드레인 전극
142b: 소스 또는 드레인 전극
144: 보호 절연층
146: 층간 절연층
148: 도전층
150a: 전극
150b: 전극
150c: 전극
150d: 전극
150e: 전극
152: 절연층
154a: 전극
154b: 전극
154c: 전극
154d: 전극
154e: 전극
160: 트랜지스터
162: 트랜지스터
200: 메모리 셀
201: 트랜지스터
202: 트랜지스터
203: 용량 소자
204: 트랜지스터
210: 메모리 셀 어레이
211: 판독 회로
212: 드라이버 회로
213: 드라이버 회로
215: 감지 증폭기
220: 메모리 셀
221: 트랜지스터
222: 트랜지스터
223: 용량 소자
301: 본체
302: 하우징
303: 디스플레이부
304: 키보드
311: 본체
312: 스타일러스
313: 디스플레이부
314: 조작 버튼
315: 외부 인터페이스
320: e-북 리더기
321: 하우징
323: 하우징
325: 디스플레이부
327: 디스플레이부
331: 전원 버튼
333: 조작 키
335: 스피커
337: 힌지 유닛
340: 하우징
341: 하우징
342: 디스플레이 패널
343: 스피커
344: 마이크로폰
345: 조작 키
346: 포인팅 장치
347: 카메라 렌즈
348: 외부 접속 단자
349: 태양 전지
350: 외부 메모리 슬롯
361: 본체
363: 접안부
364: 조작 스위치
365: 디스플레이부B
366: 배터리
367: 디스플레이부 A
370: 텔레비전 세트
371: 하우징
373: 디스플레이부
375: 스탠드
377: 디스플레이부
379: 조작 키
380: 원격 제어기

Claims (40)

  1. 반도체 장치로서,
    소스 라인;
    비트 라인;
    신호 라인; 및
    워드 라인을 포함하고,
    복수의 메모리 셀은 상기 소스 라인과 상기 비트 라인 사이에 병렬로 접속되고,
    상기 복수의 메모리 셀 중 하나는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터, 및 용량 소자를 포함하고,
    상기 제1 트랜지스터는 반도체 재료를 포함하는 기판에 제공되고,
    상기 제2 트랜지스터는 산화물 반도체층을 포함하고,
    상기 제1 게이트 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나, 및 상기 용량 소자의 하나의 전극은 서로 전기적으로 접속되고,
    상기 소스 라인, 및 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 하나는 서로 전기적으로 접속되고,
    상기 비트 라인, 및 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 다른 하나는 서로 전기적으로 접속되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 신호 라인 및 상기 제2 게이트 전극은 서로 전기적으로 접속되고,
    상기 워드 라인, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나, 및 상기 용량 소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 신호 라인, 및 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고,
    상기 워드 라인, 상기 제2 게이트 전극, 및 상기 용량 소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 트랜지스터는 상기 반도체 재료를 포함하는 기판 위의 제2 게이트 전극, 상기 제2 게이트 전극 위의 제2 게이트 절연층, 상기 제2 게이트 절연층 위의 산화물 반도체층, 및 상기 산화물 반도체층에 전기적으로 접속되는 제2 소스 전극 및 제2 드레인 전극을 포함하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 재료를 포함하는 기판은 단결정 반도체 기판 또는 SOI 기판인, 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  7. 제1항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 포함하는, 반도체 장치.
  8. 제1항에 있어서,
    상기 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함하는, 반도체 장치.
  9. 제1항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5 x 1019 원자/cm3 이하인, 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 1 x 10-13A 이하인, 반도체 장치.
  11. 반도체 장치로서,
    소스 라인;
    비트 라인;
    신호 라인;
    워드 라인;
    제1 선택 라인;
    제2 선택 라인;
    제3 게이트 전극에서 상기 제1 선택 라인에 전기적으로 접속되는 제3 트랜지스터; 및
    제4 게이트 전극에서 상기 제2 선택 라인에 전기적으로 접속되는 제4 트랜지스터를 포함하고,
    복수의 메모리 셀이 상기 소스 라인과 상기 비트 라인 사이에 병렬로 접속되고,
    상기 복수의 메모리 셀 중 하나는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터, 및 용량 소자를 포함하고,
    상기 제1 트랜지스터는 반도체 재료를 포함하는 기판에 제공되고,
    상기 제2 트랜지스터는 산화물 반도체층을 포함하고,
    상기 제1 게이트 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나, 및 상기 용량 소자의 하나의 전극은 서로 전기적으로 접속되고,
    상기 소스 라인, 및 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 하나는 서로 전기적으로 접속되고,
    상기 비트 라인, 및 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고,
    상기 비트 라인은 상기 제3 트랜지스터를 통해 상기 제1 드레인 전극에 전기적으로 접속되고,
    상기 소스 라인은 상기 제4 트랜지스터를 통해 상기 제1 소스 전극에 전기적으로 접속되는, 반도체 장치.
  12. 제11항에 있어서,
    상기 신호 라인 및 상기 제2 게이트 전극은 서로 전기적으로 접속되고,
    상기 워드 라인, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나, 및 상기 용량 소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치.
  13. 제11항에 있어서,
    상기 신호 라인, 및 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고,
    상기 워드 라인, 상기 제2 게이트 전극, 및 상기 용량 소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치.
  14. 제11항에 있어서,
    상기 제2 트랜지스터는 상기 반도체 재료를 포함하는 기판 위의 상기 제2 게이트 전극, 상기 제2 게이트 전극 위의 제2 게이트 절연층, 상기 제2 게이트 절연층 위의 상기 산화물 반도체층, 및 상기 산화물 반도체층에 전기적으로 접속되는 상기 제2 소스 전극 및 상기 제2 드레인 전극을 포함하는, 반도체 장치.
  15. 제11항에 있어서,
    상기 반도체 재료를 포함하는 기판은 단결정 반도체 기판 또는 SOI 기판인, 반도체 장치.
  16. 제11항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  17. 제11항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 포함하는, 반도체 장치.
  18. 제11항에 있어서,
    상기 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함하는, 반도체 장치.
  19. 제11항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5 x 1019 원자/cm3 이하인, 반도체 장치.
  20. 제11항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 1 x 10-13 A 이하인, 반도체 장치.
  21. 반도체 장치로서,
    소스 라인;
    비트 라인;
    신호 라인; 및
    워드 라인을 포함하고,
    복수의 메모리 셀은 상기 소스 라인 및 상기 비트 라인 사이에 병렬로 접속되고,
    상기 복수의 메모리 셀 중 하나는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터, 및 용량 소자를 포함하고,
    상기 제1 트랜지스터는 반도체 재료를 포함하는 기판에 제공되고,
    상기 제2 트랜지스터는 산화물 반도체층을 포함하고,
    상기 제1 게이트 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나, 및 상기 용량 소자의 하나의 전극은 서로 전기적으로 접속되고,
    상기 소스 라인, 및 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 하나는 서로 전기적으로 접속되고,
    상기 비트 라인, 및 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고,
    상기 제1 트랜지스터는 상기 반도체 재료를 포함하는 기판에 제공되는 채널 형성 영역, 상기 채널 형성 영역을 개재하도록 제공되는 불순물 영역들, 상기 채널 형성 영역 위의 제1 게이트 절연층, 상기 제1 게이트 절연층 위의 상기 제1 게이트 전극, 및 상기 불순물 영역들에 전기적으로 접속되는 상기 제1 드레인 전극 및 상기 제1 소스 전극을 포함하는, 반도체 장치.
  22. 제21항에 있어서,
    상기 신호 라인 및 상기 제2 게이트 전극은 서로 전기적으로 접속되고,
    상기 워드 라인, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나, 및 상기 용량 소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치.
  23. 제21항에 있어서,
    상기 신호 라인, 및 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고,
    상기 워드 라인, 상기 제2 게이트 전극, 및 상기 용량 소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치.
  24. 제21항에 있어서,
    상기 제2 트랜지스터는 상기 반도체 재료를 포함하는 기판 위의 제2 게이트 전극, 상기 제2 게이트 전극 위의 제2 게이트 절연층, 상기 제2 게이트 절연층 위의 산화물 반도체층, 및 상기 산화물 반도체층에 전기적으로 접속되는 제2 소스 전극 및 제2 드레인 전극을 포함하는, 반도체 장치.
  25. 제21항에 있어서,
    상기 반도체 재료를 포함하는 기판은 단결정 반도체 기판 또는 SOI 기판인, 반도체 장치.
  26. 제21항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  27. 제21항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 포함하는, 반도체 장치.
  28. 제21항에 있어서,
    상기 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함하는, 반도체 장치.
  29. 제21항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5 x 1019 원자/cm3 이하인, 반도체 장치.
  30. 제21항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 1 x 10-13A 이하인, 반도체 장치.
  31. 반도체 장치로서,
    소스 라인;
    비트 라인;
    신호 라인;
    워드 라인;
    제1 선택 라인;
    제2 선택 라인;
    제3 게이트 전극에서 상기 제1 선택 라인에 전기적으로 접속되는 제3 트랜지스터; 및
    제4 게이트 전극에서 상기 제2 선택 라인에 전기적으로 접속되는 제4 트랜지스터를 포함하고,
    복수의 메모리 셀은 상기 소스 라인 및 상기 비트 라인 사이에 병렬로 접속되고,
    상기 복수의 메모리 셀 중 하나는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터, 및 용량 소자를 포함하고,
    상기 제1 트랜지스터는 반도체 재료를 포함하는 기판에 제공되고,
    상기 제2 트랜지스터는 산화물 반도체층을 포함하고,
    상기 제1 게이트 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나, 및 상기 용량 소자의 하나의 전극은 서로 전기적으로 접속되고,
    상기 소스 라인, 및 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 하나는 서로 전기적으로 접속되고,
    상기 비트 라인, 및 상기 제1 소스 전극 및 상기 제1 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고,
    상기 비트 라인은 상기 제3 트랜지스터를 통해 상기 제1 드레인 전극에 전기적으로 접속되고,
    상기 소스 라인은 상기 제4 트랜지스터를 통해 상기 제1 소스 전극에 전기적으로 접속되고,
    상기 제1 트랜지스터는 상기 반도체 재료를 포함하는 기판 내에 제공되는 채널 형성 영역, 채널 형성 영역을 개재하도록 제공되는 불순물 영역들, 상기 채널 형성 영역 위의 제1 게이트 절연층, 상기 제1 게이트 절연층 위의 상기 제1 게이트 전극, 및 상기 불순물 영역들에 전기적으로 접속되는 상기 제1 드레인 전극 및 상기 제1 소스 전극을 포함하는, 반도체 장치.
  32. 제31항에 있어서,
    상기 신호 라인 및 상기 제2 게이트 전극은 서로 전기적으로 접속되고,
    상기 워드 라인, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나, 및 상기 용량 소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치.
  33. 제31항에 있어서,
    상기 신호 라인, 및 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고,
    상기 워드 라인, 상기 제2 게이트 전극, 및 상기 용량 소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치.
  34. 제31항에 있어서,
    상기 제2 트랜지스터는 상기 반도체 재료를 포함하는 기판 위의 제2 게이트 전극, 상기 제2 게이트 전극 위의 제2 게이트 절연층, 상기 제2 게이트 절연층 위의 산화물 반도체층, 상기 산화물 반도체층에 전기적으로 접속되는 제2 소스 전극 및 제2 드레인 전극을 포함하는, 반도체 장치.
  35. 제31항에 있어서,
    상기 반도체 재료를 포함하는 기판은 단결정 반도체 기판 또는 SOI 기판인, 반도체 장치.
  36. 제31항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  37. 제31항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 포함하는, 반도체 장치.
  38. 제31항에 있어서,
    상기 산화물 반도체층은 In2Ga2ZnO7의 결정을 포함하는, 반도체 장치.
  39. 제31항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5 x 1019 원자/cm3 이하인, 반도체 장치.
  40. 제31항에 있어서,
    상기 제2 트랜지스터의 오프 전류는 1 x 10-13A 이하인, 반도체 장치.
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