KR20040039006A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

반도체 메모리 소자 및 그 제조방법 Download PDF

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Abstract

유전막의 누설 전류를 감소하여 캐패시턴스를 개선시킬 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자는, 반도체 기판상에 형성되는 실린더 형상의 하부 전극, 상기 하부 전극의 내측벽 및 바닥부에 형성되는 제 1 유전막, 상기 제 1 유전막 상부 및 상기 노출된 하부 전극 표면에 형성되는 제 2 유전막을 포함한다. 이때, 상기 제 1 유전막은 상기 제 2 유전막에 비하여 유전율은 낮지만 스텝 커버리지가 우수한 막으로 형성된다. 이러한 제 1 유전막으로는 Al2O3, SiO2, Si3N4, HfO2또는 ZrO2막이 이용될 수 있다.

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 유전막의 누설 전류 특성을 개선할 수 있는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM(dynamic random access memory) 소자의 정보를 저장하는 캐패시터의 경우에도 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 용량을 가질 것이 요구되고 있다. 여기서, 캐패시터의 용량을 개선시키기 위한 방법으로는 하부 전극의 면적을 증대시키는 법, 유전막을 박막화하는 법, 및 유전막의 유전율을 증대시키는 법이 있다.
하부 전극의 면적을 증대시키는 방법으로는, 하부 전극을 실린더(cylinder)형 및 핀(fin)형 등과 같이 3차원 형태로 형성시키는 방법이 있다. 그러나, 3차원 형태로 하부 전극을 형성하는 방법은 캐패시터의 용량을 증대시키는 방법에 있어서 가장 효과적이기는 하나, 복잡한 제조 공정이 요구되고, 공정중 하부 전극의 파손이 잦다. 또한, 유전막을 박막화시키는 방법에 있어서, 반도체 메모리 소자의 집적도가 증대됨에 따라, 100Å 이하의 두께를 갖는 유전막이 요구된다. 이때, 유전막의 두께가 100Å이하로 얇아지면, 소위 파울러-노드하임(Fowler-Nodheim) 전류에 의하여 박막의 신뢰성이 저하된다.
이에 현재에는 캐패시터의 고 용량을 확보하기 위하여, 높은 유전 상수를 갖는 유전막을 캐패시터에 도입하는 기술이 연구 개발되고 있다. 높은 유전 상수를갖는 유전막으로는 TaO, AlO, HfO, ZrO 및 TiO와 같은 고유전막, PZT(Pb(Zr1-xTix)O3), SBT(StxBiyTiOx), BST(BaSrTiO3), STO(SrTiO3) 및 BTO(BaTiO3)와 같은 강유전막이 이용될 수 있다.
여기서, 도 1을 참조하여 고유전막을 갖는 반도체 메모리 소자의 제조방법에 대하여 설명하도록 한다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상부에 콘택 플러그(20)를 갖는 제 1 층간 절연막(15)을 형성한다. 이러한 제 1 층간 절연막(15) 상부에 제 2 층간 절연막(25), 에치 스톱퍼(30) 및 몰드 산화막(도시되지 않음)을 순차적으로 증착한다음, 콘택 플러그(20)가 노출되도록 몰드 산화막, 에치 스톱퍼(30) 및 제 2 층간 절연막(25)을 식각하여, 하부 전극 영역을 한정한다. 그후, 하부 전극 영역내에 실린더(cylinder) 타입의 하부 전극(35)을 형성하고, 몰드 산화막(도시되지 않음)을 제거한다음, 하부 전극(35) 표면에 고유전율을 갖는 유전막(40)을 형성한다.
그러나, 상기와 같은 종래의 반도체 메모리 소자는 다음과 같은 문제점을 갖는다.
현재 유전막으로 사용되는 고유전막(혹은 강유전막)은 비교적 스텝 커버리지(step coverage) 특성이 열악하므로, 이를 보완하기 위하여 CVD(chemical vapor deposition) 방식으로 증착되고 있다. 그러나, 이와같은 CVD 방식으로 고유전막을 증착하는 경우, 고유전막 형성시 제공되는 프리커서(precursor)가 충분한 증기 압력(vapor pressure)을 확보하지 못하게 되어, 일반적으로 프리커서의 공급이 원활하지 않다.
더욱이, 하부 전극의 어스펙트 비가 증가하게 되면, 실린더 형상의 하부 전극의 내측벽 및 바닥부에 더욱 더 프리커서가 원하게 공급되지 않게 되어, 도 1에 도시된 바와 같이, 유전막(40)이 실린더 형태의 하부 전극(35)의 내측벽 및 바닥부에 균일한 두께로 형성되지 않거나, 심한 경우 단선되는 문제점이 발생한다.
여기서, 도 2는 종래의 고유전막을 갖는 반도체 메모리 소자를 나타낸 SEM 사진으로서, 도 2에 의하면 비교적 디자인 룰이 큰 경우(0.12㎛)인데도 불구하고, 유전막의 스텝 커버리지(step coverage)가 60 내지 70% 정도로 낮다. 이러한 점을 감안하여 볼 때, 0.12㎛ 이하의 디자인 룰을 가지고 반도체 메모리 소자를 제작하게 되면, 스텝 커버리지가 더 크게 저하될 것이라고 예측할 수 있다.
이와같이, 하부 전극(35) 표면에 유전막(40)이 고르게 피복되지 않고, 또는 단절되어지면 캐패시터의 누설 전류가 증가하게 되어, 캐패시턴스가 저하된다.
도 3a 및 도 3b는 종래의 반도체 메모리 소자의 누설 전류를 나타낸 그래프로서, 도 3a는 스택형으로 하부 전극을 형성할 때의 누설 전류를 나타내고, 도 3b는 실린더형으로 하부 전극을 형성할 때의 누설 전류를 나타낸다.
도 3a에 의하면, 하부 전극이 스택형으로 형성되어 있으므로, 디자인 룰이 작더라도, 비교적 안정한 누설 전류를 보인다. 그러나, 도 3b에 의하면, 실린더 형태로 하부 전극을 제작하는 경우, 도 3a와 비교하여 볼 때 누설 전류가 급격히 증대되었음을 알 수 있다. 이는 하부 전극이 3차원적인 실린더 형상으로 형성됨에 따라, 하부 전극의 내측벽 및 바닥부에 유전막이 제대로 피복되지 않아, 누설 전류가크게 증가되었음을 유추할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 유전막의 누설전류를 방지하여 캐패시턴스를 증대시킬 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 반도체 메모리 소자의 단면도이다.
도 2는 종래의 반도체 메모리 소자의 SEM 사진이다.
도 3a 및 도 3b는 종래의 반도체 메모리 소자의 누설 전류를 나타낸 그래프이다.
도 4a 내지 도 4c는 본 발명의 일 실시예를 설명하기 위한 각 공정별 단면도이다.
도 5는 본 발명의 다른 실시예를 보여주는 단면도이다.
도 6a 및 도 6b는 스텝 커버리지에 따른 셀 캐패시턴스를 나타낸 그래프이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 136 : 하부 전극
140 : 제 1 유전막 145 : 제 2 유전막
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다. 본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
상기한 본 발명의 기술적 과제를 달성하기 위한 반도체 메모리 소자는, 반도체 기판상에 형성되는 실린더 형상의 하부 전극, 상기 하부 전극의 내측벽 및 바닥부에 형성되는 제 1 유전막, 상기 제 1 유전막 상부 및 상기 노출된 하부 전극 표면에 형성되는 제 2 유전막을 포함한다.
이때, 상기 제 1 유전막은 상기 제 2 유전막에 비하여 유전율은 낮지만 스텝 커버리지가 우수한 막으로 형성된다. 이러한 제 1 유전막으로는 Al2O3, SiO2, Si3N4, HfO2또는 ZrO2막이 이용될 수 있으며, 제 2 유전막으로는 Ta2O5, HfO2, ZrO2및 TiO와 같은 고유전막 또는 PZT(Pb(ZrTi)O3), SBT(SrBi2Ta2O9), BST((Ba,Sr)TiO3), STO(SrTiO3), BTO(BaTiO3), (Pb,La)(Zr,Ti)O3또는 Bi4Ti3O12와 같은 강유전막이 이용될 수 있다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 하부 전극 영역을 갖는 몰드 산화막을 형성하고, 상기 하부 전극 영역 및 절연막 상부에 하부 전극용 물질을 증착한다. 그후에, 상기 하부 전극용 물질 상부에 제 1 유전막을 증착하고, 상기 제 1 유전막 및 하부 전극용 물질을 몰드 산화막 표면이 노출되도록 제거하여, 실린더 형상의 하부 전극을 형성한다. 그후, 상기 몰드 산화막을 제거한 후에, 상기 노출된 하부 전극 표면 및 제 1 유전막 표면에 제 2 유전막을 형성한다.
여기서, 상기 제 1 유전막 및 하부 전극용 물질은 CMP(chemical mechanical polishing) 또는 에치백 방식으로 몰드 산화막 표면이 노출되도록 제거하는 것이 바람직하며, 이러한 CMP 방식 또는 에치백 방식은 복수번 진행하는 것이 바람직하다.
또한, 상기 하부 전극 물질을 증착하는 단계와 상기 유전막을 증착하는 단계 사이에 하부 전극 표면을 클리닝하기 위한 단계를 더 포함할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예를 설명하기 위한 각 공정별 단면도이다.
도 4a를 참조하여, 반도체 기판(100) 상부에 제 1 층간 절연막(110)을 형성한다. 반도체 기판(100)과 제 1 층간 절연막(110) 사이에는 도면에는 도시되지 않았지만 MOS 트랜지스터 및 비트 라인등 그 밖의 소자들이 형성되어 있다. 층간 절연막(110) 내부의 소정 부분에 MOS 트랜지스터의 소오스 영역(도시되지 않음) 또는 소오스 영역과 콘택되는 연결 부재(도시되지 않음)와 콘택되도록 콘택 플러그(115)를 형성한다.
콘택 플러그(115)가 형성되어 있는 제 1 층간 절연막(110) 상부에 제 2 층간 절연막(120), 에치 스톱퍼(125) 및 몰드 산화막(130)을 순차적으로 형성한다. 제 2 층간 절연막(120)으로는 예를 들어, 실리콘 산화막 또는 실리콘 질화막이 이용될 수 있고, 에치 스톱퍼(125)로는 제 2 층간 절연막(120) 및 몰드 산화막(130)과 식각 선택비가 상이한 막, 예를 들어 탄탈륨 산화막이 이용될 수 있다. 몰드 산화막(130)은 알려진 바와 같이 이후 형성될 하부 전극의 높이를 결정하는 막으로, 예를 들어 실리콘 산화막으로 형성될 수 있다. 그리고 나서, 콘택 플러그(115)가 노출되도록 몰드 산화막(130), 에치 스톱퍼(125) 및 제 2 층간 절연막(120)을 식각하여 하부 전극 영역(H)을 한정한다. 이때, 하부 전극 영역(H)은 원통형 즉, 실린더 형태로 형성될 수 있다.
그후, 하부 전극 영역(H) 및 몰드 산화막(130) 상부에 하부 전극용 물질(135)을 증착한다. 하부 전극용 물질(135)로는 예를 들어, Ru, Pt, Ir과 같은 귀금속막 또는 도핑된 폴리실리콘막이 이용될 수 있다. 그 다음, 하부 전극용 물질(135) 표면의 계면 안정화를 위하여 클리닝 공정을 실시한다음, 하부 전극용 물질(135) 상부에 제 1 유전막(140)을 증착한다. 제 1 유전막(140)은 비록 그의 유전율이 고유전막의 유전율보다는 낮더라도, 박막의 두께로 균일하게 증착될 수 있는 절연막이 이용된다. 이러한 절연막으로는 Al2O3, SiO2, Si3N4, HfO2또는 ZrO2막이 이용될 수 있으며, 이러한 물질들은 스텝 커버리지를 최대화할 수 있는 증착법, 예를 들어, CVD 방식으로 형성될 수 있다. 이때, 제 1 유전막(140)은 캐패시터의 유전막으로 작용되기 보다는 이후 형성될 메인 유전층의 역할을 하는 제 2 유전막(도시되지 않음)의 불균일한 두께 또는 단선을 보완하는 역할을 하며, 제 1 유전막(140)의두께는 동일한 반도체 메모리 소자 즉, 캐패시터 형성 조건을 통하여 제 2 유전막의 두께 보상이 가능한 정도로 정해진다. 그후, 제 1 유전막(140) 상부에 희생 산화막(150)을 증착한다.
도 4b를 참조하여, 몰드 산화막(130) 표면이 노출되도록 CMP(chemical mechanical polishing) 또는 에치백(etchback) 방식으로 희생 산화막(150), 제 1유전막(140) 및 하부 전극용 물질(135)을 제거하여, 실린더 형태의 하부 전극(136)을 한정한다. 이와같이 하부 전극(136)을 형성하기 위한 CMP 공정 및 에치백 공정을 노드 분리 공정이라 하며, 제 1 유전막(140)의 형성으로 추가적인 CMP 공정 및 에치백 공정을 실시할 수 있다. 그리고 나서, 잔류하는 희생 산화막(150) 및 몰드 산화막(130)을 공지의 습식 식각 방식으로 제거한다.
다음, 도 4c를 참조하여, 하부 전극(136) 표면, 에치 스톱퍼(125) 및 제 1 유전막(140) 표면에 캐패시터의 메인 유전층으로서 제 2 유전막(145)을 증착한다. 제 2 유전막(145)은 Ta2O5, HfO2, ZrO2및 TiO와 같은 고유전막, PZT(Pb(ZrTi)O3), SBT(SrBi2Ta2O9), BST((Ba,Sr)TiO3), STO(SrTiO3), BTO(BaTiO3), (Pb,La)(Zr,Ti)O3또는 Bi4Ti3O12와 같은 강유전막이 이용될 수 있다. 이러한 고유전율을 갖는 제 2 유전막(145)은 앞서 종래 기술에서도 설명하였듯이 스텝 커버리지 특성이 열악해서, 도 4c에서와 같이 실린더 형태의 하부 전극(136)의 상측 내벽에만 형성된다. 하지만, 본 실시예에서는 제 2 유전막(145)의 단선을 보상할 수 있는 제 1 유전막(140)이 형성되어 있으므로, 캐패시터 유전막의 단선 또는 불균일한 두께로 인한 누설 전류 발생을 방지할 수 있다.
이와같은 제 2 유전막(145a)은 도 5에 도시된 바와 같이, 후막으로 증착할 수 있다. 이러한 경우, 스텝 커버리지 특성을 보다 개선할 수 있다. 하지만, 캐패시턴스는 일부 감소될 수 있다.
도 6a 및 도 6b는 스텝 커버리지에 따른 셀 캐패시턴스를 나타낸 그래프로서, 도 6a는 종래의 반도체 메모리 소자의 경우를 나타내고, 도 6b는 본 발명에 따른 경우를 나타낸다. 아울러, 이들 그래프는 하부 전극의 높이를 1.5㎛로 하고, 제 1유전막(도 6b에만 해당됨)으로는 Al2O3막을 사용하고, 제 2 유전막(도 6a의 경우 캐패시터 유전막)으로는 HfO2막을 75Å두께로 증착하였을때의 데이터를 나타낸 것이다.
먼저, 도 6a에 도시된 바와 같이, 종래의 반도체 메모리 소자의 캐패시터는, 유전막이 하부 전극 내측벽에 고르게 또는 제대로 증착되기 어렵다. 이에따라, 스텝 커버리지가 열악해질수록 셀 캐패시턴스가 감소하였다.
한편, 도 6b에 도시된 바와 같이, 본 발명의 반도체 메모리 소자의 캐패시터는, 비록 어스펙트 비의 증대로 제 2 유전막(145)이 제대로 피복되지 않는다 하더라도, 제 2 유전막(145)의 두께 및 단선을 보상하는 제 1 유전막(140)이 형성되어 있으므로, 누설 전류가 감소된다. 이에따라, 스텝 커버리지가 열악하더라도 셀 캐패시턴스에 큰 영향을 미치지 않음을 알 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 하부 전극과 메인 유전막 사이에 메인 유전막의 스텝 커버리지 특성을 보완하는 버퍼 유전막을 형성한다. 이에따라, 메인 유전막이 하부 전극 표면에 제대로 증착되지 않아 불균일한 두께를 갖거나 혹은 단선되더라도, 버퍼 유전막에 의하여 메인 유전막의 두께 또는 단선이 보완된다. 이에따라, 하부 전극의 어스펙트비 증가로 인하여, 유전막의 스텝 커버리지 특성이 열악해지더라도 누설 전류의 발생 및 캐패시턴스의 감소를 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (11)

  1. 반도체 기판상에 형성되는 실린더 형상의 하부 전극;
    상기 하부 전극의 내측벽 및 바닥부에 형성되는 제 1 유전막;
    상기 제 1 유전막 상부 및 상기 노출된 하부 전극 표면에 형성되는 제 2 유전막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 제 1 유전막은 상기 제 2 유전막에 비하여 유전율은 낮지만 스텝 커버리지가 우수한 막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 제 1 유전막은 Al2O3, SiO2, Si3N4, HfO2또는 ZrO2막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 2 항에 있어서, 상기 제 2 유전막은 Ta2O5, HfO2, ZrO2및 TiO와 같은 고유전막 또는 PZT(Pb(ZrTi)O3), SBT(SrBi2Ta2O9), BST((Ba,Sr)TiO3), STO(SrTiO3), BTO(BaTiO3), (Pb,La)(Zr,Ti)O3또는 Bi4Ti3O12와 같은 강유전막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 반도체 기판상에 하부 전극 영역을 갖는 몰드 산화막을 형성하는 단계;
    상기 하부 전극 영역 및 절연막 상부에 하부 전극용 물질을 증착하는 단계;
    상기 하부 전극용 물질 상부에 제 1 유전막을 증착하는 단계;
    상기 제 1 유전막 및 하부 전극용 물질을 몰드 산화막 표면이 노출되도록 제거하여, 실린더 형상의 하부 전극을 형성하는 단계;
    상기 몰드 산화막을 제거하는 단계; 및
    상기 노출된 하부 전극 표면 및 제 1 유전막 표면에 제 2 유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 제 1 유전막은 상기 제 2 유전막에 비하여 유전율은 낮지만 스텝 커버리지가 우수한 막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 제 1 유전막은 Al2O3, SiO2, Si3N4, HfO2또는 ZrO2막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 제 2 유전막은 Ta2O5, HfO2, ZrO2및 TiO와 같은 고유전막 또는 PZT(Pb(ZrTi)O3), SBT(SrBi2Ta2O9), BST((Ba,Sr)TiO3), STO(SrTiO3), BTO(BaTiO3), (Pb,La)(Zr,Ti)O3또는 Bi4Ti3O12와 같은 강유전막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제 5 항에 있어서, 상기 제 1 유전막 및 하부 전극용 물질은 CMP(chemical mechanical polishing) 또는 에치백 방식으로 몰드 산화막 표면이 노출되도록 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 CMP 방식 또는 에치백 방식은 복수번 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제 5 항에 있어서, 상기 하부 전극 물질을 증착하는 단계와 상기 유전막을 증착하는 단계 사이에 하부 전극 표면을 클리닝하기 위한 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100750558B1 (ko) * 2004-12-31 2007-08-20 삼성전자주식회사 반도체 장치의 커패시터 형성 방법

Cited By (1)

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KR100750558B1 (ko) * 2004-12-31 2007-08-20 삼성전자주식회사 반도체 장치의 커패시터 형성 방법

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