CN117673080A - 一种静电放电保护结构及其制备方法 - Google Patents
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Abstract
本公开提供了一种静电放电保护结构及其制备方法，其中，所述静电放电保护结构，包括：衬底；多个并排设置的晶体管，所述晶体管包括位于所述衬底内的第一源区、第一漏区和位于所述第一源区和所述第一漏区之间的第一沟道区，以及位于所述第一沟道区上的第一栅极；位于所述第一漏区内的泄放结构，所述泄放结构包括位于所述衬底内的第二源区、位于所述第二源区两侧的第二沟道区和位于所述第二沟道区上的第二栅极，所述第二栅极围绕所述第二源区；其中，所述第一源区、所述第一栅极、所述第二源区和所述第二栅极与接地端连接，所述第一漏区与静电放电端连接。
Description
技术领域
本公开涉及半导体集成电路领域，尤其涉及一种静电放电保护结构及其制备方法。
背景技术
芯片设计过程中，GGMOS(Gate Ground MOS)作为一种常用的静电释放(Electro-Static Discharge，ESD)保护器件，用于ESD器件中的静电泄放，使内部电路免于ESD器件的冲击。但是由于单位长度GGMOS电荷泄放能力有限，一般会通过增大器件长度和栅齿数(Finger)来提高电流泄放能力，因此用于ESD保护的GGMOS需要大的版图面积。与此同时由于版图面积增大，并且不同finger之间共用一个衬底电极，由于不同finger到衬底电极距离不同，finger之间存在导通不均匀的等现象，这样使得GGMOS的设计值和实测值存在较大差异。为了提高ESD器件的鲁棒特性，GGMOS的设计值一般都几倍于要求值，这样极大的浪费了芯片面积，也增加了GGMOS ESD保护电路的设计难度。
发明内容
本公开提供了一种静电放电保护结构及其制备方法，以至少解决现有技术中存在的以上技术问题。
根据本公开的第一方面，提供了一种静电放电保护结构，包括：
衬底；
多个并排设置的晶体管，所述晶体管包括位于所述衬底内的第一源区、第一漏区和位于所述第一源区和所述第一漏区之间的第一沟道区，以及位于所述第一沟道区上的第一栅极；
位于所述第一漏区内的泄放结构，所述泄放结构包括位于所述衬底内的第二源区、位于所述第二源区两侧的第二沟道区和位于所述第二沟道区上的第二栅极，所述第二栅极围绕所述第二源区；其中，
所述第一源区、所述第一栅极、所述第二源区和所述第二栅极与接地端连接，所述第一漏区与静电放电端连接。
在一实施方式中，还包括：
位于所述衬底内的第一掺杂类型的阱区；
环形掺杂区，位于所述衬底内，并环绕在所述第一掺杂类型的阱区的外围。
在一实施方式中，还包括：
浅沟槽隔离结构，位于所述第一掺杂类型的阱区内；
所述浅沟槽隔离结构上覆盖有所述第一栅极。
在一实施方式中，所述第一漏区和所述第一源区的导电类型为N型，所述第二源区的导电类型为P型。
在一实施方式中，在平行于所述衬底平面的方向上，所述泄放结构的宽度小于所述第一漏区的宽度。
根据本公开的第二方面，提供了一种静电放电保护结构的制备方法，包括：
提供衬底；
形成多个并排设置的晶体管，所述晶体管包括位于所述衬底内的第一源区、第一漏区和位于所述第一源区和所述第一漏区之间的第一沟道区，以及位于所述第一沟道区上的第一栅极；
形成位于所述第一漏区内的泄放结构，所述泄放结构包括位于所述衬底内的第二源区、位于所述第二源区两侧的第二沟道区和位于所述第二沟道区上的第二栅极，所述第二栅极围绕所述第二源区；其中，
所述第一源区、所述第一栅极、所述第二源区和所述第二栅极与接地端连接，所述第一漏区与静电放电端连接。
在一实施方式中，还包括：
在提供所述衬底后，形成位于所述衬底内的第一掺杂类型的阱区；
形成位于所述衬底内的环形掺杂区，所述环形掺杂区环绕在所述第一掺杂类型的阱区的外围。
在一实施方式中，还包括：
在形成所述第一掺杂类型的阱区之前，形成位于所述第一掺杂类型的阱区内的浅沟槽隔离结构，所述浅沟槽隔离结构上覆盖有所述第一栅极。
在一实施方式中，所述第一漏区和所述第一源区的导电类型为N型，所述第二源区的导电类型为P型。
在一实施方式中，在平行于所述衬底平面的方向上，所述泄放结构的宽度小于所述第一漏区的宽度。
本公开中的静电放电保护结构及其制备方法，通过在晶体管的第一漏区内设置泄放结构，如此，第一漏区离两侧的第一源区较远的区域能够通过泄放结构将电荷尽快释放，有利于均匀放电；同时泄放结构位于第一漏区内，而不需要额外的区域来设置泄放结构，因此降低了版图面积。
应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1示出了本公开实施例提供的静电放电保护结构的电路结构图；
图2示出了本公开实施例提供的静电放电保护结构的俯视图；
图3示出了沿图2中A-A’方向的剖视图；
图4a示出了本公开实施例中形成第一掩模层之后的截面示意图；
图4b示出了本公开实施例中形成第一光刻胶层之后的截面示意图；
图4c示出了本公开实施例中形成第一沟槽之后的截面示意图；
图4d示出了本公开实施例中形成第一隔离层之后的截面示意图；
图4e示出了本公开实施例中形成第二介质层之后的截面示意图；
图4f示出了本公开实施例中形成第二隔离层之后的截面示意图；
图4g示出了本公开实施例中去除第一介质层和第一掩模层之后的截面示意图；
图4h示出了本公开实施例中形成第三介质层之后的截面示意图；
图4i示出了本公开实施例中形成第一掺杂类型的阱区之后的截面示意图；
图4j示出了本公开实施例中去除第三介质层之后的截面示意图；
图4k示出了本公开实施例中形成栅极导电材料层之后的截面示意图；
图4l示出了本公开实施例中形成第一栅极和第二栅极之后的截面示意图；
图4m示出了本公开实施例中形成第四介质层之后的截面示意图；
图4n示出了本公开实施例中形成侧墙之后的截面示意图；
图4o示出了本公开实施例中形成晶体管和泄放结构之后的截面示意图；
图4p示出了本公开实施例中形成层间介质层之后的截面示意图；
图4q示出了本公开实施例中形成第二沟槽之后的截面示意图；
图4r示出了本公开实施例中形成第二接触插塞之后的截面示意图；
图4s示出了本公开实施例中形成金属层之后的截面示意图；
图4t示出了本公开实施例中形成钝化层之后的截面示意图；
图4u示出了本公开实施例中形成沟槽之后的截面示意图。
部件号说明：
10、衬底；
101、第一掺杂类型的阱区；
102、环形掺杂区；
20、栅极导电材料层；
21、晶体管；
211、第一源区；
212、第一漏区；
213、第一栅极；
214、第一沟道区；
22、泄放结构；
221、第二源区；
222、第二栅极；
223、第二沟道区；
30、浅沟槽隔离结构；
31、第一沟槽；
301、第一隔离层；
302、第二隔离层；
401、第一介质层；
402、第一掩模层；
403、第一光刻胶层；
404、第二介质层；
405、第三介质层；
406、栅极介质层；
407、第二掩模层；
408、第四介质层；
409、侧墙；
501、第二沟槽；
50、第二接触插塞；
60、金属层；
70、钝化层；
801、沟槽；
90、第一接触插塞。
具体实施方式
应该理解，可以使用下面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开实施例提供了一种静电放电保护结构，图1示出了本公开实施例提供的静电放电保护结构的电路结构图，图2示出了本公开实施例提供的静电放电保护结构的俯视图。
图1示出了本公开实施例提供的静电放电保护结构的电路结构图。本申请中，第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。在半导体层中注入N型掺杂剂，例如P、As，可以形成N型半导体层。在半导体层中掺入P型掺杂剂，例如B，可以形成P型半导体层。
如图1，静电放电保护结构包括衬底10。衬底10为第一掺杂类型，于一实施例中为P型掺杂。
在一实施例中，衬底10可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底(Silicon on Insulator，SOI)、绝缘体上锗(Germanium on Insulator，GOI)衬底等。
静电放电保护结构还包括位于衬底10内的第一掺杂类型的阱区101，于一实施例中，第一掺杂类型的阱区101为P型阱区。第一掺杂类型的阱区101的掺杂浓度大于衬底10的掺杂浓度，较高的掺杂浓度能降低导通电阻。
静电放电保护结构还包括环形掺杂区102，环形掺杂区102由衬底10上表面向下延伸至其内部，并环绕在第一掺杂类型的阱区101的外围。于一实施例中，环形掺杂区102为第一掺杂类型，于一具体实施例中，环形掺杂区102为P型重掺杂。
静电放电保护结构还包括位于第一掺杂类型的阱区101内的第一沟槽31，第一沟槽31由衬底10上表面向下延伸至其内部，第一沟槽31内形成有第一隔离层301和第二隔离层302，第一隔离层301和第二隔离层302共同形成浅沟槽隔离结构30，其中，第一隔离层301覆盖第一沟槽31的侧壁和底部并在第一沟槽31内形成填充空间，第二隔离层302填充在填充空间内。
于一实施例中，第一隔离层301和第二隔离层302的材料包括但不限于二氧化硅，第一隔离层301的厚度为100A左右。
静电放电保护结构还包括多个并排设置的晶体管21，晶体管21包括位于衬底10内的第一源区211、第一漏区212和位于第一源区211和第一漏区212之间的第一沟道区214，以及位于第一沟道区214上方的第一栅极213。其中，第一栅极213位于衬底10上。
在一实施例中，第一源区211和第一漏区212的导电类型为N型，因此第一源区211、第一掺杂类型的阱区101和第一漏区212形成为一个寄生NPN晶体管。第一栅极213的材料包括但不限于多晶硅。
第一源区211和第一栅极213与接地端(VSS)连接，第一漏区212与静电放电端(PAD)连接。
在一实施例中，浅沟槽隔离结构30上覆盖有第一栅极213，能够降低界面陷阱电荷对器件性能的影响。
参见图1，静电放电保护结构还包括泄放结构22，泄放结构22包括位于衬底10内的第二源区221、位于第二源区221两侧的第二沟道区223和位于第二沟道区223上的第二栅极222。其中，第二栅极222位于衬底10上。
第二源区221的导电类型为P型。第二源区221与接地端(VSS)连接。第二栅极222的材料包括但不限于多晶硅。
如图1所示，静电放电保护结构还包括覆盖第一栅极213和第二栅极222的侧壁的侧墙409，以及位于衬底10上的栅极介质层406，其中，第一栅极213和第二栅极222位于栅极介质层406上。
侧墙409和栅极介质层406的材料包括但不限于二氧化硅。
图2示出了本公开实施例提供的静电放电保护结构的俯视图。如图2所示，泄放结构22位于第一漏区212内，第二栅极222围绕第二源区221设置。
在平行于衬底10平面的方向上，泄放结构22的宽度小于第一漏区212的宽度。如果泄放结构22的宽度大于第一漏区212的宽度，则泄放结构22会将第一漏区212断开，影响器件结构的性能。
本公开实施例中，通过在第一漏区212中设置泄放结构22，如此，第一漏区212离两侧的第一源区211较远的区域能够通过泄放结构22将电荷尽快释放，有利于均匀放电，提高器件的导通均匀性。
在一实施例中，静电放电保护结构的触发电压可以通过改变第一栅极213和第二栅极222的宽度进行灵活调节，使得器件均匀导通。
如图2所示，静电放电结构还包括多个第一接触插塞90，位于环形掺杂区102、第一源区211、第一漏区212、第二源区221上，环形掺杂区102、第一源区211、第一漏区212、第二源区221通过第一接触插塞90电性引出。
第一接触插塞90的材料包括但不限于CoSi2。
图3示出了沿图2中A-A’方向的剖视图。如图3所示，静电放电保护结构还包括层间介质层410，层间介质层410位于栅极介质层406上，且覆盖第一栅极213和第二栅极222。于一实施例中，层间介质层410的材料包括但不限于二氧化硅。
静电放电保护结构还包括第二接触插塞50和位于第二接触插塞50上的金属层60，第二接触插塞50位于层间介质层410内，并与部分第一栅极213以及环形掺杂区102接触，将第一栅极213和环形掺杂区102与金属层60进行连接。第二接触插塞50的材料包括位于下部的钛和氮化钛，以及位于上部的金属钨。
静电放电保护结构还包括钝化层70，钝化层70覆盖层间介质层410和金属层60的表面。钝化层70包括厚度约8000A的磷酸盐玻璃层(PSG)和厚度约12000A的氮化硅层。钝化层70内形成有沟槽801，沟槽801暴露金属层60的部分表面，以便后续在沟槽801内形成焊盘(图中未示出)，通过焊盘与其他结构连接。
图4a至图4U出示了本公开一实施例的静电放电保护结构的制备方法的各阶段截面图。以下将结合图4a至图4u对本公开实施例提供的静电放电保护结构的制备方法进行说明。
图4a示出了本公开实施例中形成第一掩模层之后的截面示意图。请参见图4a，形成位于衬底10上的依次堆叠的第一介质层401和第一掩模层402。
在一实施例中，衬底10可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底(Silicon on Insulator，SOI)、绝缘体上锗(Germanium on Insulator，GOI)衬底等。衬底10为第一掺杂类型，于一实施例中为P型掺杂。
第一介质层401可以通过氧化以及化学气相沉积工艺形成。氧化工艺方法包括但不限定于：热氧化、化学气相沉积、物理气相沉积等工艺中的至少之一。优选为热氧化工艺。氧化物可以是二氧化硅。第一介质层401的厚度范围为100A～200A。第一介质层401可以缓解后续步骤对衬底的应力。
第一掩模层402可以通过化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Vapor Deposition，ALD)或其他沉积方法形成。优选为低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)。第一掩模层402的材料包括但不限于氮化硅，厚度大约为1600A。第一掩模层402可以作为刻蚀的硬掩模层以及后续化学机械研磨的停止层。
图4b示出了本公开实施例中形成第一光刻胶层之后的截面示意图。请参见图4b，在第一掩模层402上形成第一光刻胶层403，采用旋转涂覆工艺形成第一光刻胶层403，然后采用光刻图案化第一光刻胶层403，以形成位于第一光刻胶层403上的第一沟槽位置31’，后续利用第一沟槽位置31’刻蚀出第一沟槽。
图4c示出了本公开实施例中形成第一沟槽之后的截面示意图。请参见图4c，利用图4b中的第一光刻胶层403上的第一沟槽位置31’刻蚀第一掩模层402和第一介质层401，然后去除第一光刻胶层403；接着以第一掩模层402为掩模，刻蚀衬底10，以形成延伸至衬底10内的第一沟槽31。
其中，刻蚀工艺可以是湿法刻蚀工艺，也可以是干法刻蚀工艺。优选为干法刻蚀工艺。干法刻蚀工艺包括但不限定于离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀中的至少之一。
图4d示出了本公开实施例中形成第一隔离层之后的截面示意图。请参见图4d，采用薄膜生长工艺，在第一沟槽31的侧壁和底部上生长出场氧化物(Field Oxide，FOX)，场氧化物作为第一隔离层301，第一隔离层301在第一沟槽31内形成填充空间。其中，薄膜生长工艺包括热氧化工艺、化学气相沉积工艺、物理气相沉积工艺。本步骤中，优选为热氧化工艺。第一隔离层301的厚度约为100A。
本步骤中，在采用热氧化工艺形成第一隔离层301的同时，可以修复衬底10的刻蚀损伤，并使第一沟槽31的拐角圆润一些，减少接触面。
图4e示出了本公开实施例中形成第二介质层之后的截面示意图。请参见图4e，利用高密度等离子体化学气相沉积工艺(HDP-CVD)在第一沟槽31的填充空间内和第一掩模层402的上表面沉积二氧化硅层，以形成第二介质层404，然后通过快速热退火(rapidthermal annealing，RTA)修复HDP-CVD工艺对衬底10的损伤。
图4f示出了本公开实施例中形成第二隔离层之后的截面示意图。请参见图4f，以第一掩模层402为停止层，通过化学机械研磨(CMP)工艺去除位于第一掩模层402上的第二介质层，保留位于第一沟槽31的填充空间内的第二介质层，以形成第二隔离层302，其中，第一隔离层301和第二隔离层302形成为浅沟槽隔离结构30。
图4g示出了本公开实施例中去除第一介质层和第一掩模层之后的截面示意图。请参见图4g，利用湿法刻蚀工艺去除图4f中的第一掩模层402和第一介质层401，优选采用磷酸去除第一掩模层402，然后采用一定比例的HF、NH4F和水去除第一介质层401。
图4h示出了本公开实施例中形成第三介质层之后的截面示意图。请参见图4h，第三介质层405可以通过氧化以及化学气相沉积工艺形成。氧化工艺方法包括但不限定于：热氧化、化学气相沉积、物理气相沉积等工艺中的至少之一。优选为热氧化工艺。氧化物可以是二氧化硅。第三介质层405的厚度范围为200A～300A。
通过形成第三介质层405，可以防止后续离子注入时的隧道效应。
图4i示出了本公开实施例中形成第一掺杂类型的阱区之后的截面示意图。请参见图4i，本步骤中，可以通过光刻技术将掩模板(图中未示出)上的第一掺杂类型的阱区的图案转移至晶圆上，形成第一掺杂类型的阱区的光刻胶图案，然后利用离子注入在衬底10中形成第一掺杂类型的阱区101。虽然图4i中在衬底10的上半部分都形成了第一掺杂类型的阱区101，但是在实际操作中，衬底10的上半部分中还有部分未形成第一掺杂类型的阱区101(图中未示出)。
图4j示出了本公开实施例中去除第三介质层之后的截面示意图。请参见图4j，本步骤中，采用湿法刻蚀工艺去除第三介质层405，优选采用50:1的HF和水去除第三介质层405。
本步骤中，去除第三介质层405是因为第三介质层405在经过上述离子注入后，表面会有杂质残留，如果不去除第三介质层405，会影响后续形成的结构的性能。
图4k示出了本公开实施例中形成栅极导电材料层之后的截面示意图。请参见图4k，先在衬底10表面形成栅极介质层406，栅极介质层406可以通过氧化以及化学气相沉积工艺形成。氧化工艺方法包括但不限定于：热氧化、化学气相沉积、物理气相沉积等工艺中的至少之一。优选为热氧化工艺。氧化物可以是二氧化硅。
然后在栅极介质层406上形成栅极导电材料层20，栅极导电材料层20可以通过炉管或化学气相沉积工艺形成。栅极导电材料层20的材料包括但不限于多晶硅。
继续参见图4k，在栅极导电材料层20上形成第二掩模层407。第二掩模层407为已经图案化后的掩模层，后续第二掩模层407为形成第一栅极和第二栅极的掩模。
图4l示出了本公开实施例中形成第一栅极和第二栅极之后的截面示意图。请参见图4l，以图4k中的第二掩模层407为掩模，通过光刻技术将第二掩模层407上的图案转移至栅极导电材料层20上，以形成第一栅极213和第二栅极222。
在一实施例中，第一栅极213还覆盖在浅沟槽隔离结构30上，以便能够降低界面陷阱电荷对器件性能的影响。
图4m示出了本公开实施例中形成第四介质层之后的截面示意图。请参见图4m，形成第四介质层408，第四介质层408位于栅极介质层406上，并覆盖第一栅极213和第二栅极222。
第四介质层408为O-N-O叠层结构，在一具体实施例中，O-N-O叠层结构为二氧化硅-氮化硅-二氧化硅叠层结构。
图4n示出了本公开实施例中形成侧墙之后的截面示意图。请参见图4n，利用干法刻蚀工艺去除O-N-O叠层结构中的顶部的二氧化硅和氮化硅，刻蚀停止在底部的二氧化硅上，以形成覆盖第一栅极213和第二栅极222的侧壁的侧墙409。
图4o示出了本公开实施例中形成晶体管和泄放结构之后的截面示意图。请参见图4o，通过光刻技术将第二掺杂类型的掩模板(图中未示出)上的图案转移至晶圆上，然后注入第二掺杂类型的离子，形成第一源区211和第一漏区212。第一源区211、第一漏区212、位于第一源区211和第一漏区212之间的第一沟道区214以及位于第一沟道区214上的第一栅极213形成为晶体管21。于一实施例中，第一源区211和第一漏区212为N型掺杂。
继续参见图4o，通过光刻技术将第一掺杂类型的掩模板(图中未示出)上的图案转移至晶圆上，然后注入第一掺杂类型的离子，形成第二源区221和环形掺杂区102。第二源区221、围绕第二源区221的第二栅极222以及位于第二栅极222下方的衬底10内的第二沟道区223形成为泄放结构22。于一实施例中，第二源区221和环形掺杂区102为P型掺杂。
在此步骤中，第一栅极213和第二栅极222可以形成为注入第一掺杂类型的离子和第二掺杂类型的离子的自对准结构，降低了制程难度。
参见图2，泄放结构22位于第一漏区212内。
参见图1，第一源区211、第一栅极213、第二源区221和第二栅极222与接地端连接，第一漏区212与静电放电端连接。
本公开实施例中，通过在第一漏区212中设置泄放结构22，如此，第一漏区212离两侧的第一源区211较远的区域能够通过泄放结构22将电荷尽快释放，有利于均匀放电，提高器件的导通均匀性。
在一实施例中，静电放电保护结构的触发电压可以通过改变第一栅极213和第二栅极222的宽度进行灵活调节，使得器件均匀导通。
在一实施例中，如图2所示，在平行于衬底10平面的方向上，泄放结构22的宽度小于第一漏区212的宽度。如果泄放结构22的宽度大于第一漏区212的宽度，则泄放结构22会将第一漏区212断开，影响器件结构的性能。
在一实施例中，在形成晶体管21和泄放结构22之后，沉积一层二氧化硅(图中未示出)，将第一栅极213和第二栅极222进行覆盖；然后采用快速热处理工艺激活第一源区211、第一漏区212、第二源区221和环形掺杂区102的离子；接着形成多个第一接触插塞90。
形成第一接触插塞90的步骤如下：先通过光刻技术将掩模板(图中未示出)上的图案转移至光刻胶(图中未示出)上，再利用干法刻蚀工艺把没有光刻胶覆盖的二氧化硅去除，形成沟槽，然后清洗晶圆去除自然氧化物，再在沟槽内沉积钴和氮化钛，进行第一次快速热处理，处理温度为550℃，以形成Co2Si，再用湿法刻蚀工艺去除没有反应的钴和氮化钛，再进行第二次快速热处理，处理温度为850℃，以形成低阻CoSi2。
在一实施例中，如图2所示，第一接触插塞90位于环形掺杂区102、第一源区211、第一漏区212、第二源区221上，环形掺杂区102、第一源区211、第一漏区212、第二源区221通过第一接触插塞90电性引出。
图4p示出了本公开实施例中形成层间介质层之后的截面示意图。请参见图4p，形成层间介质层410，层间介质层410位于栅极介质层406上，且覆盖第一栅极213和第二栅极222。
层间介质层410可以通过化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Vapor Deposition，ALD)或其他沉积方法形成。优选为低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)。
在形成层间介质层410之后，通过CMP工艺将层间介质层410的表面磨平。
层间介质层410的材料包括但不限于二氧化硅。
图4q示出了本公开实施例中形成第二沟槽之后的截面示意图。请参见图4q，先通过光刻技术将掩模板(图中未示出)上的第二沟槽图案转移至光刻胶(图中未示出)上，再通过干法刻蚀工艺，利用等离子体轰击去除无光刻胶覆盖的区域的层间介质层410，以形成第二沟槽501。第二沟槽501暴露部分第一栅极213和环形掺杂区102的表面。
图4r示出了本公开实施例中形成第二接触插塞之后的截面示意图。请参见图4r，利用物理气相沉积工艺在第二沟槽501内沉积钛和氮化钛，再利用化学气相沉积工艺在第二沟槽501内沉积金属钨，最后通过CMP工艺进行磨平，以形成第二接触插塞50。
图4s示出了本公开实施例中形成金属层之后的截面示意图。请参见图4s，通过物理气相沉积工艺在层间介质层410上沉积一层金属层，然后通过光刻技术将掩模板(图中未示出)上的金属层图案转移至光刻胶(图中未示出)上，再通过干法刻蚀工艺去除没有光刻胶覆盖的金属层，以形成位于第二接触插塞50上的金属层60。
第一栅极213和环形掺杂区102通过第二接触插塞50与金属层60连接。
图4t示出了本公开实施例中形成钝化层之后的截面示意图。请参见图4t，通过化学气相沉积工艺形成钝化层70，钝化层70覆盖层间介质层410和金属层60的表面。
钝化层70包括厚度约8000A的磷酸盐玻璃层(PSG)和厚度约12000A的氮化硅层。
图4u示出了本公开实施例中形成沟槽之后的截面示意图。请参见图4u，通过光刻技术将掩模板(图中未示出)中的焊盘图案转移至光刻胶(图中未示出)上，利用干法刻蚀工艺去除没有被光刻胶覆盖的钝化层70，以在钝化层70内形成沟槽801，沟槽801暴露金属层60的部分表面，以便后续在沟槽801内形成焊盘(图中未示出)，通过焊盘与其他结构连接。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种静电放电保护结构，其特征在于，包括：
衬底；
多个并排设置的晶体管，所述晶体管包括位于所述衬底内的第一源区、第一漏区和位于所述第一源区和所述第一漏区之间的第一沟道区，以及位于所述第一沟道区上的第一栅极；
位于所述第一漏区内的泄放结构，所述泄放结构包括位于所述衬底内的第二源区、位于所述第二源区两侧的第二沟道区和位于所述第二沟道区上的第二栅极，所述第二栅极围绕所述第二源区；其中，
所述第一源区、所述第一栅极、所述第二源区和所述第二栅极与接地端连接，所述第一漏区与静电放电端连接。
2.根据权利要求1所述的静电放电保护结构，其特征在于，还包括：
位于所述衬底内的第一掺杂类型的阱区；
环形掺杂区，位于所述衬底内，并环绕在所述第一掺杂类型的阱区的外围。
3.根据权利要求2所述的静电放电保护结构，其特征在于，还包括：
浅沟槽隔离结构，位于所述第一掺杂类型的阱区内；
所述浅沟槽隔离结构上覆盖有所述第一栅极。
4.根据权利要求1所述的静电放电保护结构，其特征在于，
所述第一漏区和所述第一源区的导电类型为N型，所述第二源区的导电类型为P型。
5.根据权利要求1所述的静电放电保护结构，其特征在于，
在平行于所述衬底平面的方向上，所述泄放结构的宽度小于所述第一漏区的宽度。
6.一种静电放电保护结构的制备方法，其特征在于，包括：
提供衬底；
形成多个并排设置的晶体管，所述晶体管包括位于所述衬底内的第一源区、第一漏区和位于所述第一源区和所述第一漏区之间的第一沟道区，以及位于所述第一沟道区上的第一栅极；
形成位于所述第一漏区内的泄放结构，所述泄放结构包括位于所述衬底内的第二源区、位于所述第二源区两侧的第二沟道区和位于所述第二沟道区上的第二栅极，所述第二栅极围绕所述第二源区；其中，
所述第一源区、所述第一栅极、所述第二源区和所述第二栅极与接地端连接，所述第一漏区与静电放电端连接。
7.根据权利要求6所述的方法，其特征在于，还包括：
形成位于所述衬底内的第一掺杂类型的阱区；
形成位于所述衬底内的环形掺杂区，所述环形掺杂区环绕在所述第一掺杂类型的阱区的外围。
8.根据权利要求7所述的方法，其特征在于，还包括：
在形成所述第一掺杂类型的阱区之前，形成位于所述第一掺杂类型的阱区内的浅沟槽隔离结构，所述浅沟槽隔离结构上覆盖有所述第一栅极。
9.根据权利要求6所述的方法，其特征在于，
所述第一漏区和所述第一源区的导电类型为N型，所述第二源区的导电类型为P型。
10.根据权利要求6所述的方法，其特征在于，
在平行于所述衬底平面的方向上，所述泄放结构的宽度小于所述第一漏区的宽度。
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