KR20000057890A - 절연 형성 방법과 전류 누설 감소 방법 및 반도체 디바이스 - Google Patents

절연 형성 방법과 전류 누설 감소 방법 및 반도체 디바이스 Download PDF

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Abstract

얕은 트렌치 절연 바이어스의 기생 누설에 있어 감소는 질화물 라이너와 액티브 실리콘 측벽 사이의 거리가 실리콘 질화물 라이너를 증착시키기 이전에 실리콘 절연 산화물 층을 증착시킴으로써 증가되어 진다고 볼 수 있다. 바람직하게는, 이 절연 산화물 층은 테트라에틸오르소실리케이트를 포함한다. 이 방법은 반도체 웨이퍼 안으로 한 개 이상의 얕은 트렌치 절연을 에칭, 트렌치 안으로 절연 산화물 층을 증착, 트렌치 안에 열적 산화물을 성장시키고, 트렌치 안에 실리콘 질화물 라이너를 증착하는 단계로 구성된다. 열적 산화물은 절연 산화물 층의 증착 이전 또는 이후에 성장될 수 있다.

Description

절연 형성 방법과 전류 누설 감소 방법 및 반도체 디바이스{SHALLOW TRENCH ISOLATION (STI) WITH BILAYER OF OXIDE-NITRIDE FOR VLSI APPLICATIONS}
본 발명은 반도체 디바이스의 제조, 특히 커패시터 어레이 내에서 다양한 트랜지스터를 격리하기 위해 얕은 트랜치 절연(STI) 바이어스를 갖는 DRAMS(dynamic random access memories)에 관한 것이다.
얕은 트랜치 절연(STIs)에서 실리콘 질화물(Si3N4) 라이너의 사용은 0.25㎛ 그라운드규칙에서 트랜치에 기반한 DRAM에서 실리콘 결함을 제거하기 위해 필수적인 것으로 증명되었다. 기가비트 세대들을 위한 치수의 축소가 고려되는 것과 함께, 산소가 트렌치 저장 커패시터 안으로 침투하는 것을 효율적으로 차단할 수 있는 질화물 라이너는 필수품이라 여겨졌다. 그러나 이 STI에서 현재 사용되는 질화물 라이너의 결점 하나는 전하를 트랩(trapp)하는데 있어서의 그 효과이다. 질화물 라이너가 액티브 실리콘 측벽 가까이 위치함에 따라, (1)STI-경계 근방에서의 누설(STI-bounded perimeter leakage), (2) 노드 대 P-웰 정션 간의 누설 (3) 매립된 PFET(P-channel field effect transistor) 핫 캐리어 열화를 한층 악화시킨다고 한다.
액티브 실리콘 측벽으로의 질화물 라이너의 근접은 (에칭 관련 손상을 보상하기 위해) STI내에 초기에 성장된 열적 산화물의 총량에 심각한 제한을 가한다. STI에서 더 얇은 (즉 130Å보다 적은) 산화물을 성장시키는 것은 전위 형성(dislocation formation)을 감소시키는데 있어 잇점이 있다고 밝혀졌다. 또한, 차후의 어레이 셀의 축소는, STI에서 성장된 초기 산화물의 두께가 전위 생성을 방지하기 위해 감소될 것을 요구할 가능성이 크다. 그러나, 만약 실리콘 측벽과 질화물 라이너사이의 산화물이 130Å 미만이면 PFET 디바이스는 심각하게 성능저하가 일어난다고 한다. 그러므로 실리콘 질화물 라이너와 액티브 실리콘 측벽 사이에 일정한 거리를 유지하는 것이 유익하고 이상적이므로 어레이에서 기생 누설을 최소화시키고 PFET 핫 캐리어 열화를 감소시키며, 게다가 산소가 트렌치 커패시터 안쪽으로 확산하는 것을 차단할 수 있다.
HO 등에 허여되고 본 발명의 양수인에게 양도된 미국 특허 제 5,643,823은 산소 장벽 박막으로서 얕은 트렌치 절연내의 단결정 실리콘 질화물 라이너를 개시한다. 그러나 이 참조문헌은 어레이내의 기생 누설이 PFET 핫 캐리어 열화에서 최소화되도록 실리콘 질화물 라이너와 액티브 실리콘 측벽 사이의 일정한 거리를 유지하지 못한다.
오카다 등에 허여된 미국 특허 제 4,700,464에 반도체 본체내에 U자형 격리 그루브(groove)를 형성하고, 이 그루브내에 실리콘 이산화물 및 실리콘 질화물 박막을 형성한 다음, 이 그루브를 다결정 실리콘으로 채우고 그 상부에 실리콘 이산화물 캡을 형성하는 공정이 개시되어 있다. 실리콘 질화물 박막은 전위의 전개를 방지하는 실리콘 이산화물 캡의 확장에 의해 생성된 응력(stresses)을 흡수한다. 이러한 참조문헌은 U-그루브 안의 다결정 실리콘과 기판의 표면상에 형성된 와이어링 사이에서, 또는 와이어링 근처에서 형성된 전극들 간에 단락회로 형성을 방지하는데 실리콘 이산화물 박막을 사용하는 것을 교시한다.
보즈 등에 허여된 미국 특허 제 5,492,858은 절연 트렌치의 열적으로 산화된 애칭된 표면상에 부합적으로 증착된 실리콘 질화물 라이너의 사용을 개시한다. 질화물 라이너는 차후의 부합적 유전체 충진물과의 보다 내구성 있는 결합을 형성하고, 하부 열 산화물 및/또는 기판을 후속 처리 중의 산화로부터 보호하는 데 있어, 열 산화물보다 더 수용성 있는 표면을 제공한다. 질화물이 산화물보다 더 좋은 장벽이 되므로 질화물 라이너는 또한 후속 공정 단계 동안의 오염으로부터 실리콘 액티브 영역을 보호하기 위해 제공된다. 이 참조문헌은 실리콘 기판을 평탄화하는 것 같은 후속 공정을 강화시키기 위해 실리콘 질화물 라이너를 사용하는 것에 관한 것이다. 그것은 기생 누설을 감소시키기 위한 수단으로서 라이너의 사용을 교시하거나 또한 암시하지는 않는다.
갈리 등에 허여된 미국 특허 제 5,516,721은 절연 구조를 채우기 위해 액상(liquid phase) 산화물 재료를 사용한 절연 구조를 개시한다. 이 참조문헌은 절연 구조내의 실리콘 질화물 라이너를 교시하거나 또한 암시하지는 않는다.
쿠퍼 등에 허여된 미국 특허 제 5,604,159는 비아(via)를 실리콘 기판 내의 에칭함으로써 컨택트 구조, 즉 플러그를 만드는 방법을 개시한다. 이 참조문헌은 기생 누설의 문제를 해결하기 위한 컨택트 구조 내의 실리콘 질화물 라이너를 교시하거나 또한 암시하지는 않는다.
문 등에 허여된 미국 특허 제 5,719,085는 반도체 기판에서 개구부를 형성하고, 첫 번째로 이 개구부를 산화시킨 다음, 플루오르화 수소산을 포함하는 습식 에칭으로 이 산화된 개구부를 에칭하고, 다음에 두 번째로 이 개구부를 산화시키는 방법을 개시한다. 이 참조문헌은 얕은 트렌치 절연 구조내의 실리콘 질화물 라이너를 교시하지도 나타내지도 않는다.
이러한 문제와 종래 기술의 결함을 염두해 둠으로써, 본 발명의 목적은 기생 누설이 감소된 STI 비아를 제공하는데 있다.
본 발명의 또 다른 PFET 핫 캐리어 열화가 감소된 STI 비아를 제공하는 데 있다.
본 발명의 다른 목적 및 본 장점은 어느 정도 분명해지고 명세서로부터 어느 정도 명확해 질 것이다.
당업자에게 명백한 위의 목적 및 다른 목적 및 장점은 첫 번째 측면에 있어서,
a) 웨이퍼 상에 배치된 패드 산화물 층과 패드 산화물 상에 배치된 패드 질화물 층을 갖는 실리콘 웨이퍼를 제공하는 단계,
b) 웨이퍼 안으로 하나 이상의 얕은 트렌치 절연을 에칭하는 단계,
c) 트렌치 안으로 절연 산화물 층을 증착시키는 단계와,
d) 트렌치 안에 열적 산화물을 성장시키는 단계와,
e) 트렌치 안에 실리콘 질화물 라이너를 증착시키는 단계를 포함하는 전류의 누설이 감소된 반도체 본체내에 절연을 형성하는 방법에 관한 것으로 본 발명에 의해 달성될 것이다.
바람직하게는, 절연 산화물 층은 테트라에틸오르소실리케이트 또는 보로포스포실리케이트 글래스를 포함한다. 절연 산화물 층은 테트라에틸오르소실리케이트를 포함하는데 트렌치 안으로 테트라에틸오르소실리케이트 층을 증착하는 상기 단계는 약 200mTorr내지 약 1Torr의 낮은 압력에서 발생한다. 열적 산화물은 트렌치 안으로 절연 산화물 층을 증착하는 단계 이전 또는 이후에 성장될 수 있다.
바람직하게는, 패드 산화물 층은 약 50내지 약 100Å사이의 두께를 갖고, 패드 질화물 층은 약 1200내지 약 2400Å사이의 두께를 갖고, 절연층은 약 50내지 약 300Å의 두께를 갖는 테트라에틸오르소실리케이트를 포함하며, 실리콘 질화물 라이너는 약 55Å의 두께를 갖는다.
다른 측면에서, 본 발명은 a) 그 위에 배치된 유전체 층이 배치된 실리콘 웨이퍼를 제공하는 단계와, b) 웨이퍼안으로 적어도 하나의 트렌치를 에칭하는 단계와 c) 트렌치안으로 절연층을 증착하는 단계와, d) 트렌치 안의 절연 층을 통하여 열적 산화물을 성장시키는 단계와, e) 절연층과 열적 산화물 상으로 실리콘 질화물 라이너를 증착하는 단계를 포함하는 반도체 디바이스의 절연 트렌치 안에서 전류 누설을 감소시키는 방법에 관한 것이다.
바람직하게는, 절연층은 약 200mTorr내지 약 1Torr 사이의 낮은 압력에서 증착된, 약 50내지 약 300Å의 두께를 갖는 테트라에틸오르소실리게이트를 포함한다. 바람직하게는, 열적 산화물은 약 100Å의 두께를 갖고 실리콘 질화물 라이너는 약 55Å의 두께를 갖는다.
다른 측면에 있어서, 본 발명은 a) 그 위에 유전체 층이 배치된 실리콘 웨이퍼를 제공하는 단계와, b) 웨이퍼 안으로 적어도 하나의 트렌치를 에칭하는 단계와, c) 트렌치 안에 열적 산화물을 성장시키는 단계와, d) 열적 산화물 상으로 절연 층을 증착하는 단계와, e) 절연층 상으로 실리콘 질화물 라이너를 증착시키는 단계를 포함하는 반도체 디바이스의 절연 트렌치 내에서 전류 누설을 감소시키는 방법에 관한 것이다.
바람직하게는, 절연 층은 약 50내지 약 300Å의 두께를 갖는 약 200mTorr내지 1Torr사이의 낮은 압력에서 배치된 테트라에틸오르소실리케이트를 포함한다. 보다 바람직하게는, 열적 산화물은 약 100Å의 두께를 가지고 실리콘 질화물 라이너는 약 55Å의 두께를 갖는다. 이 방법은 단계 (e)이전에, 열적 산화물 및 절연 층을 고온에서 어닐링(annealing)하는 단계를 더 포함할 것이다.
또 다른 측면에서, 본 발명은 그 위에 하나 이상의 전기적 디바이스가 형성된 반도체 기판과, 전기적 디바이스를 절연시키기 위해 기판상에 형성된 다수의 얕은 트렌치 절연부와, 트렌치 안에서 성장된 열적 산화물을 갖는 절연체, 열적 산화물 상의 테트라에틸오르소실리케이트 층과, 테트라에틸오르소실리케이트 층 상의 실리콘 질화물 라이너와, 트렌치를 실질적으로 채운 절연 재료를 포함하는 반도체 디바이스에 관한 것이다.
마지막 측면에서, 본 발명은 그 위에 하나 이상의 전기적 디바이스가 형성된 반도체 기판과, 전기 디바이스를 절연시키기 위해 기판 상에 형성된 다수의 얕은 트렌치 절연부와, 트렌치 안으로 증착된 테트라에틸오르소실리케이트 층을 갖는 상기 절연부와, 테트라에틸오르소실리케이트 층을 통하여 성장된 열적 산화물 ―테트라에틸오르소실리케이트 및 열적 산화물은 고온에서 어닐링된다 ―과 어닐링된 테트라에틸오르소실리케이트 및 열적 산화물 층 상으로 증착된 실리콘 질화물 라이너와, 트렌치를 실질적으로 채우는 절연 재료를 포함하는 반도체 디바이스에 관한 것이다.
도 1은 실리콘 기판 안으로 에칭된 얕은 트렌치 절연을 갖는 반도체 웨이퍼의 부분 수직 단면도,
도 2는 기판에 증착된 부합적인 절연층을 갖는 반도체 웨이퍼의 부분 수직 단면도,
도 3은 증착된 절연층을 통하여 성장된 열적 산화물을 갖는 반도체 웨이퍼의 부분 수직 단면도,
도 4는 페시베이션 재료로 채워진 얕은 트렌치 절연을 갖는 반도체 웨이퍼의 부분 수직 단면도,
도 5는 본 발명의 또 다른 실시예에 따른 반도체 웨이퍼의 부분 수직 단면도로서 열적 산화물이 얕은 트렌치 절연에서 성장되어 있는 도면,
도 6은 페시베이션 재료로 채워진 얕은 트렌치 절연 내부에 절연박막 및 실리콘 질화물 라이너를 갖는 반도체 웨이퍼의 부분 수직 단면도.
본 발명의 바람직한 실시예를 설명함에 있어서, 첨부 도면의 도 1내지 도6이 참조될 것이며 이 도면에서 유사한 참조 부호는 본 발명의 유사한 구성 요소를 지칭한다. 본 발명의 특징은 도면에서 반드시 축적대로 도시되는 것은 아니다.
도 1에서 4는 본 발명의 첫 번째 바람직한 실시예를 도시한다. 도 1에서, 반도체 기판(10)은 그 위에 증착된 패드 유전체 층을 갖데, 상기 패드 유전체 층은, 패드 산화물 층(13),보다 바람직하게는 실리콘 산화물과, 패드 질화물 층(15), 보다 바람직하게는 실리콘 질화물을 포함한다. 실리콘 기판 상의 패드 유전체 층은 약 0.25㎛ 깊이의 얕은 트렌치 절연 비아(17)을 형성하기 위하여 당 분야에서 잘 알려진 프로세스, 바람직하게는 건식 에칭 공정에 따라 패터닝되고 에칭된다. 패드 질화물 층(15)은 비아(17)에 인접한 상부코너를 형성하는 부분(16)을 포함한다. 에칭 공정 후에, 이 절연 비아는 묽은 플루오르화 수소산(DHF), 과산화 황, 황 A (H2O2:NH4OH:H20)와 황 B(H2O:HCL:H2O2) 용액의 혼합물을 이용하여 습식 세정(wet clean)된다. 습식 세정 다음에, HF/글리세롤 에치는 도 2에 도시된 바에 따라 패드 질화물 층(15)의 상부 코너(16:도 1 참조)를 부분적으로 제거하거나 또는 "풀 백(pull back)"하기 위해 측벽으로부터 패트 질화물 약 20㎚를 제거하는데 사용된다. 패드 질화물 층(15)의 상부 코너(16)의 제거는 절연 비아가 공극-없이(void-free) 페시베이션으로 실질적으로 채워지도록 해준다.
질화물 층(15)의 상부 코너(16) 제거 후에, 절연 산화물 층(20)은 실리콘 기판(10)상으로 및 트렌치(17) 안으로 부합적으로 증착된다. 절연 산화물 층(20)의 증착은 당 분야에서 잘 알려진 장치를 이용하여, 약 500내지 약 600℃의 온도와 약 200mTorr내지 약 1Torr의 압력에서 바람직하게 발생한다. 절연 산화물 층(20)의 두께는 이상적으로 약 20내지 약 300Å의 범위를 가져야 하고, 또는 절연 산화물 층(20)이 절연 비아의 측벽과 바닥을 따라 부합적으로 증착되도록 하는 정도의 두께를 가져야 한다. 바람직하게는, 절연 산화물 층은 테트라에틸오르소실리케이트를 포함한다.
절연 산화물 층(20)의 낮은 압력에서의 증착에 이어서, 열적 산화물은 도 3에서 도시된 바와 같이 층(25)을 형성하기 위해 약 1 분내지 10분의 주기동안 약 1000℃의 고온 산화 프로세스를 이용하여, 그 증착된 절연 산화물 층(20)을 통하여 성장된다. 열적 산화물의 두께는, 실리콘 결정 결함이 형성되지 않도록, 조절된다. 바람직하게는, 열적 산화물은 약 20내지 약 200Å의 두께를, 최대한 바람직하게는 약 100Å의 두께를 갖는다. 반응실의 환경내에 약 3.0% 염화수소 산을 투입하면, 증착된 절연 산화물 층(20)을 통한 열적 산화물의 성장 속도가 증가된다.
도 4에서, 반도체 웨이퍼는 절연 비아내에 증착된 실리콘 질화물 라이너(43)를 더 포함한다. 바람직하게는, 실리콘 질화물 라이너는 약 55Å의 두께를 갖는다. 실리콘 질화물 라이너(43)의 증착에 이어서, 절연 비아는 테트라에틸오르소실리케이트와 같은 페시베이션 재료(47)로 채워진다. 과잉 페시베이션 재료(47)는 화학 기계적 연마(chemical mechanical polishing)와 같은 당 분야에서 알려진 평탄화 프로세스에 의해 제거된다. 얕은 트렌치 절연 비아의 최종 형태는 패드 질화물 층(15)을 노출시키기 위해 연마하여 제거된다.
도 5와 6은 본 발명의 두 번째 실시예를 도시하는데, 여기서 얕은 트렌치 절연 비아내의 열적 산화물 층은 절연 산화물 층의 증착 이전에 성장되어 있다. 도 5는 패드 산화물 층(13)과 패드 질화물 층(15)을 포함하는 패드 유전체와 기판(10)을 갖는 반도체 웨이퍼의 일부를 도시한다. 바람직하게는, 패드 질화물 층(15)은 약 1200내지 약 2400Å의 두께를 갖는다. 바람직하게는, 패드 산화물 층(13)은 약 50내지 약 100Å의 두께를 갖는다. 패드 유전체는 얕은 트렌치 절연을 형성하는 동안 실리콘 기판(10)을 보호한다. 전형적으로 얕은 트렌치 절연은 약 0.25㎛의 깊이를 갖는다.
에칭 프로세스에 이어서, 얕은 트렌치 절연은 DHF, 과산화 황, 황 A 및 황 B 용액의 혼합물을 이용하여 습식 세정된다. 다시, HF/글리세롤 에치는 패즈 질화물 층(15)을 "풀 백"하기 위해 트렌치(17)에 인접한 패드 질화물 층(15)의 코너 일부를 제거하는데 사용된다. 패드 질화물 층(15)의 "풀 백"은 절연 비아가 반도체 웨이퍼 프로세싱 상에서 공극-없이 페시베이션 재료로 실질적으로 채워지도록 해준다. 패드 질화물 층(15)의 "풀 백"후에, 열적 산화물(23)은 얕은 트렌치 절연 비아에서 성장된다. 열적 산화물의 두께는 바람직하게는 약 50에서 약 200Å, 최대한 바람직하게는 약 100Å의 두께를 가짐으로써 실리콘 결정 결함을 피할 수 있을 정도로 잘 조절되어야 한다. 약 1분내지 10분 동안 약 1000℃에서의 고온 건식 산화 조건은 절연 비아에서 열적 산화물(23)을 성장시키기에 충분할 것이다.
일단 열적 산화물(23)이 절연 비아에서 성장되면, 절연 산화물 층(20)은 반도체 웨이퍼상에서, 그리고 트렌치(17)안으로 부합적으로 증착된다. 절연 산화물 층(20)은, 보다 바람직하게는, 약 500내지 약 600℃ 온도에서 약 200mTorr내지 1Torr의 낮은 압력에서 테트라에틸오르소실리케이트로 증착된다. 절연 산화물 층은 약 50내지 약 300Å의 두께를 가져야 하고, 또는 이 박막이 얕은 트렌치 절연의 측벽과 바닥을 따라 부합적으로 증착되도록 하는 정도의 두께를 가져야 한다. 테트라에틸오르소실리케이트 박막내에 디보트(divot) 형성을 최소화하기 위해 고온 고속 열적 프로세스가 약 5초내지 약 120초의 처리시간 동안 약 1000℃ 보다 높은 온도에서 이용될 수 있다.
도 6에서, 실리콘 질화물 라이너(43)는 얕은 트렌치 절여부내로 약 55Å의 두께로 증착되고, 테트라에틸오르소실리케이트와 같은 페시베이션 재료(47)로 절연 비아를 다음과 같이 완전히 채운다. 과잉 페시베이션 재료(47)는 당분야에 알려진 방법에 따른 평탄화에 의해 제거함으로써 패드 질화물 층(15)를 노출시킨다.
얕은 트렌치 절연 프로세싱에서 산화물-질화물 이중층의 사용에 따른 많은 잇점들이 있다. 첫 번째로, 추가적인 산화물 층은 질화물 박막을 액티브 실리콘 영역의 측벽으로부터 더 멀리 밀어낸다. 실리콘 질화물 라이너는 액티브 실리콘 측벽 가까운 근방에 위치함으로써 어레이 접합 누설을 더욱 악화시키는 경향이 있다. 열적 산화 단계 이후에 저압 증착된 테트라에틸오르소실리케이트와 같은 추가적인 절연 산화물 층을 첨가함으로써, 어레이 접합 누설이 8배(fold) 만큼 감소된다는 것이 뜻밖에도 발견된다. 또한, 셀 누설의 주요 공헌자인 노드 대 p-웰 간의 누설이 20%만큼 감소한다. 이러한 결과는 질화물 라이너에 트랩된 포지티브(positive) 전하에 의해 초래된, 트렌치 측벽내의 STI에 따른 접합 누설의 감소로 인한 것이다.
절연 비아 라이너의 일부로서 추가적인 절연 산화물 층을 가지는 것에 따른 두 번째 장점은 깊은 트렌치 커패시터 위의 유전체 두께의 증가이다. 어떤 경우에 있어서, 커패시터를 커버하는 페시베이션 층은 깊은 트렌치 및 STI 화학 기계적 연마 단계로부터의 침식으로 인해 얇게 된다. 이것은 번인(burn in) 장애를 야기하고, 최악의 경우에는, 워드선-트렌치의 계면사이에서 단락을 일으킨다. 이 추가적인 절연 산화물 층은 이 효과를 최소화하는 경향이 있다.
다른 장점은 추가적인 절연 산화물 층이 얕은 트렌치 절연 비아에서 제 1 열적 산화의 감소를 허용한다는 것이다. 이 열적 산화 단계는, 이 열적 산화 단계가 액티브 실리콘 MESA를 트렌치 커패시터로 접속시키는 매립된 스트랩에서 대부분의 응력을 생성하기 때문에, 전위 형성을 줄이는 데 있어 매우 중요하다.
본 발명이 특정한 바람직한 실시예와 결합하여, 특히 설명되었지만, 다양한 대안, 수정 및 변형은 앞서 말한 기술 관점에서 본 분야의 당업자게에 명백할 것이다. 그러므로 첨부된 청구항은 그러한 대안,수정 및 변형이 본 발명의 사상과 범주내에 포함되는 것으로 간주된다.

Claims (44)

  1. 전류 누설이 감소된 반도체 본체내의 절연부를 형성하는 방법에 있어서,
    (a) 상기 웨이퍼 상으로 배치된 패드 산화물 층 및 상기 패드 산화물 상으로 배치된 패드 질화물 층을 갖는 실리콘 웨이퍼를 제공하는 단계와,
    (b) 상기 웨이퍼 안으로 하나 이상의 얕은 트렌치 절연을 에칭하는 단계와,
    (c) 상기 트렌치 안으로 절연 산화물 층을 증착하는 단계와,
    (d) 상기 트렌치 안에 열적 산화물을 성장시키는 단계와,
    (e) 상기 트렌치 안에 실리콘 질화물을 증착하는 단계
    를 포함하는 절연부 형성 방법.
  2. 제 1 항에 있어서,
    상기 단계 (c)는 상기 절연 산화물 층을 스퍼터 증착하는 단계를 포함하는 절연부 형성 방법.
  3. 제 1 항에 있어서,
    상기 단계 (c)는 테트라에틸오르소실리케이트 층을 증착하는 단계를 포함하는 절연부 형성 방법.
  4. 제 3항에 있어서,
    상기 트렌치 안으로 테트라에틸오르소실리케이트의 층을 증착하는 상기 단계는 약 100mTorr내지 약 1Torr의 낮은 압력에서 발생하는 절연부 형성 방법.
  5. 제 1 항에 있어서,
    상기 단계 (c)는 보로포스포실리케이트 글래스 층을 증착하는 단계를 포함하는 절연부 형성 방법.
  6. 제 1 항에 있어서,
    상기 단계 (b) 이후에
    제 1 플루오르화 수소산 혼합물로 상기 트렌치를 세정하는 단계와,
    플루오르화 수소산/글리세롤 에치로 상기 트렌치에 인접한 상기 패드 질화물 층의 일부를 제거하는 단계와,
    제 2 플루오르화 수소산 혼합물로 상기 트렌치를 세정하는 단계를 포함하는 절연 형성 방법.
  7. 제 6 항에 있어서,
    상기 트렌치의 측벽에 인접한 상기 패드 질화물 층의 일부를 제거하는 상기 단계는 상기 절연부가 절연 재료로 채워졌을 때 상기 절연부에서 공극을 감소시키는 절연부 형성 방법.
  8. 제 1 항에 있어서,
    페시베이션 재료로 상기 트렌치를 채우는 단계와,
    상기 페시베이션 재료의 과잉을 제거하기 위해 상기 웨이퍼를 평탄화하는 단계를 더 포함하는 절연부 형성 방법.
  9. 제 1 항에 있어서,
    상기 단계 (a)는 실리콘 웨이퍼에 약 50내지 약 100Å의 두께를 갖는 패드 산화물 층을 마련하는 단계를 포함하는 절연 형성 방법.
  10. 제 1 항에 있어서,
    상기 단계 (a)는 실리콘 웨이퍼에 약 1200내지 약 2400Å의 두께를 갖는 패드 질화물 층을 마련하는 단계를 포함하는 절연 형성 방법.
  11. 제 1 항에 있어서,
    상기 단계 (b)는 약 0.25㎛의 깊이를 갖는 하나 이상의 얕은 트렌치 절연부를 에칭하는 단계를 포함하는 절연 형성 방법.
  12. 제 1 항에 있어서,
    상기 단계 (c)는 약 50내지 약 300Å의 두께를 갖는 테트라오르소실리케이트 층을 증착하는 단계를 포함하는 절연부 형성 방법.
  13. 제 1 항에 있어서,
    상기 단계 (d)는 상기 열적 산화물을 약 100Å의 두께로 성장시키는 단계를 포함하는 절연부 형성 방법.
  14. 제 1 항에 있어서,
    상기 단계 (e)는 약 55Å의 두께를 갖는 실리콘 질화물 라이너를 증착하는 단계를 포함하는 절연부 형성 방법.
  15. 제 1 항에 있어서,
    상기 단계 (c)는 상기 단계 (d)와 이에 후속하는 단계 (e) 이전에 발생하는 절연부 형성 방법.
  16. 제 15 항에 있어서,
    상기 트렌치 안으로 상기 절연층을 증착하는 상기 단계는 약 200mTorr내지 약 1Torr의 낮은 압력에서 발생하는 절연부 형성 방법.
  17. 제 15 항에 있어서,
    상기 단계 (b) 이후에
    제 1 플루오르화 수소산 혼합물로 상기 트렌치를 세정하는 단계와,
    플루오르화 수소산/글리세롤 에치를 사용하여 상기 트렌치의 측벽에 인접한 상기 패드 질화물 층의 일부를 풀 백(pull back)하는 단계를 더 포함하는 절연부 형성 방법.
  18. 제 15 항에 있어서,
    상기 단계 (d)는 실리콘 결함이 상기 웨이퍼 내에 형성되지 않도록 하는 정도의 두께로 상기 절연 층을 통하여 상기 열적 산화물을 성장시키는 단계를 포함하는 절연부 형성 방법.
  19. 제 18 항에 있어서,
    상기 절연부를 통하여 상기 열적 산화물을 성장시키는 상기 단계는 건식 산화 조건 아래서 1000℃이상의 온도에서 약 3.0%의 염화 수소산에서 발생하는 절연부 형성 방법.
  20. 제 15 항에 있어서,
    (f) 상기 트랜치에 페시베이션 재료로 채우는 단계와,
    (g) 상기 페시베이션 재료의 과잉을 제거하기 위해서 상기 웨이퍼를 평탄화 단계를 더 포함하는 절연부 형성 방법.
  21. 제 1 항에 있어서,
    상기 단계 (d)는 상기 단계 (c)와 이에 후속하는 상기 단계 (e)이전에 발생하는 절연부 형성 방법.
  22. 제 21 항에 있어서,
    상기 트렌치 안으로 상기 절연 층을 증착하는 상기 단계는 약 200mTorr내지 약 1Torr의 낮은 압력에서 발생하는 절연부 형성 방법.
  23. 제 21 항에 있어서,
    상기 단계 (b) 이후에
    제 1 플루오르화 수소산 혼합물로 상기 트렌치를 세정하는 단계와,
    플루오르화 수소산/글리세롤을 사용하여 상기 트렌치의 측벽에 인접한 상기 패트 질화물 층의 일부를 제거하는 단계와,
    제 2 플루오르화 수소산 혼합물과 함께 상기 트렌치를 세정하는 단계를 더 포함하는 절연부 형성 방법.
  24. 제 21 항에 있어서,
    상기 단계 (e)이전에 상기 열적 산화물과 상기 절연층을 고온 어닐링하는 단계를 더 포함하는 절연부 형성 방법.
  25. 제 21 항에 있어서,
    (f) 페시베이션 재료로 상기 트렌치를 채우는 단계와,
    (g) 상기 페시베이션 재료의 과잉을 제거하기 위해 상기 웨이퍼 평탄화 단계를 더 포함하는 절연부 형성 방법.
  26. 반도체 디바이스의 절연 트렌치에서 전류 누설을 감소시키는 방법에 있어서,
    (a) 그 위에 배치된 유전체 층을 갖는 실리콘 웨이퍼를 마련하는 단계와,
    (b) 상기 웨이퍼 안으로 적어도 하나의 트렌치를 에칭하는 단계와,
    (c) 상기 트렌치 안으로 절연층을 증착하는 단계와,
    (d) 상기 트렌치 안에 상기 절연층을 통하여 열적 산화물을 성장시키는 단계와,
    (e) 상기 절연층 및 상기 열적 산화물 상으로 실리콘 질화물 라이너를 증착하는 단계를 포함하는 전류 누설 감소 방법.
  27. 제 26 항에 있어서,
    (f) 페시베이션 재료와 함께 상기 트렌치를 채우는 단계와,
    (g) 상기 페시베이션 재료의 과잉을 제거하는 단계를 더 포함하는 전류 누설 감소 방법.
  28. 제 26 항에 있어서,
    상기 단계 (c)는 약 200mTorr내지 약 1Torr의 낮은 압력에서 테트라에틸오르소실리케이트 층을 증착하는 단계를 포함하는 전류 누설 감소 방법.
  29. 제 28 항에 있어서,
    상기 단계 (c)는 약 20에서 약 300Å의 두께를 갖는 테트라에틸오르소실리케이트 층을 증착하는 단계를 포함하는 전류 누설 감소 방법.
  30. 제 28 항에 있어서,
    상기 단계 (d)는 약 3.0%의 염화 수소산 앞에서 건식 산화 조건 아래서 1000℃이상의 온도에서 발생하는 전류 누설 감소 방법.
  31. 제 26 항에 있어서,
    단계 (b) 이후에
    산성 용액으로 상기 트렌치를 세정하는 단계와,
    상기 트렌치에 인접한 상기 유전체 층의 일부를 제거하는 단계를 더 포함하는 전류 누설 감소 방법.
  32. 제 26 항에 있어서,
    상기 단계 (d)는 약 100Å의 두께로 열적 산화물을 성장시키는 단계를 포함하는 전류 누설 감소 방법.
  33. 제 26 항에 있어서,
    상기 단계 (e)는 약 55Å의 두께를 갖는 실리콘 질화물 라이너를 증착시키는 단계를 포함하는 전류 누설 감소 방법.
  34. 반도체 디바이스의 절연 트렌치에서 전류 누설을 감소시키는 방법에 있어서,
    (a) 그 위에 배치된 유전체 층을 갖는 웨이퍼를 마련하는 단계와,
    (b) 상기 웨이퍼 안으로 적어도 하나 이상의 트렌치를 에칭하는 단계와,
    (c) 상기 트렌치에서 열적 산화물을 성장시키는 단계와,
    (d) 상기 열적 산화물 상에서 절연층을 증착하는 단계와,
    (e) 상기 절연층 상으로 실리콘 질화물을 증착하는 단계
    를 포함하는 전류 누설 감소 방법.
  35. 제 34 항에 있어서,
    (f) 페시베이션 재료로 상기 트렌치를 채우는 단계와,
    (g) 상기 페시베이션 재료의 과잉을 제거하는 단계를 포함하는 전류 누설 감소 방법.
  36. 제 34 항에 있어서,
    상기 단계 (d)는 약 200mTorr내지 약 1Torr의 낮은 압력에서 테트라에틸오르소실리케이트 층을 증착하는 단계를 포함하는 전류 누설 감소 방법.
  37. 제 36 항에 있어서,
    상기 단계 (d)는 약 50내지 약 300Å의 두께를 갖는 테트라에틸오르소실리케이트 층을 증착하는 단계를 포함하는 전류 누설 감소 방법.
  38. 제 34 항에 있어서,
    상기 단계 (d)는 건식 산화 조건 아래서 1000℃이상의 높은 온도에서 발생하는 전류 누설 감소 방법.
  39. 제 34 항에 있어서,
    단계 (b) 이후에,
    제 1 산성 용액으로 상기 트렌치를 세정하는 단계와,
    상기 트렌치에 인접한 상기 유전체 층의 일부를 제거하는 단계와,
    제 2 산성 용액으로 상기 트렌치를 세정하는 단계를 더 포함하는 전류 누설 감소 방법.
  40. 제 34 항에 있어서,
    상기 단계 (c)는 약 100Å의 두께를 갖는 열적 산화물을 성장시키는 단계를 포함하는 전류 누설 감소 방법.
  41. 제 34 항에 있어서,
    상기 단계 (e)는 약 55Å의 두께를 갖는 상기 실리콘 질화물 라이너를 증착하는 단계를 포함하는 전류 누설 감소 방법.
  42. 제 34 항에 있어서,
    상기 단계 (e)이전에 상기 열적 산화물과 상기 절연층을 고온 어닐링하는 단계를 더 포함하는 전류 누설 감소 방법.
  43. 반도체 디바이스에 있어서,
    그 위에 하나 이상의 전기적 디바이스가 형성된 반도체 기판과,
    상기 전기적 디바이스를 절연시키기 위해 상기 기판에 형성된 다수의 얕은 트렌치 절연부와,
    상기 트렌치를 실질적으로 채우는 절연 재료를 포함하되,
    상기 절연부는
    상기 트렌치에서 성장된 열적 산화물과,
    상기 열적 산화물 상의 테트라에틸오르소실리케이트층과,
    상기 테트라에틸오르소실리케이트층 상의 실리콘 질화물 라이너를 포함하는 반도체 디바이스.
  44. 반도체 디바이스에 있어서,
    그 위에 하나 이상의 전기적 디바이스가 형성된 반도체 기판과,
    상기 전기적 디바이스를 절연시키기 위해 상기 기판에 형성된 다수의 얕은 트렌치 절연부와,
    상기 트렌치를 순차적으로 채우는 절연 재료를 포함하되,
    상기 절연부는,
    상기 트렌치 안으로 증착된 테트라에틸오르소실리게이트층과,
    상기 테트라에틸올소실리케이트 층을 통해 성장된 열적 산화물과
    -상기 테트라에틸오르소실리케이트 층과 상기 열적 산화물은 고온에서 어닐링됨-
    상기 어닐링된 테트라에틸오르소실리케이트층 및 상기 열적 산화물상으로 증착된 실리콘 질화물 라이너를 포함하는 반도체 디바이스.
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