JP2000228442A - 半導体に分離部を形成する方法及び半導体デバイス - Google Patents

半導体に分離部を形成する方法及び半導体デバイス

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JP2000228442A JP2000025509A JP2000025509A JP2000228442A JP 2000228442 A JP2000228442 A JP 2000228442A JP 2000025509 A JP2000025509 A JP 2000025509A JP 2000025509 A JP2000025509 A JP 2000025509A JP 2000228442 A JP2000228442 A JP 2000228442A
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Abstract

(57)【要約】 【課題】 浅トレンチ分離バイアの寄生漏れを低減する
こと。 【解決手段】 窒化ケイ素ライナの付着前に絶縁酸化物
層20を付着させることにより、窒化ケイ素ライナ43
と活性シリコン側壁との距離を増加する。好ましくは、
絶縁酸化物層20はオルトケイ酸テトラエチルを含む。
この方法は、エッチングを施して半導体ウェハ内に1つ
又は複数の浅トレンチ分離を形成することと、トレンチ
内に絶縁酸化物層20を付着させることと、トレンチ内
で熱酸化物23を成長させることと、トレンチ内に窒化
ケイ素ライナ43を付着させることからなる。熱酸化物
23は、絶縁酸化物層20の付着の前又は後に成長させ
ることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体デバイス、
特に、キャパシタ・アレイ内に存在する様々なトランジ
スタを分離するための浅トレンチ分離(STI)バイア
及びその形成方法に関し、特に、窒化物/酸化物の二層
構造部を有する、STIバイア及びその形成方法に関す
る。
【0002】
【従来の技術】浅トレンチ分離(STI)内に窒化ケイ
素(Si34)ライナを使用することは、0.25μm
の基本寸法でトレンチベースDRAM内のシリコン欠陥
を解消するために極めて重大なものであることが分かっ
ている。ギガビット世代のために寸法縮小が構想されて
いるので、酸素がトレンチ記憶キャパシタ内に浸透する
のを効果的にブロックできる窒化物ライナが必需品であ
ると論じられている。しかし、STIで現在使用されて
いる窒化物ライナの欠点の1つは、電荷をトラップする
際に及ぼすその影響である。窒化物ライナは活性(acti
ve)シリコン側壁の近くに位置するので、(1)STI
で限定された外周の漏れ、(2)ノードからPウェルへ
の接合部の漏れ、ならびに最も重要なことに(3)埋込
みPチャネル電界効果トランジスタ(PFET)のホッ
ト・キャリア劣化を悪化させることが分かっている。
【0003】窒化物ライナが活性シリコン側壁に近接す
ると、(エッチング関係の損傷を回復するために)最初
にSTI内で成長させる熱酸化物の量に重大な制限が設
けられる。STI内により薄い(すなわち、130Å未
満)熱酸化物を成長させることは転位形成を低減する際
に有利であることが観測されている。実際に、今後アレ
イ・セルを縮小するには転位生成を防止するためにST
I内で成長させる初期酸化物の厚さを低減することが必
要になることは、極めて起こりそうなことである。しか
し、シリコン側壁と窒化物ライナとの間の酸化物が13
0Å未満である場合、PFETデバイスが激しく劣化す
ることが分かっている。したがって、アレイ内の寄生漏
れを最小限にするように窒化ケイ素ライナと活性シリコ
ン側壁との間に所与の距離を維持し、依然として酸素が
トレンチ・キャパシタ内に拡散するのを防止する可能性
のあるPFETホット・キャリア劣化を低減することは
有利かつ望ましいことである。
【0004】米国特許第5643823号明細書では、
酸素バリア薄膜としての浅トレンチ分離内の結晶窒化ケ
イ素ライナを開示している。しかし、この参考文献で
は、PFETホット・キャリア劣化の際にアレイ内の寄
生漏れが最小限になるように窒化ケイ素ライナと活性シ
リコン側壁との間に所与の距離を維持することはない。
【0005】米国特許第4700464号明細書では、
グルーブ内に形成された二酸化ケイ素及び窒化ケイ素薄
膜を有する半導体ボディ内にU形分離グルーブを形成
し、次に二酸化ケイ素キャップで上部が覆われた多結晶
シリコンでグルーブを充填するためのプロセスを開示し
ている。二酸化ケイ素薄膜は、転位の発達を防止する二
酸化ケイ素キャップの膨張によって生成される応力を吸
収する。この参考文献では、二酸化ケイ素薄膜を使用し
て、Uグルーブ内の多結晶シリコンと基板の表面上に形
成された配線又はその配線の付近に形成された電極との
間の短絡を防止することを教示している。
【0006】米国特許第5492858号明細書では、
分離トレンチの熱酸化エッチング表面上に共形的に付着
させた窒化ケイ素ライナの使い方を開示している。この
窒化物ライナは、その後の共形誘電フィラーとのより耐
久性のある結合を形成するために熱酸化コーティングよ
り受容性の高い表面を提供し、下にある熱酸化物又は基
板を後続の処理中に酸化からシールドする。また、窒化
物ライナは、後続のプロセス・ステップ中にシリコン活
性エリアを汚染から保護する働きをする。というのは、
窒化物の方が酸化物よりすぐれたバリアになるからであ
る。この参考文献は、より正確には、窒化ケイ素ライナ
を使用して、シリコン基板の平坦化などの後続のプロセ
スを強化することに関する。これは、寄生漏れを低減す
るための手段としてライナを使用することを教示又は提
案するものではない。
【0007】米国特許第5516721号明細書では、
分離構造を充填するために液相酸化物材料を使用する分
離構造を開示している。この参考文献は、分離構造内の
窒化ケイ素ライナを教示又は提案するものではない。
【0008】米国特許第5604159号明細書では、
エッチングを施してシリコン基板内にバイアを形成する
ことにより接点構造又はプラグを作成する方法を開示し
ている。この参考文献は、寄生漏れの問題を解決するた
めの接点構造内の窒化ケイ素ライナを教示又は提案する
ものではない。
【0009】米国特許第5719085号明細書では、
半導体基板内に開口部を形成し、その開口部に対し1回
目の酸化を行い、次にフッ化水素酸を含むウェット・エ
ッチングにより酸化した開口部にエッチングを施し、続
いてその開口部に対し2回目の酸化を行うことにより、
トレンチ分離領域を形成する方法を開示している。この
参考文献は、浅トレンチ分離構造内の窒化ケイ素ライナ
を教示又は提案するものではない。
【0010】
【発明が解決しようとする課題】したがって、従来技術
の問題及び欠点を銘記すると、本発明の一目的は、寄生
漏れが低減されたSTIバイアを提供することにある。
【0011】本発明の他の目的は、PFETホット・キ
ャリア劣化が低減されたSTIバイアを提供することに
ある。
【0012】本発明のさらに他の目的及び利点は、一部
は明白になり、一部は本明細書から明らかになるだろ
う。
【0013】
【課題を解決するための手段】上記その他の目的及び利
点は、当業者には明らかであり、第1の態様において、
半導体ボディに分離部を形成する方法であって、(a)
誘電体層を有するシリコン・ウェハを準備するステップ
と、(b)エッチングを行い、前記ウェハにトレンチを
形成するステップと、(c)前記トレンチに絶縁体層を
付着するステップと、(d)前記トレンチに熱酸化物を
成長させるステップと、(e)前記トレンチに窒化ケイ
素ライナを付着するステップと、を有する、方法を対象
とする本発明において達成される。
【0014】好ましくは、絶縁酸化物層は、オルトケイ
酸テトラエチル又はホウリンケイ酸ガラス(borophosph
osilicate glass)を含む。絶縁酸化物層がオルトケイ
酸テトラエチルを含む場合、トレンチ内にオルトケイ酸
テトラエチル層を付着させるステップは約200mトル
〜約1トルの低圧で行われる。熱酸化物は、トレンチ内
に絶縁酸化物層を付着させるステップの前又は後に成長
させることができる。
【0015】好ましくは、パッド酸化物の層は約50〜
約100Åの厚さを有し、パッド窒化物の層は約120
0〜約2400Åの厚さを有し、絶縁層は厚さ約50〜
約300Åのオルトケイ酸テトラエチルを含み、熱酸化
物は約100Åの厚さを有し、窒化ケイ素ライナは約5
5Åの厚さを有する。
【0016】他の態様では、本発明は、 a)誘電体層を有するシリコン・ウェハを設けるステッ
プと、 b)エッチングを施してウェハ内にトレンチを形成する
ステップと、 c)トレンチ内に絶縁層を付着させるステップと、 d)トレンチ内の絶縁層を通って熱酸化物を成長させる
ステップと、 e)絶縁層及び熱酸化物の上に窒化ケイ素ライナを付着
させるステップとを含む方法に関する。
【0017】好ましくは、絶縁層は、約200mトル〜
約1トルの低圧で付着させた厚さ約50〜約300Åの
オルトケイ酸テトラエチルを含む。好ましくは、熱酸化
物は約100Åの厚さを有し、窒化ケイ素ライナは約5
5Åの厚さを有する。
【0018】さらに他の態様では、本発明は、 a)誘電体層を有するシリコン・ウェハを設けるステッ
プと、 b)エッチングを施してウェハにトレンチを形成するス
テップと、 c)トレンチに熱酸化物を成長させるステップと、 d)熱酸化物の上に絶縁層を付着させるステップと、 e)絶縁層の上に窒化ケイ素ライナを付着させるステッ
プとを含む方法に関する。
【0019】好ましくは、絶縁層は、約200mトル〜
約1トルの低圧で付着させた厚さ約50〜約300Åの
オルトケイ酸テトラエチルを含む。好ましくは、熱酸化
物は約100Åの厚さを有し、窒化ケイ素ライナは約5
5Åの厚さを有する。この方法は、ステップ(e)の前
に、熱酸化物及び絶縁層に高温アニールを施すステップ
をさらに含むことができる。
【0020】さらに他の態様では、本発明は、電気素子
を有する半導体基板と、電気素子を分離するために基板
上に形成された複数のトレンチであって、トレンチで成
長させた熱酸化物と、熱酸化物の上のオルトケイ酸テト
ラエチル層と、オルトケイ酸テトラエチル層の上の窒化
ケイ素ライナとを有するトレンチと、トレンチを実質的
に充填する絶縁材料とを含む半導体デバイスに関する。
【0021】最後の態様では、本発明は電気素子を有す
る半導体基板と、前記電気素子を分離するために前記基
板に形成されたトレンチであって、前記トレンチに付着
されたオルトケイ酸テトラエチル層と、前記オルトケイ
酸テトラエチル層を通って成長させた熱酸化物をアニー
ルした酸化物と、前記アニールされた酸化物に付着され
た窒化ケイ素ライナと、を有するトレンチと、前記トレ
ンチを実質的に充填する絶縁材料と、を有する半導体デ
バイスに関する。
【0022】
【発明の実施の形態】本発明の好ましい実施の形態を説
明する際に、添付図面の図1ないし図6を参照するが、
これらの図では同様の番号は本発明の同様の特徴部を指
し示す。本発明の特徴部は、添付図面では必ずしも一定
の縮尺で示されているわけではない。
【0023】図1ないし図4は本発明の第1の好ましい
実施の形態を示している。図1では、半導体基板10
は、その上にパッド誘電体層が付着され、この誘電体層
はパッド酸化物層13と、パッド窒化物層15とを含
む。パッド酸化物層13は、好ましくは、酸化ケイ素で
あり、パッド窒化物層15は、好ましくは、窒化ケイ素
である。シリコン基板上のパッド誘電体層にパターン形
成し、当技術分野で既知のプロセス、好ましくは、ドラ
イ・エッチ・プロセスによりエッチングを施し、深さ約
0.25μmの浅トレンチ分離バイア17を形成する。
パッド窒化物層15は、バイア17に隣接して上部コー
ナーを形成する部分16を含む。エッチング・プロセス
後、希フッ化水素酸(DHF)と、過酸化硫黄と、Hu
ang A(H22:NH4OH:H2O)溶液と、Hu
ang B(H2O:HCl:H22)溶液の混合物を
使用して分離バイアを湿式清浄する。湿式清浄後、HF
/グリセロール・エッチングを使用して、側壁から約2
0nmのパッド窒化物を除去し、図2に示すようにパッ
ド窒化物層15の上部コーナー16(図1を参照)を部
分的に除去又は「プルバック」する。パッド窒化物層1
5の上部コーナー16を除去することにより、パッシベ
ーションによってボイドがないように分離バイアを実質
的に充填することができる。この「プルバック」処理の
後に希フッ化水素酸(DHF)と、過酸化硫黄と、Hu
ang A(H22:NH4OH:H2O)溶液と、Hu
ang B(H2O:HCl:H22)溶液の混合物を
使用して、バイアを清浄してもよい。
【0024】パッド窒化物層15の上部コーナー16の
除去後、シリコン基板10の上とトレンチ17内に絶縁
酸化物層20を共形的に付着させる。絶縁酸化物層20
の付着は、好ましくは当技術分野で周知の装置を使用し
て、約200mトル〜約1トルの圧力かつ約500〜約
600℃の温度で行われる。絶縁酸化物層20の厚さ
は、好ましくは約50〜約300Åの範囲であるか又は
絶縁酸化物層20が分離バイアの側壁及び底部に沿って
共形的に付着されるような厚さでなければならない。好
ましくは、絶縁酸化物層はホウリンケイ酸ガラス(boro
phosphosilicateglass)、又はオルトケイ酸テトラエチ
ルを含む。
【0025】絶縁酸化物層20の低圧付着後、約100
0℃で約1〜約10分間の高温酸化処理を使用して、付
着させた絶縁酸化物層20を通って熱酸化物を成長さ
せ、図3に示すように層25を形成する。熱酸化物の厚
さは、シリコン結晶欠陥が形成されないように調整され
る。好ましくは、熱酸化物は約50〜約200Åの厚さ
を有し、最も好ましくは、約100Åの厚さを有する。
反応室の雰囲気内に約3.0%の塩酸を取り入れると、
付着させた絶縁酸化物層20を通る熱酸化物の成長速度
が増加する。
【0026】図4では、半導体ウェハは、分離バイア内
に付着させた窒化ケイ素ライナ43をさらに含む。好ま
しくは、窒化ケイ素ライナは約55Åの厚さを有する。
窒化ケイ素ライナ43の付着後、オルトケイ酸テトラエ
チルなどのパッシベーション材料47で分離バイアを充
填する。過剰なパッシベーション材料47は、化学機械
研摩など、当技術分野で既知の平坦化処理によって除去
する。その結果得られる最終的な形の浅トレンチ分離バ
イアを研摩し、パッド窒化物層15を露出する。
【0027】図5及び図6は、絶縁酸化物層の付着の前
に浅トレンチ分離バイア内の熱酸化物層を成長させる、
本発明の第2の実施の形態を示している。図5は、基板
10と、パッド酸化物層13及びパッド窒化物層15を
含むパッド誘電体とを有する半導体ウェハの一部分を示
している。パッド窒化物層15は好ましくは約1200
〜約2400Åの厚さを有する。パッド酸化物層13は
好ましくは約50〜約100Åの厚さを有する。パッド
誘電体は、浅トレンチ分離の形成中にシリコン基板10
を保護する。通常、浅トレンチ分離は約0.25μmの
深さを有する。
【0028】エッチング処理後、DHFと、過酸化硫黄
と、Huang A溶液と、Huang B溶液との混
合物を使用して浅トレンチ分離を湿式清浄する。この場
合も、HF/グリセロール・エッチを使用して、トレン
チ17に隣接したパッド窒化物層15のコーナー部分を
除去し、パッド窒化物層15を「プルバック」する。パ
ッド窒化物層15の「プルバック」により、後ほど半導
体ウェハを処理する際にパッシベーションによってボイ
ドがないように分離バイアを実質的に充填することがで
きる。パッド窒化物層15の「プルバック」後、浅トレ
ンチ分離バイア内に熱酸化物23を成長させる。熱酸化
物の厚さは、シリコン結晶欠陥が避けられるように調整
しなければならず、好ましくは、約50〜約200Åの
厚さを有し、最も好ましくは、約100Åの厚さを有す
る。約1000℃で約1〜約10分間という高温ドライ
酸化条件は、分離バイア内で熱酸化物23を成長させる
のに十分であろう。「プルバック」処理の後に、DHF
と、過酸化硫黄と、Huang A溶液と、Huang
B溶液との混合物を使用して、トレンチを清浄しても
よい。
【0029】分離バイア内に熱酸化物23を成長させた
後、半導体ウェハの上とトレンチ17内に絶縁酸化物層
20を共形的に付着させる。絶縁酸化物層20は好まし
くは、約200mトル〜約1トルという低圧かつ約50
0〜約600℃の温度で付着させたオルトケイ酸テトラ
エチルである。絶縁酸化物層は、約50〜約300Åの
厚さを有するか、又はその薄膜が浅トレンチ分離の側壁
及び底部に沿って共形的に付着されるような厚さでなけ
ればならない。薄く付着させたままのオルトケイ酸テト
ラエチル薄膜内のディボット(divot)形成を最小限に
するため、約1000℃より高い温度かつ約5〜約12
0秒の処理時間で高温急速熱処理を使用することができ
る。
【0030】図6では、浅トレンチ分離内に窒化ケイ素
ライナ43を好ましくは、約55Åの厚さまで付着さ
せ、続いてオルトケイ酸テトラエチルなどのパッシベー
ション材料47で分離バイアを完全に充填する。過剰な
パッシベーション材料47は、パッド窒化物層15が露
出するように、当技術分野で既知の方法による平坦化に
よって除去する。
【0031】浅トレンチ分離処理の際の酸化物/窒化物
の二層構造部の使用に関しては、かなりの数の利点があ
る。第1に、追加の酸化物層によって窒化物薄膜が活性
シリコン・エリアの側面からさらに押し退けられる。窒
化ケイ素ライナは、アレイ接合部漏れを悪化させる傾向
を有する。というのは、それは、活性シリコン側壁に極
めて接近して位置する正の電荷を帯びた誘電体であるか
らである。熱酸化ステップ後に低圧付着のオルトケイ酸
テトラエチルなどの追加の絶縁酸化物層を追加すること
により、アレイ接合部漏れが8倍も低減されることが判
明した。さらに、セル漏れの主な誘因の1つであるノー
ドからPウェルへの漏れが20%も低減されたことも判
明した。このような結果は、窒化物ライナでトラップさ
れる正の電荷によって引き起こされるトレンチ側壁内の
STIに沿った接合部漏れが低減されることによるもの
である。
【0032】分離バイア・ライナの一部として追加の絶
縁酸化物層を設けることの第2の利点は、深トレンチ・
キャパシタの上の誘電体の厚さが追加されることであ
る。場合によっては、キャパシタをカバーするパッシベ
ーションの層が深トレンチ及びSTIの化学機械研摩ス
テップによる腐食によって薄くなる可能性がある。この
結果、バーンイン障害が発生し、最悪の場合にはワード
線とトレンチ・インタフェースとの間に短絡が発生する
恐れがある。追加の絶縁酸化物層はこのような影響を最
小限にする働きをする。
【0033】もう1つの利点は、追加の絶縁酸化物層が
浅トレンチ分離バイア内の第1の熱酸化の低減を可能と
することである。この酸化は転位の形成を低減する際に
最も重大なものである。というのは、この熱酸化ステッ
プは活性シリコンMESAをトレンチ・キャパシタに接
続する埋込みストラップでほとんどの応力を生成するか
らである。
【0034】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0035】(1)半導体ボディに分離部を形成する方
法であって、(a)誘電体層を有するシリコン・ウェハ
を準備するステップと、(b)エッチングを行い、前記
ウェハにトレンチを形成するステップと、(c)前記ト
レンチに絶縁体層を付着するステップと、(d)前記ト
レンチに熱酸化物を成長させるステップと、(e)前記
トレンチに窒化ケイ素ライナを付着するステップと、を
有する、方法。 (2)前記誘電体層は、パッド酸化物の層と、前記パッ
ド酸化物層の上に形成されたパッド窒化物の層とを有す
る、上記(1)に記載の方法。 (3)前記(c)ステップの後に前記(d)ステップが
行われ、前記(d)ステップの後に前記(e)ステップ
が行われる、上記(1)又は(2)に記載の方法。 (4)前記(d)ステップの後に前記(c)ステップが
行われ、前記(c)ステップの後に前記(e)ステップ
が行われる、上記(1)又は(2)に記載の方法。 (5)前記熱酸化物は、前記絶縁体層を通って成長さ
せ、前記窒化ケイ素ライナは、前記絶縁体層と前記酸化
物の上に付着される、上記(3)に記載の方法。 (6)前記絶縁体層は、前記酸化物の上に付着され、前
記窒化ケイ素ライナは、前記絶縁体層と前記酸化物の上
に付着される、上記(4)に記載の方法。 (7)前記絶縁体は絶縁酸化物である、上記(2)に記
載の方法。 (8)前記ステップ(c)は、前記絶縁酸化物層をスパ
ッタ付着させる、上記(7)に記載の方法。 (9)前記絶縁体層は、オルトケイ酸テトラエチル層で
ある、上記(1)、(2)、(3)、又は(4)に記載
の方法。 (10)前記ステップ(c)は、約200mトル〜1ト
ルの圧力において行われる、上記(1)、(2)、
(3)、(4)又は(9)に記載の方法。 (11)前記絶縁体層は、ホウリンケイ酸ガラスの層で
ある、上記(2)に記載の方法。 (12)前記パッド酸化物層は、約50〜約100Åの
厚さを有する、上記(2)に記載の方法。 (13)前記パッド窒化物層は、約1200〜約240
0Åの厚さを有する、上記(2)に記載の方法。 (14)前記トレンチは、約0.25μmの深さを有す
る、上記(2)に記載の方法。 (15)前記ステップ(c)は、厚さ約50〜約300
Åのオルトケイ酸テトラエチル層を付着する、上記
(9)に記載の方法。 (16)前記ステップ(d)は、厚さ約100Åの熱酸
化物を成長させる、上記(1)、(2)、(3)、
(4)、(5)、又は(6)に記載の方法。 (17)前記ステップ(e)は、厚さ約55Åの窒化ケ
イ素ライナを付着する、上記(1)、(2)、(3)、
(4)、(5)、又は(6)に記載の方法。 (18)前記ステップ(b)の後に、酸性溶液で前記ト
レンチを清浄するステップと、前記トレンチに隣接する
誘電体層の一部を除去するステップと、をさらに含む、
上記(3)又は(5)に記載の方法。 (19)前記酸性溶液はフッ化水素酸混合物であり、前
記除去するステップは、フッ化水素酸/グリセロール・
エッチングを使用して、前記トレンチに隣接するパッド
窒化物の層の一部をプルバックする、上記(18)に記
載の方法。 (20)前記ステップ(d)は、ドライ酸化条件下にお
いて、約1000℃に等しいか又はそれより高い温度で
行われる、上記(1)、(2)、(3)、(4)、
(5)、又は(6)に記載の方法。 (21)前記ステップ(d)は、ドライ酸化条件下にお
いて、約1000℃に等しいか又はそれより高い温度に
おいて、約3%の塩酸が存在する状態で行われる、上記
(3)又は(5)に記載の方法。 (22)前記ステップ(e)の前に、前記熱酸化物及び
前記絶縁体層に高温アニールを行うステップをさらに有
する、上記(4)又は(6)に記載の方法。 (23)前記ステップ(b)の後に、第1の酸性溶液で
前記トレンチを清浄するステップと、前記トレンチに隣
接する誘電体層の一部を除去するステップと、続いて、
第2の酸性溶液で前記トレンチを清浄するステップと、
をさらに含む、上記(2)、(4)又は(6)に記載の
方法。 (24)前記第1及び第2の酸性溶液はフッ化水素酸混
合物であり、前記除去するステップは、フッ化水素酸/
グリセロール・エッチングを使用して、前記トレンチに
隣接するパッド窒化物の層の一部をプルバックする、上
記(23)に記載の方法。 (25)前記ステップ(d)は、前記ウェハにシリコン
欠陥が形成されないような厚さまで前記絶縁層を通って
前記熱酸化物を成長させる、上記(3)又は(5)に記
載の方法。 (26)前記トレンチをパッシベーション材料で充填す
るステップと、前記ウェハを平坦化して、前記パッシベ
ーション材料の過剰部分を除去するステップと、をさら
に含む、上記(1)、(2)、(3)、(4)、
(5)、又は(6)に記載の方法。 (27)電気素子を有する半導体基板と、前記電気素子
を分離するために前記基板に形成されたトレンチであっ
て、前記トレンチにおいて成長させた熱酸化物と、前記
熱酸化物上のオルトケイ酸テトラエチル層と、前記オル
トケイ酸テトラエチル層上の窒化ケイ素ライナと、を有
するトレンチと、前記トレンチを実質的に充填する絶縁
材料と、を有する半導体デバイス。 (28)電気素子を有する半導体基板と、前記電気素子
を分離するために前記基板に形成されたトレンチであっ
て、前記トレンチに付着されたオルトケイ酸テトラエチ
ル層と、前記オルトケイ酸テトラエチル層を通って成長
させた熱酸化物をアニールした酸化物と、前記アニール
された酸化物に付着された窒化ケイ素ライナと、を有す
るトレンチと、前記トレンチを実質的に充填する絶縁材
料と、を有する半導体デバイス。
【図面の簡単な説明】
【図1】シリコン基板内にエッチングで形成した浅トレ
ンチ分離を有する半導体ウェハの部分縦断面図である。
【図2】その上に付着させた共形絶縁層を有する半導体
ウェハの部分縦断面図である。
【図3】付着させた絶縁層を通って成長させた熱酸化物
を有する半導体ウェハの部分縦断面図である。
【図4】パッシベーション材料で充填した浅トレンチ分
離を有する半導体ウェハの部分縦断面図である。
【図5】浅トレンチ分離内に熱酸化物を成長させた本発
明の他の実施の形態による半導体ウェハの部分縦断面図
である。
【図6】浅トレンチ分離内に付着させた絶縁薄膜及び窒
化ケイ素ライナを有し、浅トレンチ分離がパッシベーシ
ョン材料で充填された半導体ウェハの部分縦断面図であ
る。
【符号の説明】
10 半導体基板 13 パッド酸化物層 15 パッド窒化物層 25 酸化物層 43 窒化ケイ素ライナ 47 パッシベーション材料
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフト SIEMENS AKTIENGESEL LSCHAFT ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ 2 (72)発明者 ハーバート・ホー アメリカ合衆国12553 ニューヨーク州ニ ュー・ウィンザー・ラディー・ロード 12 (72)発明者 ラディカ・スリーニヴァサン アメリカ合衆国07430 ニュージャージー 州マワ デーヴィドソン・コート 18 (72)発明者 エルヴィン・ハマール ドイツ84539 サングバーク モーツァル トシュトラーセ 9 (72)発明者 ファリド・アガーヒー アメリカ合衆国12540 ニューヨーク州ラ グランジェヴィル カチラー・ドライブ 35 (72)発明者 ゲアリー・ブロンナー アメリカ合衆国12582 ニューヨーク州ス トームヴィル ウッドクリフ・ドライブ 35 (72)発明者 バートランド・フリートナー アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション チェルシ ー・コーブ 1405

Claims (28)

    【特許請求の範囲】
  1. 【請求項1】半導体ボディに分離部を形成する方法であ
    って、 (a)誘電体層を有するシリコン・ウェハを準備するス
    テップと、 (b)エッチングを行い、前記ウェハにトレンチを形成
    するステップと、 (c)前記トレンチに絶縁体層を付着するステップと、 (d)前記トレンチに熱酸化物を成長させるステップ
    と、 (e)前記トレンチに窒化ケイ素ライナを付着するステ
    ップと、を有する、方法。
  2. 【請求項2】前記誘電体層は、パッド酸化物の層と、前
    記パッド酸化物層の上に形成されたパッド窒化物の層と
    を有する、請求項1に記載の方法。
  3. 【請求項3】前記(c)ステップの後に前記(d)ステ
    ップが行われ、前記(d)ステップの後に前記(e)ス
    テップが行われる、請求項1又は2に記載の方法。
  4. 【請求項4】前記(d)ステップの後に前記(c)ステ
    ップが行われ、前記(c)ステップの後に前記(e)ス
    テップが行われる、請求項1又は2に記載の方法。
  5. 【請求項5】前記熱酸化物は、前記絶縁体層を通って成
    長させ、 前記窒化ケイ素ライナは、前記絶縁体層と前記酸化物の
    上に付着される、 請求項3に記載の方法。
  6. 【請求項6】前記絶縁体層は、前記酸化物の上に付着さ
    れ、 前記窒化ケイ素ライナは、前記絶縁体層と前記酸化物の
    上に付着される、請求項4に記載の方法。
  7. 【請求項7】前記絶縁体は絶縁酸化物である、請求項2
    に記載の方法。
  8. 【請求項8】前記ステップ(c)は、前記絶縁酸化物層
    をスパッタ付着させる、請求項7に記載の方法。
  9. 【請求項9】前記絶縁体層は、オルトケイ酸テトラエチ
    ル層である、請求項1、2、3、又は4に記載の方法。
  10. 【請求項10】前記ステップ(c)は、約200mトル
    〜1トルの圧力において行われる、請求項1、2、3、
    4又は9に記載の方法。
  11. 【請求項11】前記絶縁体層は、ホウリンケイ酸ガラス
    の層である、請求項2に記載の方法。
  12. 【請求項12】前記パッド酸化物層は、約50〜約10
    0Åの厚さを有する、請求項2に記載の方法。
  13. 【請求項13】前記パッド窒化物層は、約1200〜約
    2400Åの厚さを有する、請求項2に記載の方法。
  14. 【請求項14】前記トレンチは、約0.25μmの深さ
    を有する、請求項2に記載の方法。
  15. 【請求項15】前記ステップ(c)は、厚さ約50〜約
    300Åのオルトケイ酸テトラエチル層を付着する、請
    求項9に記載の方法。
  16. 【請求項16】前記ステップ(d)は、厚さ約100Å
    の熱酸化物を成長させる、請求項1、2、3、4、5、
    又は6に記載の方法。
  17. 【請求項17】前記ステップ(e)は、厚さ約55Åの
    窒化ケイ素ライナを付着する、請求項1、2、3、4、
    5、又は6に記載の方法。
  18. 【請求項18】前記ステップ(b)の後に、 酸性溶液で前記トレンチを清浄するステップと、 前記トレンチに隣接する誘電体層の一部を除去するステ
    ップと、 をさらに含む、請求項3又は5に記載の方法。
  19. 【請求項19】前記酸性溶液はフッ化水素酸混合物であ
    り、 前記除去するステップは、フッ化水素酸/グリセロール
    ・エッチングを使用して、前記トレンチに隣接するパッ
    ド窒化物の層の一部をプルバックする、請求項18に記
    載の方法。
  20. 【請求項20】前記ステップ(d)は、ドライ酸化条件
    下において、約1000℃に等しいか又はそれより高い
    温度で行われる、請求項1、2、3、4、5、又は6に
    記載の方法。
  21. 【請求項21】前記ステップ(d)は、ドライ酸化条件
    下において、約1000℃に等しいか又はそれより高い
    温度において、約3%の塩酸が存在する状態で行われ
    る、請求項3又は5に記載の方法。
  22. 【請求項22】前記ステップ(e)の前に、前記熱酸化
    物及び前記絶縁体層に高温アニールを行うステップをさ
    らに有する、請求項4又は6に記載の方法。
  23. 【請求項23】前記ステップ(b)の後に、 第1の酸性溶液で前記トレンチを清浄するステップと、 前記トレンチに隣接する誘電体層の一部を除去するステ
    ップと、 続いて、第2の酸性溶液で前記トレンチを清浄するステ
    ップと、 をさらに含む、請求項2、4又は6に記載の方法。
  24. 【請求項24】前記第1及び第2の酸性溶液はフッ化水
    素酸混合物であり、 前記除去するステップは、フッ化水素酸/グリセロール
    ・エッチングを使用して、前記トレンチに隣接するパッ
    ド窒化物の層の一部をプルバックする、請求項23に記
    載の方法。
  25. 【請求項25】前記ステップ(d)は、前記ウェハにシ
    リコン欠陥が形成されないような厚さまで前記絶縁層を
    通って前記熱酸化物を成長させる、請求項3又は5に記
    載の方法。
  26. 【請求項26】前記トレンチをパッシベーション材料で
    充填するステップと、 前記ウェハを平坦化して、前記パッシベーション材料の
    過剰部分を除去するステップと、 をさらに含む、請求項1、2、3、4、5、又は6に記
    載の方法。
  27. 【請求項27】電気素子を有する半導体基板と、 前記電気素子を分離するために前記基板に形成されたト
    レンチであって、 前記トレンチにおいて成長させた熱酸化物と、 前記熱酸化物上のオルトケイ酸テトラエチル層と、 前記オルトケイ酸テトラエチル層上の窒化ケイ素ライナ
    と、を有するトレンチと、 前記トレンチを実質的に充填する絶縁材料と、 を有する半導体デバイス。
  28. 【請求項28】電気素子を有する半導体基板と、 前記電気素子を分離するために前記基板に形成されたト
    レンチであって、 前記トレンチに付着されたオルトケイ酸テトラエチル層
    と、前記オルトケイ酸テトラエチル層を通って成長させ
    た熱酸化物をアニールした酸化物と、 前記アニールされた酸化物に付着された窒化ケイ素ライ
    ナと、を有するトレンチと、 前記トレンチを実質的に充填する絶縁材料と、 を有する半導体デバイス。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003045957A (ja) * 2001-05-18 2003-02-14 Samsung Electronics Co Ltd 半導体装置の素子分離方法
KR100764742B1 (ko) 2006-06-16 2007-10-08 삼성전자주식회사 반도체 소자 및 그 제조 방법

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759306B1 (en) * 1998-07-10 2004-07-06 Micron Technology, Inc. Methods of forming silicon dioxide layers and methods of forming trench isolation regions
KR100322531B1 (ko) * 1999-01-11 2002-03-18 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
JP2000323563A (ja) * 1999-05-14 2000-11-24 Nec Corp 半導体装置の製造方法
TW448537B (en) * 1999-10-29 2001-08-01 Taiwan Semiconductor Mfg Manufacturing method of shallow trench isolation
KR100335495B1 (ko) * 1999-11-12 2002-05-08 윤종용 디봇 발생을 방지하며 공정이 간단한 소자분리막의 제조방법
JP2001319968A (ja) * 2000-05-10 2001-11-16 Nec Corp 半導体装置の製造方法
US6583025B2 (en) * 2000-07-10 2003-06-24 Samsung Electronics Co., Ltd. Method of forming a trench isolation structure comprising annealing the oxidation barrier layer thereof in a furnace
US6817903B1 (en) * 2000-08-09 2004-11-16 Cypress Semiconductor Corporation Process for reducing leakage in an integrated circuit with shallow trench isolated active areas
JP2002076113A (ja) * 2000-08-31 2002-03-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100363558B1 (ko) * 2001-02-23 2002-12-05 삼성전자 주식회사 반도체 장치의 트렌치 격리 형성 방법
KR100428804B1 (ko) * 2001-02-23 2004-04-29 삼성전자주식회사 반도체 제조 공정의 막질 형성 방법, 이를 이용한 트렌치 격리 형성 방법 및 그에 따른 소자 분리 트렌치 격리 구조
JP4911826B2 (ja) * 2001-02-27 2012-04-04 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
JP2002289683A (ja) * 2001-03-28 2002-10-04 Nec Corp トレンチ分離構造の形成方法および半導体装置
KR100407567B1 (ko) * 2001-04-10 2003-12-01 삼성전자주식회사 덴트 없는 트렌치 격리 형성 방법
US6732550B2 (en) * 2001-09-06 2004-05-11 Lightwave Microsystems, Inc. Method for performing a deep trench etch for a planar lightwave circuit
US6426272B1 (en) * 2001-09-24 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to reduce STI HDP-CVD USG deposition induced defects
JP3577024B2 (ja) * 2001-10-09 2004-10-13 エルピーダメモリ株式会社 半導体装置及びその製造方法
KR100493018B1 (ko) * 2002-06-12 2005-06-07 삼성전자주식회사 반도체 장치의 제조방법
KR100461330B1 (ko) * 2002-07-19 2004-12-14 주식회사 하이닉스반도체 반도체 소자의 sti 형성공정
US6825097B2 (en) 2002-08-07 2004-11-30 International Business Machines Corporation Triple oxide fill for trench isolation
KR100443126B1 (ko) * 2002-08-19 2004-08-04 삼성전자주식회사 트렌치 구조물 및 이의 형성 방법
JP2004111547A (ja) * 2002-09-17 2004-04-08 Toshiba Corp 半導体装置、半導体装置の製造方法
US6787409B2 (en) * 2002-11-26 2004-09-07 Mosel Vitelic, Inc. Method of forming trench isolation without grooving
KR100500443B1 (ko) * 2002-12-13 2005-07-12 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR100849361B1 (ko) * 2002-12-28 2008-07-29 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US6867472B2 (en) 2003-01-08 2005-03-15 Infineon Technologies Ag Reduced hot carrier induced parasitic sidewall device activation in isolated buried channel devices by conductive buried channel depth optimization
US6998666B2 (en) * 2004-01-09 2006-02-14 International Business Machines Corporation Nitrided STI liner oxide for reduced corner device impact on vertical device performance
US7015113B2 (en) * 2004-04-01 2006-03-21 Micron Technology, Inc. Methods of forming trench isolation regions
KR100600055B1 (ko) * 2004-06-30 2006-07-13 주식회사 하이닉스반도체 리프팅을 방지한 반도체소자의 소자분리 방법
KR100731103B1 (ko) * 2005-12-29 2007-06-21 동부일렉트로닉스 주식회사 반도체 소자의 격리막 형성방법
US8012846B2 (en) * 2006-08-04 2011-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures and methods of fabricating isolation structures
US7700488B2 (en) * 2007-01-16 2010-04-20 International Business Machines Corporation Recycling of ion implantation monitor wafers
KR100980058B1 (ko) * 2008-03-27 2010-09-03 주식회사 하이닉스반도체 메모리 소자의 소자분리 구조 및 형성 방법
US8703550B2 (en) 2012-06-18 2014-04-22 International Business Machines Corporation Dual shallow trench isolation liner for preventing electrical shorts
US9059194B2 (en) 2013-01-10 2015-06-16 International Business Machines Corporation High-K and metal filled trench-type EDRAM capacitor with electrode depth and dimension control
KR102130056B1 (ko) 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR102246280B1 (ko) * 2014-03-26 2021-04-29 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9653507B2 (en) 2014-06-25 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation shrinkage method for enhanced device performance
US9754993B2 (en) * 2015-08-31 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Deep trench isolations and methods of forming the same
US10950454B2 (en) * 2017-08-04 2021-03-16 Lam Research Corporation Integrated atomic layer passivation in TCP etch chamber and in-situ etch-ALP method
US11088022B2 (en) 2018-09-27 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Different isolation liners for different type FinFETs and associated isolation feature fabrication

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4269654A (en) * 1977-11-18 1981-05-26 Rca Corporation Silicon nitride and silicon oxide etchant
JPS6083346A (ja) * 1983-10-14 1985-05-11 Hitachi Ltd 半導体集積回路装置
US4631803A (en) * 1985-02-14 1986-12-30 Texas Instruments Incorporated Method of fabricating defect free trench isolation devices
US4952524A (en) * 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
US5272104A (en) * 1993-03-11 1993-12-21 Harris Corporation Bonded wafer process incorporating diamond insulator
CA2131668C (en) * 1993-12-23 1999-03-02 Carol Galli Isolation structure using liquid phase oxide deposition
US5604159A (en) * 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
US5492858A (en) * 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches
US5643823A (en) * 1995-09-21 1997-07-01 Siemens Aktiengesellschaft Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
DE69631258T2 (de) * 1995-10-13 2004-11-18 Lam Research Corp., Fremont Verfahren zum Entfernen von Verunreinigungen durch Bürsten
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5731241A (en) * 1997-05-15 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned sacrificial oxide for shallow trench isolation
US5933749A (en) * 1997-10-27 1999-08-03 United Microelectronics Corp. Method for removing a top corner of a trench

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003045957A (ja) * 2001-05-18 2003-02-14 Samsung Electronics Co Ltd 半導体装置の素子分離方法
KR100764742B1 (ko) 2006-06-16 2007-10-08 삼성전자주식회사 반도체 소자 및 그 제조 방법

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KR20000057890A (ko) 2000-09-25
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ATE518240T1 (de) 2011-08-15
EP1026734A3 (en) 2001-01-17
EP1026734B1 (en) 2011-07-27
TW469568B (en) 2001-12-21
US6140208A (en) 2000-10-31
EP1026734A2 (en) 2000-08-09

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