JP3689298B2 - 半導体ボディに分離部を形成する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス、特に、キャパシタ・アレイ内に存在する様々なトランジスタを分離するための浅トレンチ分離（ＳＴＩ）バイア及びその形成方法に関し、特に、窒化物／酸化物の二層構造部を有する、ＳＴＩバイア及びその形成方法に関する。
【０００２】
【従来の技術】
浅トレンチ分離（ＳＴＩ）内に窒化ケイ素（Ｓｉ3Ｎ4）ライナを使用することは、０．２５μｍの基本寸法でトレンチベースＤＲＡＭ内のシリコン欠陥を解消するために極めて重大なものであることが分かっている。ギガビット世代のために寸法縮小が構想されているので、酸素がトレンチ記憶キャパシタ内に浸透するのを効果的にブロックできる窒化物ライナが必需品であると論じられている。しかし、ＳＴＩで現在使用されている窒化物ライナの欠点の１つは、電荷をトラップする際に及ぼすその影響である。窒化物ライナは活性（active）シリコン側壁の近くに位置するので、（１）ＳＴＩで限定された外周の漏れ、（２）ノードからＰウェルへの接合部の漏れ、ならびに最も重要なことに（３）埋込みＰチャネル電界効果トランジスタ（ＰＦＥＴ）のホット・キャリア劣化を悪化させることが分かっている。
【０００３】
窒化物ライナが活性シリコン側壁に近接すると、（エッチング関係の損傷を回復するために）最初にＳＴＩ内で成長させる熱酸化物の量に重大な制限が設けられる。ＳＴＩ内により薄い（すなわち、１３０Å未満）熱酸化物を成長させることは転位形成を低減する際に有利であることが観測されている。実際に、今後アレイ・セルを縮小するには転位生成を防止するためにＳＴＩ内で成長させる初期酸化物の厚さを低減することが必要になることは、極めて起こりそうなことである。しかし、シリコン側壁と窒化物ライナとの間の酸化物が１３０Å未満である場合、ＰＦＥＴデバイスが激しく劣化することが分かっている。したがって、アレイ内の寄生漏れを最小限にするように窒化ケイ素ライナと活性シリコン側壁との間に所与の距離を維持し、依然として酸素がトレンチ・キャパシタ内に拡散するのを防止する可能性のあるＰＦＥＴホット・キャリア劣化を低減することは有利かつ望ましいことである。
【０００４】
米国特許第５６４３８２３号明細書では、酸素バリア薄膜としての浅トレンチ分離内の結晶窒化ケイ素ライナを開示している。しかし、この参考文献では、ＰＦＥＴホット・キャリア劣化の際にアレイ内の寄生漏れが最小限になるように窒化ケイ素ライナと活性シリコン側壁との間に所与の距離を維持することはない。
【０００５】
米国特許第４７００４６４号明細書では、グルーブ内に形成された二酸化ケイ素及び窒化ケイ素薄膜を有する半導体ボディ内にＵ形分離グルーブを形成し、次に二酸化ケイ素キャップで上部が覆われた多結晶シリコンでグルーブを充填するためのプロセスを開示している。二酸化ケイ素薄膜は、転位の発達を防止する二酸化ケイ素キャップの膨張によって生成される応力を吸収する。この参考文献では、二酸化ケイ素薄膜を使用して、Ｕグルーブ内の多結晶シリコンと基板の表面上に形成された配線又はその配線の付近に形成された電極との間の短絡を防止することを教示している。
【０００６】
米国特許第５４９２８５８号明細書では、分離トレンチの熱酸化エッチング表面上に共形的に付着させた窒化ケイ素ライナの使い方を開示している。この窒化物ライナは、その後の共形誘電フィラーとのより耐久性のある結合を形成するために熱酸化コーティングより受容性の高い表面を提供し、下にある熱酸化物又は基板を後続の処理中に酸化からシールドする。また、窒化物ライナは、後続のプロセス・ステップ中にシリコン活性エリアを汚染から保護する働きをする。というのは、窒化物の方が酸化物よりすぐれたバリアになるからである。この参考文献は、より正確には、窒化ケイ素ライナを使用して、シリコン基板の平坦化などの後続のプロセスを強化することに関する。これは、寄生漏れを低減するための手段としてライナを使用することを教示又は提案するものではない。
【０００７】
米国特許第５５１６７２１号明細書では、分離構造を充填するために液相酸化物材料を使用する分離構造を開示している。この参考文献は、分離構造内の窒化ケイ素ライナを教示又は提案するものではない。
【０００８】
米国特許第５６０４１５９号明細書では、エッチングを施してシリコン基板内にバイアを形成することにより接点構造又はプラグを作成する方法を開示している。この参考文献は、寄生漏れの問題を解決するための接点構造内の窒化ケイ素ライナを教示又は提案するものではない。
【０００９】
米国特許第５７１９０８５号明細書では、半導体基板内に開口部を形成し、その開口部に対し１回目の酸化を行い、次にフッ化水素酸を含むウェット・エッチングにより酸化した開口部にエッチングを施し、続いてその開口部に対し２回目の酸化を行うことにより、トレンチ分離領域を形成する方法を開示している。この参考文献は、浅トレンチ分離構造内の窒化ケイ素ライナを教示又は提案するものではない。
【００１０】
【発明が解決しようとする課題】
したがって、従来技術の問題及び欠点を銘記すると、本発明の一目的は、寄生漏れが低減されたＳＴＩバイアを提供することにある。
【００１１】
本発明の他の目的は、ＰＦＥＴホット・キャリア劣化が低減されたＳＴＩバイアを提供することにある。
【００１２】
本発明のさらに他の目的及び利点は、一部は明白になり、一部は本明細書から明らかになるだろう。
【００１３】
【課題を解決するための手段】
上記その他の目的及び利点は、当業者には明らかであり、第１の態様において、半導体ボディに分離部を形成する方法であって、
（ａ）誘電体層を有するシリコン・ウェハを準備するステップと、
（ｂ）エッチングを行い、前記ウェハにトレンチを形成するステップと、
（ｃ）前記トレンチに絶縁体層を付着するステップと、
（ｄ）前記トレンチに熱酸化物を成長させるステップと、
（ｅ）前記トレンチに窒化ケイ素ライナを付着するステップと、
を有する、方法を対象とする本発明において達成される。
【００１４】
好ましくは、絶縁酸化物層は、オルトケイ酸テトラエチル又はホウリンケイ酸ガラス（borophosphosilicate glass）を含む。絶縁酸化物層がオルトケイ酸テトラエチルを含む場合、トレンチ内にオルトケイ酸テトラエチル層を付着させるステップは約２００ｍトル〜約１トルの低圧で行われる。熱酸化物は、トレンチ内に絶縁酸化物層を付着させるステップの前又は後に成長させることができる。
【００１５】
好ましくは、パッド酸化物の層は約５０〜約１００Åの厚さを有し、パッド窒化物の層は約１２００〜約２４００Åの厚さを有し、絶縁層は厚さ約５０〜約３００Åのオルトケイ酸テトラエチルを含み、熱酸化物は約１００Åの厚さを有し、窒化ケイ素ライナは約５５Åの厚さを有する。
【００１６】
他の態様では、本発明は、
ａ）誘電体層を有するシリコン・ウェハを設けるステップと、
ｂ）エッチングを施してウェハ内にトレンチを形成するステップと、
ｃ）トレンチ内に絶縁層を付着させるステップと、
ｄ）トレンチ内の絶縁層を通って熱酸化物を成長させるステップと、
ｅ）絶縁層及び熱酸化物の上に窒化ケイ素ライナを付着させるステップとを含む方法に関する。
【００１７】
好ましくは、絶縁層は、約２００ｍトル〜約１トルの低圧で付着させた厚さ約５０〜約３００Åのオルトケイ酸テトラエチルを含む。好ましくは、熱酸化物は約１００Åの厚さを有し、窒化ケイ素ライナは約５５Åの厚さを有する。
【００１８】
さらに他の態様では、本発明は、
ａ）誘電体層を有するシリコン・ウェハを設けるステップと、
ｂ）エッチングを施してウェハにトレンチを形成するステップと、
ｃ）トレンチに熱酸化物を成長させるステップと、
ｄ）熱酸化物の上に絶縁層を付着させるステップと、
ｅ）絶縁層の上に窒化ケイ素ライナを付着させるステップとを含む方法に関する。
【００１９】
好ましくは、絶縁層は、約２００ｍトル〜約１トルの低圧で付着させた厚さ約５０〜約３００Åのオルトケイ酸テトラエチルを含む。好ましくは、熱酸化物は約１００Åの厚さを有し、窒化ケイ素ライナは約５５Åの厚さを有する。この方法は、ステップ（ｅ）の前に、熱酸化物及び絶縁層に高温アニールを施すステップをさらに含むことができる。
【００２０】
さらに他の態様では、本発明は、電気素子を有する半導体基板と、電気素子を分離するために基板上に形成された複数のトレンチであって、トレンチで成長させた熱酸化物と、熱酸化物の上のオルトケイ酸テトラエチル層と、オルトケイ酸テトラエチル層の上の窒化ケイ素ライナとを有するトレンチと、トレンチを実質的に充填する絶縁材料とを含む半導体デバイスに関する。
【００２１】
最後の態様では、本発明は電気素子を有する半導体基板と、
前記電気素子を分離するために前記基板に形成されたトレンチであって、
前記トレンチに付着されたオルトケイ酸テトラエチル層と、前記オルトケイ酸テトラエチル層を通って成長させた熱酸化物をアニールした酸化物と、
前記アニールされた酸化物に付着された窒化ケイ素ライナと、を有するトレンチと、
前記トレンチを実質的に充填する絶縁材料と、
を有する半導体デバイスに関する。
【００２２】
【発明の実施の形態】
本発明の好ましい実施の形態を説明する際に、添付図面の図１ないし図６を参照するが、これらの図では同様の番号は本発明の同様の特徴部を指し示す。本発明の特徴部は、添付図面では必ずしも一定の縮尺で示されているわけではない。
【００２３】
図１ないし図４は本発明の第１の好ましい実施の形態を示している。図１では、半導体基板１０は、その上にパッド誘電体層が付着され、この誘電体層はパッド酸化物層１３と、パッド窒化物層１５とを含む。パッド酸化物層１３は、好ましくは、酸化ケイ素であり、パッド窒化物層１５は、好ましくは、窒化ケイ素である。シリコン基板上のパッド誘電体層にパターン形成し、当技術分野で既知のプロセス、好ましくは、ドライ・エッチ・プロセスによりエッチングを施し、深さ約０．２５μｍの浅トレンチ分離バイア１７を形成する。パッド窒化物層１５は、バイア１７に隣接して上部コーナーを形成する部分１６を含む。エッチング・プロセス後、希フッ化水素酸（ＤＨＦ）と、過酸化硫黄と、Ｈｕａｎｇ Ａ（Ｈ2Ｏ2：ＮＨ4ＯＨ：Ｈ2Ｏ）溶液と、Ｈｕａｎｇ Ｂ（Ｈ2Ｏ：ＨＣｌ：Ｈ2Ｏ2）溶液の混合物を使用して分離バイアを湿式清浄する。湿式清浄後、ＨＦ／グリセロール・エッチングを使用して、側壁から約２０ｎｍのパッド窒化物を除去し、図２に示すようにパッド窒化物層１５の上部コーナー１６（図１を参照）を部分的に除去又は「プルバック」する。パッド窒化物層１５の上部コーナー１６を除去することにより、パッシベーションによってボイドがないように分離バイアを実質的に充填することができる。この「プルバック」処理の後に希フッ化水素酸（ＤＨＦ）と、過酸化硫黄と、Ｈｕａｎｇ Ａ（Ｈ2Ｏ2：ＮＨ4ＯＨ：Ｈ2Ｏ）溶液と、Ｈｕａｎｇ Ｂ（Ｈ2Ｏ：ＨＣｌ：Ｈ2Ｏ2）溶液の混合物を使用して、バイアを清浄してもよい。
【００２４】
パッド窒化物層１５の上部コーナー１６の除去後、シリコン基板１０の上とトレンチ１７内に絶縁酸化物層２０を共形的に付着させる。絶縁酸化物層２０の付着は、好ましくは当技術分野で周知の装置を使用して、約２００ｍトル〜約１トルの圧力かつ約５００〜約６００℃の温度で行われる。絶縁酸化物層２０の厚さは、好ましくは約５０〜約３００Åの範囲であるか又は絶縁酸化物層２０が分離バイアの側壁及び底部に沿って共形的に付着されるような厚さでなければならない。好ましくは、絶縁酸化物層はホウリンケイ酸ガラス（borophosphosilicate glass）、又はオルトケイ酸テトラエチルを含む。
【００２５】
絶縁酸化物層２０の低圧付着後、約１０００℃で約１〜約１０分間の高温酸化処理を使用して、付着させた絶縁酸化物層２０を通って熱酸化物を成長させ、図３に示すように層２５を形成する。熱酸化物の厚さは、シリコン結晶欠陥が形成されないように調整される。好ましくは、熱酸化物は約５０〜約２００Åの厚さを有し、最も好ましくは、約１００Åの厚さを有する。反応室の雰囲気内に約３．０％の塩酸を取り入れると、付着させた絶縁酸化物層２０を通る熱酸化物の成長速度が増加する。
【００２６】
図４では、半導体ウェハは、分離バイア内に付着させた窒化ケイ素ライナ４３をさらに含む。好ましくは、窒化ケイ素ライナは約５５Åの厚さを有する。窒化ケイ素ライナ４３の付着後、オルトケイ酸テトラエチルなどのパッシベーション材料４７で分離バイアを充填する。過剰なパッシベーション材料４７は、化学機械研摩など、当技術分野で既知の平坦化処理によって除去する。その結果得られる最終的な形の浅トレンチ分離バイアを研摩し、パッド窒化物層１５を露出する。
【００２７】
図５及び図６は、絶縁酸化物層の付着の前に浅トレンチ分離バイア内の熱酸化物層を成長させる、本発明の第２の実施の形態を示している。図５は、基板１０と、パッド酸化物層１３及びパッド窒化物層１５を含むパッド誘電体とを有する半導体ウェハの一部分を示している。パッド窒化物層１５は好ましくは約１２００〜約２４００Åの厚さを有する。パッド酸化物層１３は好ましくは約５０〜約１００Åの厚さを有する。パッド誘電体は、浅トレンチ分離の形成中にシリコン基板１０を保護する。通常、浅トレンチ分離は約０．２５μｍの深さを有する。
【００２８】
エッチング処理後、ＤＨＦと、過酸化硫黄と、Ｈｕａｎｇ Ａ溶液と、Ｈｕａｎｇ Ｂ溶液との混合物を使用して浅トレンチ分離を湿式清浄する。この場合も、ＨＦ／グリセロール・エッチを使用して、トレンチ１７に隣接したパッド窒化物層１５のコーナー部分を除去し、パッド窒化物層１５を「プルバック」する。パッド窒化物層１５の「プルバック」により、後ほど半導体ウェハを処理する際にパッシベーションによってボイドがないように分離バイアを実質的に充填することができる。パッド窒化物層１５の「プルバック」後、浅トレンチ分離バイア内に熱酸化物２３を成長させる。熱酸化物の厚さは、シリコン結晶欠陥が避けられるように調整しなければならず、好ましくは、約５０〜約２００Åの厚さを有し、最も好ましくは、約１００Åの厚さを有する。約１０００℃で約１〜約１０分間という高温ドライ酸化条件は、分離バイア内で熱酸化物２３を成長させるのに十分であろう。「プルバック」処理の後に、ＤＨＦと、過酸化硫黄と、Ｈｕａｎｇ Ａ溶液と、Ｈｕａｎｇ Ｂ溶液との混合物を使用して、トレンチを清浄してもよい。
【００２９】
分離バイア内に熱酸化物２３を成長させた後、半導体ウェハの上とトレンチ１７内に絶縁酸化物層２０を共形的に付着させる。絶縁酸化物層２０は好ましくは、約２００ｍトル〜約１トルという低圧かつ約５００〜約６００℃の温度で付着させたオルトケイ酸テトラエチルである。絶縁酸化物層は、約５０〜約３００Åの厚さを有するか、又はその薄膜が浅トレンチ分離の側壁及び底部に沿って共形的に付着されるような厚さでなければならない。薄く付着させたままのオルトケイ酸テトラエチル薄膜内のディボット（divot）形成を最小限にするため、約１０００℃より高い温度かつ約５〜約１２０秒の処理時間で高温急速熱処理を使用することができる。
【００３０】
図６では、浅トレンチ分離内に窒化ケイ素ライナ４３を好ましくは、約５５Åの厚さまで付着させ、続いてオルトケイ酸テトラエチルなどのパッシベーション材料４７で分離バイアを完全に充填する。過剰なパッシベーション材料４７は、パッド窒化物層１５が露出するように、当技術分野で既知の方法による平坦化によって除去する。
【００３１】
浅トレンチ分離処理の際の酸化物／窒化物の二層構造部の使用に関しては、かなりの数の利点がある。第１に、追加の酸化物層によって窒化物薄膜が活性シリコン・エリアの側面からさらに押し退けられる。窒化ケイ素ライナは、アレイ接合部漏れを悪化させる傾向を有する。というのは、それは、活性シリコン側壁に極めて接近して位置する正の電荷を帯びた誘電体であるからである。熱酸化ステップ後に低圧付着のオルトケイ酸テトラエチルなどの追加の絶縁酸化物層を追加することにより、アレイ接合部漏れが８倍も低減されることが判明した。さらに、セル漏れの主な誘因の１つであるノードからＰウェルへの漏れが２０％も低減されたことも判明した。このような結果は、窒化物ライナでトラップされる正の電荷によって引き起こされるトレンチ側壁内のＳＴＩに沿った接合部漏れが低減されることによるものである。
【００３２】
分離バイア・ライナの一部として追加の絶縁酸化物層を設けることの第２の利点は、深トレンチ・キャパシタの上の誘電体の厚さが追加されることである。場合によっては、キャパシタをカバーするパッシベーションの層が深トレンチ及びＳＴＩの化学機械研摩ステップによる腐食によって薄くなる可能性がある。この結果、バーンイン障害が発生し、最悪の場合にはワード線とトレンチ・インタフェースとの間に短絡が発生する恐れがある。追加の絶縁酸化物層はこのような影響を最小限にする働きをする。
【００３３】
もう１つの利点は、追加の絶縁酸化物層が浅トレンチ分離バイア内の第１の熱酸化の低減を可能とすることである。この酸化は転位の形成を低減する際に最も重大なものである。というのは、この熱酸化ステップは活性シリコンＭＥＳＡをトレンチ・キャパシタに接続する埋込みストラップでほとんどの応力を生成するからである。
【００３４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３５】
（１）半導体ボディに分離部を形成する方法であって、
（ａ）誘電体層を有するシリコン・ウェハを準備するステップと、
（ｂ）エッチングを行い、前記ウェハにトレンチを形成するステップと、
（ｃ）前記トレンチに絶縁体層を付着するステップと、
（ｄ）前記トレンチに熱酸化物を成長させるステップと、
（ｅ）前記トレンチに窒化ケイ素ライナを付着するステップと、
を有する、方法。
（２）前記誘電体層は、パッド酸化物の層と、前記パッド酸化物層の上に形成されたパッド窒化物の層とを有する、上記（１）に記載の方法。
（３）前記（ｃ）ステップの後に前記（ｄ）ステップが行われ、前記（ｄ）ステップの後に前記（ｅ）ステップが行われる、上記（１）又は（２）に記載の方法。
（４）前記（ｄ）ステップの後に前記（ｃ）ステップが行われ、前記（ｃ）ステップの後に前記（ｅ）ステップが行われる、上記（１）又は（２）に記載の方法。
（５）前記熱酸化物は、前記絶縁体層を通って成長させ、
前記窒化ケイ素ライナは、前記絶縁体層と前記酸化物の上に付着される、
上記（３）に記載の方法。
（６）前記絶縁体層は、前記酸化物の上に付着され、
前記窒化ケイ素ライナは、前記絶縁体層と前記酸化物の上に付着される、
上記（４）に記載の方法。
（７）前記絶縁体は絶縁酸化物である、上記（２）に記載の方法。
（８）前記ステップ（ｃ）は、前記絶縁酸化物層をスパッタ付着させる、上記（７）に記載の方法。
（９）前記絶縁体層は、オルトケイ酸テトラエチル層である、上記（１）、（２）、（３）、又は（４）に記載の方法。
（１０）前記ステップ（ｃ）は、約２００ｍトル〜１トルの圧力において行われる、上記（１）、（２）、（３）、（４）又は（９）に記載の方法。
（１１）前記絶縁体層は、ホウリンケイ酸ガラスの層である、上記（２）に記載の方法。
（１２）前記パッド酸化物層は、約５０〜約１００Åの厚さを有する、上記（２）に記載の方法。
（１３）前記パッド窒化物層は、約１２００〜約２４００Åの厚さを有する、上記（２）に記載の方法。
（１４）前記トレンチは、約０．２５μｍの深さを有する、上記（２）に記載の方法。
（１５）前記ステップ（ｃ）は、厚さ約５０〜約３００Åのオルトケイ酸テトラエチル層を付着する、上記（９）に記載の方法。
（１６）前記ステップ（ｄ）は、厚さ約１００Åの熱酸化物を成長させる、上記（１）、（２）、（３）、（４）、（５）、又は（６）に記載の方法。
（１７）前記ステップ（ｅ）は、厚さ約５５Åの窒化ケイ素ライナを付着する、上記（１）、（２）、（３）、（４）、（５）、又は（６）に記載の方法。
（１８）前記ステップ（ｂ）の後に、
酸性溶液で前記トレンチを清浄するステップと、
前記トレンチに隣接する誘電体層の一部を除去するステップと、
をさらに含む、上記（３）又は（５）に記載の方法。
（１９）前記酸性溶液はフッ化水素酸混合物であり、
前記除去するステップは、フッ化水素酸／グリセロール・エッチングを使用して、前記トレンチに隣接するパッド窒化物の層の一部をプルバックする、上記（１８）に記載の方法。
（２０）前記ステップ（ｄ）は、ドライ酸化条件下において、約１０００℃に等しいか又はそれより高い温度で行われる、上記（１）、（２）、（３）、（４）、（５）、又は（６）に記載の方法。
（２１）前記ステップ（ｄ）は、ドライ酸化条件下において、約１０００℃に等しいか又はそれより高い温度において、約３％の塩酸が存在する状態で行われる、上記（３）又は（５）に記載の方法。
（２２）前記ステップ（ｅ）の前に、前記熱酸化物及び前記絶縁体層に高温アニールを行うステップをさらに有する、上記（４）又は（６）に記載の方法。
（２３）前記ステップ（ｂ）の後に、
第１の酸性溶液で前記トレンチを清浄するステップと、
前記トレンチに隣接する誘電体層の一部を除去するステップと、
続いて、第２の酸性溶液で前記トレンチを清浄するステップと、
をさらに含む、上記（２）、（４）又は（６）に記載の方法。
（２４）前記第１及び第２の酸性溶液はフッ化水素酸混合物であり、
前記除去するステップは、フッ化水素酸／グリセロール・エッチングを使用して、前記トレンチに隣接するパッド窒化物の層の一部をプルバックする、上記（２３）に記載の方法。
（２５）前記ステップ（ｄ）は、前記ウェハにシリコン欠陥が形成されないような厚さまで前記絶縁層を通って前記熱酸化物を成長させる、上記（３）又は（５）に記載の方法。
（２６）前記トレンチをパッシベーション材料で充填するステップと、
前記ウェハを平坦化して、前記パッシベーション材料の過剰部分を除去するステップと、
をさらに含む、上記（１）、（２）、（３）、（４）、（５）、又は（６）に記載の方法。
（２７）電気素子を有する半導体基板と、
前記電気素子を分離するために前記基板に形成されたトレンチであって、
前記トレンチにおいて成長させた熱酸化物と、
前記熱酸化物上のオルトケイ酸テトラエチル層と、
前記オルトケイ酸テトラエチル層上の窒化ケイ素ライナと、を有するトレンチと、
前記トレンチを実質的に充填する絶縁材料と、
を有する半導体デバイス。
（２８）電気素子を有する半導体基板と、
前記電気素子を分離するために前記基板に形成されたトレンチであって、
前記トレンチに付着されたオルトケイ酸テトラエチル層と、前記オルトケイ酸テトラエチル層を通って成長させた熱酸化物をアニールした酸化物と、
前記アニールされた酸化物に付着された窒化ケイ素ライナと、を有するトレンチと、
前記トレンチを実質的に充填する絶縁材料と、
を有する半導体デバイス。
【図面の簡単な説明】
【図１】シリコン基板内にエッチングで形成した浅トレンチ分離を有する半導体ウェハの部分縦断面図である。
【図２】その上に付着させた共形絶縁層を有する半導体ウェハの部分縦断面図である。
【図３】付着させた絶縁層を通って成長させた熱酸化物を有する半導体ウェハの部分縦断面図である。
【図４】パッシベーション材料で充填した浅トレンチ分離を有する半導体ウェハの部分縦断面図である。
【図５】浅トレンチ分離内に熱酸化物を成長させた本発明の他の実施の形態による半導体ウェハの部分縦断面図である。
【図６】浅トレンチ分離内に付着させた絶縁薄膜及び窒化ケイ素ライナを有し、浅トレンチ分離がパッシベーション材料で充填された半導体ウェハの部分縦断面図である。
【符号の説明】
１０ 半導体基板
１３ パッド酸化物層
１５ パッド窒化物層
２５ 酸化物層
４３ 窒化ケイ素ライナ
４７ パッシベーション材料
【発明の属する技術分野】
本発明は、半導体デバイス、特に、キャパシタ・アレイ内に存在する様々なトランジスタを分離するための浅トレンチ分離（ＳＴＩ）バイア及びその形成方法に関し、特に、窒化物／酸化物の二層構造部を有する、ＳＴＩバイア及びその形成方法に関する。
【０００２】
【従来の技術】
浅トレンチ分離（ＳＴＩ）内に窒化ケイ素（Ｓｉ3Ｎ4）ライナを使用することは、０．２５μｍの基本寸法でトレンチベースＤＲＡＭ内のシリコン欠陥を解消するために極めて重大なものであることが分かっている。ギガビット世代のために寸法縮小が構想されているので、酸素がトレンチ記憶キャパシタ内に浸透するのを効果的にブロックできる窒化物ライナが必需品であると論じられている。しかし、ＳＴＩで現在使用されている窒化物ライナの欠点の１つは、電荷をトラップする際に及ぼすその影響である。窒化物ライナは活性（active）シリコン側壁の近くに位置するので、（１）ＳＴＩで限定された外周の漏れ、（２）ノードからＰウェルへの接合部の漏れ、ならびに最も重要なことに（３）埋込みＰチャネル電界効果トランジスタ（ＰＦＥＴ）のホット・キャリア劣化を悪化させることが分かっている。
【０００３】
窒化物ライナが活性シリコン側壁に近接すると、（エッチング関係の損傷を回復するために）最初にＳＴＩ内で成長させる熱酸化物の量に重大な制限が設けられる。ＳＴＩ内により薄い（すなわち、１３０Å未満）熱酸化物を成長させることは転位形成を低減する際に有利であることが観測されている。実際に、今後アレイ・セルを縮小するには転位生成を防止するためにＳＴＩ内で成長させる初期酸化物の厚さを低減することが必要になることは、極めて起こりそうなことである。しかし、シリコン側壁と窒化物ライナとの間の酸化物が１３０Å未満である場合、ＰＦＥＴデバイスが激しく劣化することが分かっている。したがって、アレイ内の寄生漏れを最小限にするように窒化ケイ素ライナと活性シリコン側壁との間に所与の距離を維持し、依然として酸素がトレンチ・キャパシタ内に拡散するのを防止する可能性のあるＰＦＥＴホット・キャリア劣化を低減することは有利かつ望ましいことである。
【０００４】
米国特許第５６４３８２３号明細書では、酸素バリア薄膜としての浅トレンチ分離内の結晶窒化ケイ素ライナを開示している。しかし、この参考文献では、ＰＦＥＴホット・キャリア劣化の際にアレイ内の寄生漏れが最小限になるように窒化ケイ素ライナと活性シリコン側壁との間に所与の距離を維持することはない。
【０００５】
米国特許第４７００４６４号明細書では、グルーブ内に形成された二酸化ケイ素及び窒化ケイ素薄膜を有する半導体ボディ内にＵ形分離グルーブを形成し、次に二酸化ケイ素キャップで上部が覆われた多結晶シリコンでグルーブを充填するためのプロセスを開示している。二酸化ケイ素薄膜は、転位の発達を防止する二酸化ケイ素キャップの膨張によって生成される応力を吸収する。この参考文献では、二酸化ケイ素薄膜を使用して、Ｕグルーブ内の多結晶シリコンと基板の表面上に形成された配線又はその配線の付近に形成された電極との間の短絡を防止することを教示している。
【０００６】
米国特許第５４９２８５８号明細書では、分離トレンチの熱酸化エッチング表面上に共形的に付着させた窒化ケイ素ライナの使い方を開示している。この窒化物ライナは、その後の共形誘電フィラーとのより耐久性のある結合を形成するために熱酸化コーティングより受容性の高い表面を提供し、下にある熱酸化物又は基板を後続の処理中に酸化からシールドする。また、窒化物ライナは、後続のプロセス・ステップ中にシリコン活性エリアを汚染から保護する働きをする。というのは、窒化物の方が酸化物よりすぐれたバリアになるからである。この参考文献は、より正確には、窒化ケイ素ライナを使用して、シリコン基板の平坦化などの後続のプロセスを強化することに関する。これは、寄生漏れを低減するための手段としてライナを使用することを教示又は提案するものではない。
【０００７】
米国特許第５５１６７２１号明細書では、分離構造を充填するために液相酸化物材料を使用する分離構造を開示している。この参考文献は、分離構造内の窒化ケイ素ライナを教示又は提案するものではない。
【０００８】
米国特許第５６０４１５９号明細書では、エッチングを施してシリコン基板内にバイアを形成することにより接点構造又はプラグを作成する方法を開示している。この参考文献は、寄生漏れの問題を解決するための接点構造内の窒化ケイ素ライナを教示又は提案するものではない。
【０００９】
米国特許第５７１９０８５号明細書では、半導体基板内に開口部を形成し、その開口部に対し１回目の酸化を行い、次にフッ化水素酸を含むウェット・エッチングにより酸化した開口部にエッチングを施し、続いてその開口部に対し２回目の酸化を行うことにより、トレンチ分離領域を形成する方法を開示している。この参考文献は、浅トレンチ分離構造内の窒化ケイ素ライナを教示又は提案するものではない。
【００１０】
【発明が解決しようとする課題】
したがって、従来技術の問題及び欠点を銘記すると、本発明の一目的は、寄生漏れが低減されたＳＴＩバイアを提供することにある。
【００１１】
本発明の他の目的は、ＰＦＥＴホット・キャリア劣化が低減されたＳＴＩバイアを提供することにある。
【００１２】
本発明のさらに他の目的及び利点は、一部は明白になり、一部は本明細書から明らかになるだろう。
【００１３】
【課題を解決するための手段】
上記その他の目的及び利点は、当業者には明らかであり、第１の態様において、半導体ボディに分離部を形成する方法であって、
（ａ）誘電体層を有するシリコン・ウェハを準備するステップと、
（ｂ）エッチングを行い、前記ウェハにトレンチを形成するステップと、
（ｃ）前記トレンチに絶縁体層を付着するステップと、
（ｄ）前記トレンチに熱酸化物を成長させるステップと、
（ｅ）前記トレンチに窒化ケイ素ライナを付着するステップと、
を有する、方法を対象とする本発明において達成される。
【００１４】
好ましくは、絶縁酸化物層は、オルトケイ酸テトラエチル又はホウリンケイ酸ガラス（borophosphosilicate glass）を含む。絶縁酸化物層がオルトケイ酸テトラエチルを含む場合、トレンチ内にオルトケイ酸テトラエチル層を付着させるステップは約２００ｍトル〜約１トルの低圧で行われる。熱酸化物は、トレンチ内に絶縁酸化物層を付着させるステップの前又は後に成長させることができる。
【００１５】
好ましくは、パッド酸化物の層は約５０〜約１００Åの厚さを有し、パッド窒化物の層は約１２００〜約２４００Åの厚さを有し、絶縁層は厚さ約５０〜約３００Åのオルトケイ酸テトラエチルを含み、熱酸化物は約１００Åの厚さを有し、窒化ケイ素ライナは約５５Åの厚さを有する。
【００１６】
他の態様では、本発明は、
ａ）誘電体層を有するシリコン・ウェハを設けるステップと、
ｂ）エッチングを施してウェハ内にトレンチを形成するステップと、
ｃ）トレンチ内に絶縁層を付着させるステップと、
ｄ）トレンチ内の絶縁層を通って熱酸化物を成長させるステップと、
ｅ）絶縁層及び熱酸化物の上に窒化ケイ素ライナを付着させるステップとを含む方法に関する。
【００１７】
好ましくは、絶縁層は、約２００ｍトル〜約１トルの低圧で付着させた厚さ約５０〜約３００Åのオルトケイ酸テトラエチルを含む。好ましくは、熱酸化物は約１００Åの厚さを有し、窒化ケイ素ライナは約５５Åの厚さを有する。
【００１８】
さらに他の態様では、本発明は、
ａ）誘電体層を有するシリコン・ウェハを設けるステップと、
ｂ）エッチングを施してウェハにトレンチを形成するステップと、
ｃ）トレンチに熱酸化物を成長させるステップと、
ｄ）熱酸化物の上に絶縁層を付着させるステップと、
ｅ）絶縁層の上に窒化ケイ素ライナを付着させるステップとを含む方法に関する。
【００１９】
好ましくは、絶縁層は、約２００ｍトル〜約１トルの低圧で付着させた厚さ約５０〜約３００Åのオルトケイ酸テトラエチルを含む。好ましくは、熱酸化物は約１００Åの厚さを有し、窒化ケイ素ライナは約５５Åの厚さを有する。この方法は、ステップ（ｅ）の前に、熱酸化物及び絶縁層に高温アニールを施すステップをさらに含むことができる。
【００２０】
さらに他の態様では、本発明は、電気素子を有する半導体基板と、電気素子を分離するために基板上に形成された複数のトレンチであって、トレンチで成長させた熱酸化物と、熱酸化物の上のオルトケイ酸テトラエチル層と、オルトケイ酸テトラエチル層の上の窒化ケイ素ライナとを有するトレンチと、トレンチを実質的に充填する絶縁材料とを含む半導体デバイスに関する。
【００２１】
最後の態様では、本発明は電気素子を有する半導体基板と、
前記電気素子を分離するために前記基板に形成されたトレンチであって、
前記トレンチに付着されたオルトケイ酸テトラエチル層と、前記オルトケイ酸テトラエチル層を通って成長させた熱酸化物をアニールした酸化物と、
前記アニールされた酸化物に付着された窒化ケイ素ライナと、を有するトレンチと、
前記トレンチを実質的に充填する絶縁材料と、
を有する半導体デバイスに関する。
【００２２】
【発明の実施の形態】
本発明の好ましい実施の形態を説明する際に、添付図面の図１ないし図６を参照するが、これらの図では同様の番号は本発明の同様の特徴部を指し示す。本発明の特徴部は、添付図面では必ずしも一定の縮尺で示されているわけではない。
【００２３】
図１ないし図４は本発明の第１の好ましい実施の形態を示している。図１では、半導体基板１０は、その上にパッド誘電体層が付着され、この誘電体層はパッド酸化物層１３と、パッド窒化物層１５とを含む。パッド酸化物層１３は、好ましくは、酸化ケイ素であり、パッド窒化物層１５は、好ましくは、窒化ケイ素である。シリコン基板上のパッド誘電体層にパターン形成し、当技術分野で既知のプロセス、好ましくは、ドライ・エッチ・プロセスによりエッチングを施し、深さ約０．２５μｍの浅トレンチ分離バイア１７を形成する。パッド窒化物層１５は、バイア１７に隣接して上部コーナーを形成する部分１６を含む。エッチング・プロセス後、希フッ化水素酸（ＤＨＦ）と、過酸化硫黄と、Ｈｕａｎｇ Ａ（Ｈ2Ｏ2：ＮＨ4ＯＨ：Ｈ2Ｏ）溶液と、Ｈｕａｎｇ Ｂ（Ｈ2Ｏ：ＨＣｌ：Ｈ2Ｏ2）溶液の混合物を使用して分離バイアを湿式清浄する。湿式清浄後、ＨＦ／グリセロール・エッチングを使用して、側壁から約２０ｎｍのパッド窒化物を除去し、図２に示すようにパッド窒化物層１５の上部コーナー１６（図１を参照）を部分的に除去又は「プルバック」する。パッド窒化物層１５の上部コーナー１６を除去することにより、パッシベーションによってボイドがないように分離バイアを実質的に充填することができる。この「プルバック」処理の後に希フッ化水素酸（ＤＨＦ）と、過酸化硫黄と、Ｈｕａｎｇ Ａ（Ｈ2Ｏ2：ＮＨ4ＯＨ：Ｈ2Ｏ）溶液と、Ｈｕａｎｇ Ｂ（Ｈ2Ｏ：ＨＣｌ：Ｈ2Ｏ2）溶液の混合物を使用して、バイアを清浄してもよい。
【００２４】
パッド窒化物層１５の上部コーナー１６の除去後、シリコン基板１０の上とトレンチ１７内に絶縁酸化物層２０を共形的に付着させる。絶縁酸化物層２０の付着は、好ましくは当技術分野で周知の装置を使用して、約２００ｍトル〜約１トルの圧力かつ約５００〜約６００℃の温度で行われる。絶縁酸化物層２０の厚さは、好ましくは約５０〜約３００Åの範囲であるか又は絶縁酸化物層２０が分離バイアの側壁及び底部に沿って共形的に付着されるような厚さでなければならない。好ましくは、絶縁酸化物層はホウリンケイ酸ガラス（borophosphosilicate glass）、又はオルトケイ酸テトラエチルを含む。
【００２５】
絶縁酸化物層２０の低圧付着後、約１０００℃で約１〜約１０分間の高温酸化処理を使用して、付着させた絶縁酸化物層２０を通って熱酸化物を成長させ、図３に示すように層２５を形成する。熱酸化物の厚さは、シリコン結晶欠陥が形成されないように調整される。好ましくは、熱酸化物は約５０〜約２００Åの厚さを有し、最も好ましくは、約１００Åの厚さを有する。反応室の雰囲気内に約３．０％の塩酸を取り入れると、付着させた絶縁酸化物層２０を通る熱酸化物の成長速度が増加する。
【００２６】
図４では、半導体ウェハは、分離バイア内に付着させた窒化ケイ素ライナ４３をさらに含む。好ましくは、窒化ケイ素ライナは約５５Åの厚さを有する。窒化ケイ素ライナ４３の付着後、オルトケイ酸テトラエチルなどのパッシベーション材料４７で分離バイアを充填する。過剰なパッシベーション材料４７は、化学機械研摩など、当技術分野で既知の平坦化処理によって除去する。その結果得られる最終的な形の浅トレンチ分離バイアを研摩し、パッド窒化物層１５を露出する。
【００２７】
図５及び図６は、絶縁酸化物層の付着の前に浅トレンチ分離バイア内の熱酸化物層を成長させる、本発明の第２の実施の形態を示している。図５は、基板１０と、パッド酸化物層１３及びパッド窒化物層１５を含むパッド誘電体とを有する半導体ウェハの一部分を示している。パッド窒化物層１５は好ましくは約１２００〜約２４００Åの厚さを有する。パッド酸化物層１３は好ましくは約５０〜約１００Åの厚さを有する。パッド誘電体は、浅トレンチ分離の形成中にシリコン基板１０を保護する。通常、浅トレンチ分離は約０．２５μｍの深さを有する。
【００２８】
エッチング処理後、ＤＨＦと、過酸化硫黄と、Ｈｕａｎｇ Ａ溶液と、Ｈｕａｎｇ Ｂ溶液との混合物を使用して浅トレンチ分離を湿式清浄する。この場合も、ＨＦ／グリセロール・エッチを使用して、トレンチ１７に隣接したパッド窒化物層１５のコーナー部分を除去し、パッド窒化物層１５を「プルバック」する。パッド窒化物層１５の「プルバック」により、後ほど半導体ウェハを処理する際にパッシベーションによってボイドがないように分離バイアを実質的に充填することができる。パッド窒化物層１５の「プルバック」後、浅トレンチ分離バイア内に熱酸化物２３を成長させる。熱酸化物の厚さは、シリコン結晶欠陥が避けられるように調整しなければならず、好ましくは、約５０〜約２００Åの厚さを有し、最も好ましくは、約１００Åの厚さを有する。約１０００℃で約１〜約１０分間という高温ドライ酸化条件は、分離バイア内で熱酸化物２３を成長させるのに十分であろう。「プルバック」処理の後に、ＤＨＦと、過酸化硫黄と、Ｈｕａｎｇ Ａ溶液と、Ｈｕａｎｇ Ｂ溶液との混合物を使用して、トレンチを清浄してもよい。
【００２９】
分離バイア内に熱酸化物２３を成長させた後、半導体ウェハの上とトレンチ１７内に絶縁酸化物層２０を共形的に付着させる。絶縁酸化物層２０は好ましくは、約２００ｍトル〜約１トルという低圧かつ約５００〜約６００℃の温度で付着させたオルトケイ酸テトラエチルである。絶縁酸化物層は、約５０〜約３００Åの厚さを有するか、又はその薄膜が浅トレンチ分離の側壁及び底部に沿って共形的に付着されるような厚さでなければならない。薄く付着させたままのオルトケイ酸テトラエチル薄膜内のディボット（divot）形成を最小限にするため、約１０００℃より高い温度かつ約５〜約１２０秒の処理時間で高温急速熱処理を使用することができる。
【００３０】
図６では、浅トレンチ分離内に窒化ケイ素ライナ４３を好ましくは、約５５Åの厚さまで付着させ、続いてオルトケイ酸テトラエチルなどのパッシベーション材料４７で分離バイアを完全に充填する。過剰なパッシベーション材料４７は、パッド窒化物層１５が露出するように、当技術分野で既知の方法による平坦化によって除去する。
【００３１】
浅トレンチ分離処理の際の酸化物／窒化物の二層構造部の使用に関しては、かなりの数の利点がある。第１に、追加の酸化物層によって窒化物薄膜が活性シリコン・エリアの側面からさらに押し退けられる。窒化ケイ素ライナは、アレイ接合部漏れを悪化させる傾向を有する。というのは、それは、活性シリコン側壁に極めて接近して位置する正の電荷を帯びた誘電体であるからである。熱酸化ステップ後に低圧付着のオルトケイ酸テトラエチルなどの追加の絶縁酸化物層を追加することにより、アレイ接合部漏れが８倍も低減されることが判明した。さらに、セル漏れの主な誘因の１つであるノードからＰウェルへの漏れが２０％も低減されたことも判明した。このような結果は、窒化物ライナでトラップされる正の電荷によって引き起こされるトレンチ側壁内のＳＴＩに沿った接合部漏れが低減されることによるものである。
【００３２】
分離バイア・ライナの一部として追加の絶縁酸化物層を設けることの第２の利点は、深トレンチ・キャパシタの上の誘電体の厚さが追加されることである。場合によっては、キャパシタをカバーするパッシベーションの層が深トレンチ及びＳＴＩの化学機械研摩ステップによる腐食によって薄くなる可能性がある。この結果、バーンイン障害が発生し、最悪の場合にはワード線とトレンチ・インタフェースとの間に短絡が発生する恐れがある。追加の絶縁酸化物層はこのような影響を最小限にする働きをする。
【００３３】
もう１つの利点は、追加の絶縁酸化物層が浅トレンチ分離バイア内の第１の熱酸化の低減を可能とすることである。この酸化は転位の形成を低減する際に最も重大なものである。というのは、この熱酸化ステップは活性シリコンＭＥＳＡをトレンチ・キャパシタに接続する埋込みストラップでほとんどの応力を生成するからである。
【００３４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３５】
（１）半導体ボディに分離部を形成する方法であって、
（ａ）誘電体層を有するシリコン・ウェハを準備するステップと、
（ｂ）エッチングを行い、前記ウェハにトレンチを形成するステップと、
（ｃ）前記トレンチに絶縁体層を付着するステップと、
（ｄ）前記トレンチに熱酸化物を成長させるステップと、
（ｅ）前記トレンチに窒化ケイ素ライナを付着するステップと、
を有する、方法。
（２）前記誘電体層は、パッド酸化物の層と、前記パッド酸化物層の上に形成されたパッド窒化物の層とを有する、上記（１）に記載の方法。
（３）前記（ｃ）ステップの後に前記（ｄ）ステップが行われ、前記（ｄ）ステップの後に前記（ｅ）ステップが行われる、上記（１）又は（２）に記載の方法。
（４）前記（ｄ）ステップの後に前記（ｃ）ステップが行われ、前記（ｃ）ステップの後に前記（ｅ）ステップが行われる、上記（１）又は（２）に記載の方法。
（５）前記熱酸化物は、前記絶縁体層を通って成長させ、
前記窒化ケイ素ライナは、前記絶縁体層と前記酸化物の上に付着される、
上記（３）に記載の方法。
（６）前記絶縁体層は、前記酸化物の上に付着され、
前記窒化ケイ素ライナは、前記絶縁体層と前記酸化物の上に付着される、
上記（４）に記載の方法。
（７）前記絶縁体は絶縁酸化物である、上記（２）に記載の方法。
（８）前記ステップ（ｃ）は、前記絶縁酸化物層をスパッタ付着させる、上記（７）に記載の方法。
（９）前記絶縁体層は、オルトケイ酸テトラエチル層である、上記（１）、（２）、（３）、又は（４）に記載の方法。
（１０）前記ステップ（ｃ）は、約２００ｍトル〜１トルの圧力において行われる、上記（１）、（２）、（３）、（４）又は（９）に記載の方法。
（１１）前記絶縁体層は、ホウリンケイ酸ガラスの層である、上記（２）に記載の方法。
（１２）前記パッド酸化物層は、約５０〜約１００Åの厚さを有する、上記（２）に記載の方法。
（１３）前記パッド窒化物層は、約１２００〜約２４００Åの厚さを有する、上記（２）に記載の方法。
（１４）前記トレンチは、約０．２５μｍの深さを有する、上記（２）に記載の方法。
（１５）前記ステップ（ｃ）は、厚さ約５０〜約３００Åのオルトケイ酸テトラエチル層を付着する、上記（９）に記載の方法。
（１６）前記ステップ（ｄ）は、厚さ約１００Åの熱酸化物を成長させる、上記（１）、（２）、（３）、（４）、（５）、又は（６）に記載の方法。
（１７）前記ステップ（ｅ）は、厚さ約５５Åの窒化ケイ素ライナを付着する、上記（１）、（２）、（３）、（４）、（５）、又は（６）に記載の方法。
（１８）前記ステップ（ｂ）の後に、
酸性溶液で前記トレンチを清浄するステップと、
前記トレンチに隣接する誘電体層の一部を除去するステップと、
をさらに含む、上記（３）又は（５）に記載の方法。
（１９）前記酸性溶液はフッ化水素酸混合物であり、
前記除去するステップは、フッ化水素酸／グリセロール・エッチングを使用して、前記トレンチに隣接するパッド窒化物の層の一部をプルバックする、上記（１８）に記載の方法。
（２０）前記ステップ（ｄ）は、ドライ酸化条件下において、約１０００℃に等しいか又はそれより高い温度で行われる、上記（１）、（２）、（３）、（４）、（５）、又は（６）に記載の方法。
（２１）前記ステップ（ｄ）は、ドライ酸化条件下において、約１０００℃に等しいか又はそれより高い温度において、約３％の塩酸が存在する状態で行われる、上記（３）又は（５）に記載の方法。
（２２）前記ステップ（ｅ）の前に、前記熱酸化物及び前記絶縁体層に高温アニールを行うステップをさらに有する、上記（４）又は（６）に記載の方法。
（２３）前記ステップ（ｂ）の後に、
第１の酸性溶液で前記トレンチを清浄するステップと、
前記トレンチに隣接する誘電体層の一部を除去するステップと、
続いて、第２の酸性溶液で前記トレンチを清浄するステップと、
をさらに含む、上記（２）、（４）又は（６）に記載の方法。
（２４）前記第１及び第２の酸性溶液はフッ化水素酸混合物であり、
前記除去するステップは、フッ化水素酸／グリセロール・エッチングを使用して、前記トレンチに隣接するパッド窒化物の層の一部をプルバックする、上記（２３）に記載の方法。
（２５）前記ステップ（ｄ）は、前記ウェハにシリコン欠陥が形成されないような厚さまで前記絶縁層を通って前記熱酸化物を成長させる、上記（３）又は（５）に記載の方法。
（２６）前記トレンチをパッシベーション材料で充填するステップと、
前記ウェハを平坦化して、前記パッシベーション材料の過剰部分を除去するステップと、
をさらに含む、上記（１）、（２）、（３）、（４）、（５）、又は（６）に記載の方法。
（２７）電気素子を有する半導体基板と、
前記電気素子を分離するために前記基板に形成されたトレンチであって、
前記トレンチにおいて成長させた熱酸化物と、
前記熱酸化物上のオルトケイ酸テトラエチル層と、
前記オルトケイ酸テトラエチル層上の窒化ケイ素ライナと、を有するトレンチと、
前記トレンチを実質的に充填する絶縁材料と、
を有する半導体デバイス。
（２８）電気素子を有する半導体基板と、
前記電気素子を分離するために前記基板に形成されたトレンチであって、
前記トレンチに付着されたオルトケイ酸テトラエチル層と、前記オルトケイ酸テトラエチル層を通って成長させた熱酸化物をアニールした酸化物と、
前記アニールされた酸化物に付着された窒化ケイ素ライナと、を有するトレンチと、
前記トレンチを実質的に充填する絶縁材料と、
を有する半導体デバイス。
【図面の簡単な説明】
【図１】シリコン基板内にエッチングで形成した浅トレンチ分離を有する半導体ウェハの部分縦断面図である。
【図２】その上に付着させた共形絶縁層を有する半導体ウェハの部分縦断面図である。
【図３】付着させた絶縁層を通って成長させた熱酸化物を有する半導体ウェハの部分縦断面図である。
【図４】パッシベーション材料で充填した浅トレンチ分離を有する半導体ウェハの部分縦断面図である。
【図５】浅トレンチ分離内に熱酸化物を成長させた本発明の他の実施の形態による半導体ウェハの部分縦断面図である。
【図６】浅トレンチ分離内に付着させた絶縁薄膜及び窒化ケイ素ライナを有し、浅トレンチ分離がパッシベーション材料で充填された半導体ウェハの部分縦断面図である。
【符号の説明】
１０ 半導体基板
１３ パッド酸化物層
１５ パッド窒化物層
２５ 酸化物層
４３ 窒化ケイ素ライナ
４７ パッシベーション材料
Claims (33)
- 半導体ボディに分離部を形成する方法であって、
（ａ）誘電体層を有するシリコン・ウェハを準備するステップと、
（ｂ）エッチングを行い、前記誘電体層及び前記ウェハにトレンチを形成するステップと、
（ｃ）前記トレンチに絶縁酸化物層を付着するステップと、
（ｄ）前記シリコン・ウェハにシリコン欠陥が形成されないような厚さ以上に前記トレンチの前記絶縁酸化物層内に熱酸化物を成長させるステップと、
（ｅ）前記トレンチの前記熱酸化物上に窒化ケイ素ライナを付着するステップと、
を有する、半導体ボディに分離部を形成する方法。 - 前記誘電体層は、前記シリコン・ウェハ上に形成されたパッド酸化物の層と、前記パッド酸化物層の上に形成されたパッド窒化物の層とを有する、請求項１に記載の方法。
- 前記絶縁酸化物層は、オルトケイ酸テトラエチル層である、請求項１又は２に記載の方法。
- 前記ステップ（ｃ）は、２００ｍトル〜１トルの圧力において行われる、請求項１又は３に記載の方法。
- 前記絶縁酸化物層は、ホウリンケイ酸ガラスの層である、請求項１に記載の方法。
- 前記パッド酸化物層は、５０〜１００Åの厚さを有する、請求項２に記載の方法。
- 前記パッド窒化物層は、１２００〜２４００Åの厚さを有する、請求項２に記載の方法。
- 前記トレンチは、０．２５μｍの深さを有する、請求項１又は２に記載の方法。
- 前記ステップ（ｃ）は、厚さ５０〜３００Åのオルトケイ酸テトラエチル層を付着する、請求項３に記載の方法。
- 前記ステップ（ｄ）は、厚さ１００Åの熱酸化物を成長させる、請求項１、２、３、４、５、又は６に記載の方法。
- 前記ステップ（ｅ）は、厚さ５５Åの窒化ケイ素ライナを付着する、請求項１、２、３、４、５、又は６に記載の方法。
- 前記ステップ（ｂ）の後に、
フッ化水素酸混合溶液で前記トレンチを清浄するステップと、
前記トレンチに隣接する誘電体層の一部を除去するステップと、
をさらに含む、請求項１に記載の方法。 - 前記ステップ（ｄ）は、１０００℃の温度で行われる、請求項１、２、３、４、５、又は６に記載の方法。
- 前記ステップ（ｄ）は、１０００℃の温度において、３％の塩酸が存在する状態で行われる、請求項１又は１０に記載の方法。
- 前記ステップ（ｂ）の後に、
第１のフッ化水素酸混合溶液で前記トレンチを清浄するステップと、
前記トレンチに隣接する誘電体層の一部を除去するステップと、
続いて、第２のフッ化水素酸混合溶液で前記トレンチを清浄するステップと、
をさらに含む、請求項１に記載の方法。 - 前記除去するステップは、フッ化水素酸／グリセロール・エッチングを使用して、前記トレンチに隣接するパッド窒化物の層の一部をプルバックする、請求項１２又は１５に記載の方法。
- 前記トレンチをパッシベーション材料で充填するステップと、
前記ウェハを平坦化して、前記パッシベーション材料の過剰部分を除去するステップと、
をさらに含む、請求項１に記載の方法。 - 半導体ボディに分離部を形成する方法であって、
（ａ）誘電体層を有するシリコン・ウェハを準備するステップと、
（ｂ）エッチングを行い、前記誘電体層及び前記ウェハにトレンチを形成するステップと、
（ｃ）前記トレンチ内の前記シリコン上に熱酸化物を成長させるステップと、
（ｄ）前記トレンチの前記熱酸化物及び前記誘電体層上に絶縁酸化物層を付着するステップと、
（ｅ）前記熱酸化物及び前記絶縁酸化物層に高温アニールを行うステップと、
（ｆ）前記トレンチの前記絶縁酸化物層上に窒化ケイ素ライナを付着するステップと、
を有する、半導体ボディに分離部を形成する方法。 - 前記誘電体層は、前記シリコン・ウェハ上に形成されたパッド酸化物の層と、前記パッド酸化物層の上に形成されたパッド窒化物の層とを有する、請求項１８に記載の方法。
- 前記絶縁酸化物層は、オルトケイ酸テトラエチル層である、請求項１８又は１９に記載の方法。
- 前記ステップ（ｄ）は、２００ｍトル〜１トルの圧力において行われる、請求項１８，１９又は２０に記載の方法。
- 前記絶縁酸化物層は、オルトケイ酸テトラエチルの層である、請求項１８に記載の方法。
- 前記パッド酸化物層は、５０〜１００Åの厚さを有する、請求項１９に記載の方法。
- 前記パッド窒化物層は、１２００〜２４００Åの厚さを有する、請求項１９に記載の方法。
- 前記トレンチは、０．２５μｍの深さを有する、請求項１８又は１９に記載の方法。
- 前記ステップ（ｄ）は、厚さ５０〜３００Åのオルトケイ酸テトラエチル層を付着する、請求項１８に記載の方法。
- 前記ステップ（ｃ）は、厚さ１００Åの熱酸化物を成長させる、請求項１８，１９，２０，２１又は２２に記載の方法。
- 前記ステップ（ｆ）は、厚さ５５Åの窒化ケイ素ライナを付着する、請求項１８，１９，２０，２１又は２２に記載の方法。
- 前記ステップ（ｂ）の後に、
フッ化水素酸混合溶液で前記トレンチを清浄するステップと、
前記トレンチに隣接する誘電体層の一部を除去するステップと、
をさらに含む、請求項１８に記載の方法。 - 前記ステップ（ｃ）は、高温ドライ酸化条件下において、１０００℃の温度で行われる、請求項１８，１９，２０，２１又は２２に記載の方法。
- 前記ステップ（ｂ）の後に、
第１のフッ化水素酸混合溶液で前記トレンチを清浄するステップと、
前記トレンチに隣接する誘電体層の一部を除去するステップと、
続いて、第２のフッ化水素酸混合溶液で前記トレンチを清浄するステップと、
をさらに含む、請求項１８に記載の方法。 - 前記除去するステップは、フッ化水素酸／グリセロール・エッチングを使用して、前記トレンチに隣接するパッド窒化物の層の一部をプルバックする、請求項２９又は３１に記載の方法。
- 前記ステップ（ｆ）の後に、
前記トレンチをパッシベーション材料で充填するステップと、
前記ウェハを平坦化して、前記パッシベーション材料の過剰部分を除去するステップと、
をさらに含む、請求項１８に記載の方法。
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| KR100322531B1 (ko) * | 1999-01-11 | 2002-03-18 | 윤종용 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
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| JP2001319968A (ja) * | 2000-05-10 | 2001-11-16 | Nec Corp | 半導体装置の製造方法 |
| US6583025B2 (en) * | 2000-07-10 | 2003-06-24 | Samsung Electronics Co., Ltd. | Method of forming a trench isolation structure comprising annealing the oxidation barrier layer thereof in a furnace |
| US6817903B1 (en) * | 2000-08-09 | 2004-11-16 | Cypress Semiconductor Corporation | Process for reducing leakage in an integrated circuit with shallow trench isolated active areas |
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| KR100363558B1 (ko) * | 2001-02-23 | 2002-12-05 | 삼성전자 주식회사 | 반도체 장치의 트렌치 격리 형성 방법 |
| KR100428804B1 (ko) * | 2001-02-23 | 2004-04-29 | 삼성전자주식회사 | 반도체 제조 공정의 막질 형성 방법, 이를 이용한 트렌치 격리 형성 방법 및 그에 따른 소자 분리 트렌치 격리 구조 |
| JP4911826B2 (ja) * | 2001-02-27 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002289683A (ja) * | 2001-03-28 | 2002-10-04 | Nec Corp | トレンチ分離構造の形成方法および半導体装置 |
| KR100407567B1 (ko) * | 2001-04-10 | 2003-12-01 | 삼성전자주식회사 | 덴트 없는 트렌치 격리 형성 방법 |
| DE10222083B4 (de) * | 2001-05-18 | 2010-09-23 | Samsung Electronics Co., Ltd., Suwon | Isolationsverfahren für eine Halbleitervorrichtung |
| US6732550B2 (en) * | 2001-09-06 | 2004-05-11 | Lightwave Microsystems, Inc. | Method for performing a deep trench etch for a planar lightwave circuit |
| US6426272B1 (en) * | 2001-09-24 | 2002-07-30 | Taiwan Semiconductor Manufacturing Company | Method to reduce STI HDP-CVD USG deposition induced defects |
| JP3577024B2 (ja) * | 2001-10-09 | 2004-10-13 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| KR100493018B1 (ko) * | 2002-06-12 | 2005-06-07 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| KR100461330B1 (ko) * | 2002-07-19 | 2004-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 ｓｔｉ 형성공정 |
| US6825097B2 (en) | 2002-08-07 | 2004-11-30 | International Business Machines Corporation | Triple oxide fill for trench isolation |
| KR100443126B1 (ko) * | 2002-08-19 | 2004-08-04 | 삼성전자주식회사 | 트렌치 구조물 및 이의 형성 방법 |
| JP2004111547A (ja) * | 2002-09-17 | 2004-04-08 | Toshiba Corp | 半導体装置、半導体装置の製造方法 |
| US6787409B2 (en) * | 2002-11-26 | 2004-09-07 | Mosel Vitelic, Inc. | Method of forming trench isolation without grooving |
| KR100500443B1 (ko) * | 2002-12-13 | 2005-07-12 | 삼성전자주식회사 | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 |
| KR100849361B1 (ko) * | 2002-12-28 | 2008-07-29 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US6867472B2 (en) | 2003-01-08 | 2005-03-15 | Infineon Technologies Ag | Reduced hot carrier induced parasitic sidewall device activation in isolated buried channel devices by conductive buried channel depth optimization |
| US6998666B2 (en) * | 2004-01-09 | 2006-02-14 | International Business Machines Corporation | Nitrided STI liner oxide for reduced corner device impact on vertical device performance |
| US7015113B2 (en) * | 2004-04-01 | 2006-03-21 | Micron Technology, Inc. | Methods of forming trench isolation regions |
| KR100600055B1 (ko) * | 2004-06-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 리프팅을 방지한 반도체소자의 소자분리 방법 |
| KR100731103B1 (ko) * | 2005-12-29 | 2007-06-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 격리막 형성방법 |
| KR100764742B1 (ko) | 2006-06-16 | 2007-10-08 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US8012846B2 (en) * | 2006-08-04 | 2011-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Isolation structures and methods of fabricating isolation structures |
| US7700488B2 (en) * | 2007-01-16 | 2010-04-20 | International Business Machines Corporation | Recycling of ion implantation monitor wafers |
| KR100980058B1 (ko) * | 2008-03-27 | 2010-09-03 | 주식회사 하이닉스반도체 | 메모리 소자의 소자분리 구조 및 형성 방법 |
| US8703550B2 (en) | 2012-06-18 | 2014-04-22 | International Business Machines Corporation | Dual shallow trench isolation liner for preventing electrical shorts |
| US9059194B2 (en) | 2013-01-10 | 2015-06-16 | International Business Machines Corporation | High-K and metal filled trench-type EDRAM capacitor with electrode depth and dimension control |
| KR102130056B1 (ko) | 2013-11-15 | 2020-07-03 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
| KR102246280B1 (ko) * | 2014-03-26 | 2021-04-29 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US9653507B2 (en) | 2014-06-25 | 2017-05-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deep trench isolation shrinkage method for enhanced device performance |
| US9754993B2 (en) * | 2015-08-31 | 2017-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Deep trench isolations and methods of forming the same |
| US10950454B2 (en) * | 2017-08-04 | 2021-03-16 | Lam Research Corporation | Integrated atomic layer passivation in TCP etch chamber and in-situ etch-ALP method |
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Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4269654A (en) * | 1977-11-18 | 1981-05-26 | Rca Corporation | Silicon nitride and silicon oxide etchant |
| JPS6083346A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
| US4631803A (en) * | 1985-02-14 | 1986-12-30 | Texas Instruments Incorporated | Method of fabricating defect free trench isolation devices |
| US4952524A (en) * | 1989-05-05 | 1990-08-28 | At&T Bell Laboratories | Semiconductor device manufacture including trench formation |
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| CA2131668C (en) * | 1993-12-23 | 1999-03-02 | Carol Galli | Isolation structure using liquid phase oxide deposition |
| US5604159A (en) * | 1994-01-31 | 1997-02-18 | Motorola, Inc. | Method of making a contact structure |
| US5492858A (en) * | 1994-04-20 | 1996-02-20 | Digital Equipment Corporation | Shallow trench isolation process for high aspect ratio trenches |
| US5643823A (en) * | 1995-09-21 | 1997-07-01 | Siemens Aktiengesellschaft | Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures |
| US5719085A (en) * | 1995-09-29 | 1998-02-17 | Intel Corporation | Shallow trench isolation technique |
| KR100392828B1 (ko) * | 1995-10-13 | 2003-10-17 | 램 리서치 코포레이션 | 브러시를통한화학약품공급방법및장치 |
| US5763315A (en) * | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
| US5731241A (en) * | 1997-05-15 | 1998-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned sacrificial oxide for shallow trench isolation |
| US5933749A (en) * | 1997-10-27 | 1999-08-03 | United Microelectronics Corp. | Method for removing a top corner of a trench |
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