KR100600055B1 - 리프팅을 방지한 반도체소자의 소자분리 방법 - Google Patents

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Abstract

본 발명은 패드질화막과 라이너질화막 사이의 불연속성에 따른 리프트성 결함을 방지하는데 적합한 반도체소자의 소자분리 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 소자분리 방법은 패드산화막과 패드질화막의 순서로 적층된 패드패턴을 식각배리어로 실리콘기판의 상면을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 측벽산화 공정을 진행하여 상기 트렌치를 포함한 전면에 측벽산화막을 형성하는 단계, 상기 트렌치를 제외한 상기 패드질화막 상부에 형성된 측벽산화막을 제거하기 위해 전세정하는 단계, 상기 트렌치를 포함한 전면에 라이너질화막 증착공정을 진행하여 상기 패드질화막과 상기 라이너질화막이 연속막 형태를 갖는 질화막 벌크를 형성하는 단계, 상기 질화막 벌크를 포함한 전면에 상기 트렌치를 채울때까지 고밀도플라즈마산화막을 형성하는 단계, 상기 질화막벌크 중에서 패드질화막이 노출될 때까지 상기 고밀도플라즈마산화막을 평탄화시키는 단계, 및 상기 패드질화막을 선택적으로 제거하는 단계를 포함한다.
소자분리, 트렌치, 패드질화막, 라이너질화막, 리프팅, 질화막벌크, 전세정

Description

리프팅을 방지한 반도체소자의 소자분리 방법{METHOD FOR ISOLATION TO PREVENT LIFTING}
도 1은 종래기술에 따른 라이너질화막의 리프트성 결함들을 도시한 사진,
도 2는 리프트성 결함으로 인해 HDP 산화막이 채워지지 않은 문제점을 도시한 사진,
도 3은 종래기술에 따른 패드질화막과 라이너질화막의 산화성 계면을 나타낸 사진,
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도,
도 5a는 리프팅성 결함이 다량 발생된 상태를 도시한 맵,
도 5b는 리프팅성 결함이 감소된 상태를 도시한 맵.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 측벽산화막 25a : 산화막
26 : 라이너질화막 27 : HDP 산화막
100 : 질화막 벌크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자분리공정을 포함하는 반도체소자의 제조 방법에 관한 것이다.
최근 소자의 개발 공정에 있어서 가장 많은 문제점으로 지적되는 사항이 캐패시터의 리프레시 타임(Refresh time)을 개선하는 공정이다. DRAM과 같은 메모리의 경우 주기적인 리프레시는 소자의 제조공정에서 대단히 중요한 역할을 하고 있으며, 이러한 사항은 소자 개발에서 양산으로 이관되는 시점에 있어서 매우 중요한 역할을 하고 있다. 실제로 리프레시 타임의 확보를 양산의 성패를 좌우하는 중요한 관건이 된다.
이러한 리프레시 타임 확보를 위하여 소자분리(Isolation; 이하 'ISO'라고 약칭함) 공정에서부터 많은 공정 개발 및 공정 물질 연구가 이루어져 왔는데 그 중에서 최근에 많은 연구가 진행되고 있으며 또한 차세대 공정에 적용되고 있는 물질이 바로 라이너질화막(Liner nitride)이다.
이와 같이 라이너질화막을 적용하는 ISO 공정은 패드산화막, 패드질화막, ISO 마스크, ISO 에치, 측벽산화, 라이너질화막, 라이너산화막, HDP 산화막, 저면 에치(Backside etch), HDP 산화막 어닐(anneal), CMP와 같은 순서의 공정 순서로 진행한다. 이때, 라이너질화막은 저압의 퍼니스(Low pressure furnace)에서 주로 성장시킨다.
이와 같이 저압퍼니스를 이용한 라이너질화막의 적용은 후속 공정에서의 ISO 어택을 감소시켜 접합누설(Junction leakage)을 줄임으로써 적용하지 않는 경우에 비하여 30ms의 리프레시타임 증가를 구현할 수 있다. 여기서, 리프레시 타임 증가를 구현하는 중요한 이유는 후속 공정에서 산화소스가 침투하는 것을 막아주기 때문이다. 예컨대, 라이너질화막을 적용하지 않았을 경우에 후속에 적용되는 고온의 게이트산화 공정에서 산화소스(Oxidant source)가 HDP 산화막을 관통하여 ISO 측벽까지 침투하고, 이는 ISO 측벽을 추가로 산화시켜 ISO 측벽의 리프팅(lifting) 및 스트레스(stress)를 초래하게 되며, 결국에는 누설(leakage)을 증가시키는 문제가 있다.
이처럼, 라이너질화막이 후속 게이트산화 공정에서 산화소스가 침투하는 것을 방지하여 리프레시 타임을 증가시키는 것이다.
그러나, 라이너질화막을 사용함에 따라 라이너질화막의 리프트성 결함(Lifting defect)이 발생하는 문제가 있다.
일반적으로 질화막과 산화막은 많은 스트레스의 차이를 갖고 있는데, 저압 퍼니스에서 증착한 라이너질화막이 인장응력을 갖는 반면 라이너산화막 및 HDP 산화막은 압축응력을 갖고 있다. 이러한 스트레스 차이는 많은 결함을 초래하는 기본적인 조건을 갖고 있다.
먼저, HDP 산화막을 증착하기 위한 HDP 공정의 경우 프리히팅(Pre-heating), 증착스텝(반복 증착, 예 제1증착, 제2증착)의 시퀀스를 통해 이루어지고 있는데, 라이너질화막의 리프트성 결함은 HDP 공정의 증착 초기에 주로 발생한다. 그 원인은 증착초기의 프리히팅과 증착스텝의 온도 차이이다.
즉, 온도 차이는 라이너질화막과 라이너산화막, 그리고 초기에 증착되는 HDP 산화막과의 열적 부정합(Thermal mismatch)을 심화시켜 결국에는 라이너질화막의 리프트성 결함을 발생시킨다.
도 1은 종래기술에 따른 라이너질화막의 리프트성 결함들을 도시한 사진으로서, 버블 결함(Bubble defect)들을 도시하고 있다.
위와 같은 리프트성 결함은 완전히 리프팅이 발생하여 HDP 산화막 증착시 이 부분에 HDP 산화막의 증착이 완전하지 못하여 CMP 공정후 HDP 산화막이 채워지지 않는 치명적인 결함을 초래한다.
도 2는 리프트성 결함으로 인해 HDP 산화막이 채워지지 않은 문제점을 도시한 사진으로서, CMP 공정후 관찰한 HDP 산화막이 완전히 채워지지 않는 결함(x)을 보여주고 있다.
따라서, 도 1 및 도 2와 같은 문제를 해결하기 위해 HDP 공정의 증착초기의 프리히팅과 증착스텝의 온도 차이를 적게 하면 할수록 그리고 라이너질화막의 두께를 작게 할수록 리프팅이 적게 발생한다. 하지만, 라이너질화막의 두께는 전기적인 특성과 관련되기 때문에 쉽게 변화시킬 수 없다. 따라서, 이에 대한 해결 방법으로 프리히팅시 히팅온도는 될수 있으면 높게, 증착온도는 될수 있으면 낮은 조건으로 플라즈마를 제어하므로써 온도차이를 줄여줘야만 가능하다.
그러나, 최근 소자의 디자인룰이 가혹해지면서 ISO의 갭필마진 향상을 위해 저압(Low gas pressure) 및 높은 바이어스파워(high bias power)를 이용하는 조건으로 공정을 진행하기 때문에 실제적으로 리프팅 문제는 더욱 취약해질 수밖에 없다.
프리히팅의 히팅온도를 올리는 방법의 경우, HDP 공정시 프리히팅은 플라즈마를 이용하므로 프리히팅시 온도를 올리기 위해서는 파워(LF, Low Frequency)를 증가시키는 수밖에 없다. 그러나, 파워를 증가시키는 경우에는 파티클이 다량 발생하는 문제를 초래할 수 있다. 사실, 고집적 소자의 경우 파워(LF)가 4500W가 실질적 한계라고 보고 있으며, 그 이상의 파워에서는 파티클에 의한 어택을 감수해야만 하기 때문에 실질적인 공정 마진이 없는 상태이다.
따라서, 이러한 결함 문제의 해결은 크게 2가지 방향에서 해결할 수 있다.
첫번째는 프리히팅의 방법을 변화시키는 방법이 있고, 두번째는 웨이퍼 상에서 리프팅을 일으키는 소스를 찾아내어 제거하는 방법이 있다. 첫번째는 하드웨어적인 많은 변화를 수반하기 때문에 비용부담이 크므로, 두번째 방법을 이용하여 접근해야만 한다.
최근에 웨이퍼의 저면(Backside)과 에지쪽에서 리프팅소스가 주로 발생하고 있는 것으로 보고되어 있다. 즉, HDP 공정의 증착 초기에 웨이퍼의 저면과 에지에서 발생된 리프팅소스가 웨이퍼의 전면에 달라붙는 양상으로 발생하고 있다.
웨이퍼의 저면과 에지쪽에서 발생하는 리프팅 소스는 패드질화막과 라이너질 화막의 산화성 계면으로 밝혀졌다.
도 3은 종래기술에 따른 패드질화막과 라이너질화막의 산화성 계면을 나타낸 사진으로서, 패드질화막과 라이너질화막 사이에 얇은 산화막이 존재함을 알 수 있다.
이와 같은 산화성 계면, 즉 패드질화막과 라이너질화막 사이에 얇은 산화막이 형성되는 이유를 설명하면 다음과 같다. 설명에 들어가기에 앞서, ISO 공정시 패드산화막, 패드질화막, 측벽산화막, 라이너질화막, 라이너산화막의 경우 퍼니스(Furnace)에서 진행하기 때문에 웨이퍼의 양면에서 모두 진행된다.
따라서, 웨이퍼의 저면과 에지의 경우에도, 패드산화막 및 패드질화막이 형성되고, 측벽산화 공정시에 패드질화막 위에 얇은 산화막이 형성된다. 때문에, 라이너질화막 증착시 얇은 산화막 위로 라이너질화막이 성장하게 되는 것이다.
그 결과, 웨이퍼의 저면과 에지에서 패드질화막과 라이너질화막이 연속적으로 증착되지 못하고 산화성 계면을 갖게 되는 것이다. 바로 이 산화성 계면이 HDP 공정의 증착초기에 리프팅을 발생시키는 소스로 작용하는 것이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 패드질화막과 라이너질화막 사이의 불연속성에 따른 리프트성 결함을 방지하는데 적합한 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 소자분리 방법은 패드산화막과 패드질화막의 순서로 적층된 패드패턴을 식각배리어로 실리콘기판의 상면을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 측벽산화 공정을 진행하여 상기 트렌치를 포함한 전면에 측벽산화막을 형성하는 단계; 상기 트렌치를 제외한 상기 패드질화막 상부에 형성된 측벽산화막을 제거하기 위해 전세정하는 단계; 상기 전세정이 진행된 패드질화막 표면을 어닐링하는 단계; 상기 패드질화막 상에 라이너질화막을 증착하여 상기 어닐링된 패드질화막과 상기 라이너질화막이 연속막 형태를 갖는 질화막 벌크를 형성하는 단계; 상기 질화막 벌크를 포함한 전면에 상기 트렌치를 채울때까지 고밀도플라즈마산화막을 형성하는 단계; 상기 질화막벌크 중에서 패드질화막이 노출될 때까지 상기 고밀도플라즈마산화막을 평탄화시키는 단계; 및 상기 패드질화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하고, 상기 전세정하는 단계는 황산을 포함하는 B 세정, 불산을 포함하는 F 세정 및 수산화암모늄을 포함하는 N 세정공정으로 이루어진 BFN 세정으로 진행하는 것을 특징으로 하며, 상기 BFN 세정은 황산과 과수가 혼합된 제1용액을 이용하는 B 세정 단계, H2O와 불산이 혼합된 제2용액을 이용하는 F 세정 단계, 및 NH4OH, H2O2 및 H2O가 혼합된 제3용액을 이용하는 N 세정 단계를 포함하고 상기 B 세정 단계, F 세정 단계 및 상기 N 세정 단계를 순차적으로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 웨이퍼, 즉 실리콘 기판(21)의 상면(Front)에 패드산화막(22)과 패드질화막(23)을 순차적으로 형성한다. 이때, 패드산화막(22)과 패드질화막(23)은 실리콘기판(21)의 저면에도 형성되며, 패드산화막(22)은 100Å∼120Å 두께로 형성하고, 패드질화막(23)은 500Å∼700Å 두께로 형성한다. 종래기술에서 공지한 바와 같이, 패드산화막(22)과 패드질화막(23)을 포함한 라이너산화막까지 웨이퍼의 에지에도 형성되며, 이하 웨이퍼의 에지에 대해서는 설명을 생략하기로 한다.
다음으로, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 ISO 마스크(도시 생략)를 형성하고, ISO 마스크를 식각배리어로 실리콘기판(21) 상면의 패드질화막(23)과 패드산화막(22)을 차례로 식각하여 소자분리영역인 트렌치가 형성될 실리콘 기판(21) 표면을 노출시킨다. 이어서, ISO 마스크를 스트립한다. 이때, ISO 마스크는 잘 알려진 바와 같이 산소플라즈마를 이용 하여 스트립한다.
다음으로, 노출된 실리콘기판(21) 상면의 패드질화막(23)을 식각배리어로 실리콘기판(21)을 소정 깊이로 식각하여 트렌치(24)를 형성한다. 여기서, 트렌치(24)는 1500Å∼4000Å 깊이이다.
도 4b에 도시된 바와 같이, 트렌치(24) 형성을 위한 식각공정시 발생된 식각손상을 제거하기 위해 건식 산화(Dry oxidation) 방법으로 측벽산화(Wall oxidation)를 진행하여 90Å∼100Å 두께의 측벽산화막(25)을 형성한다. 이때, 측벽산화 공정시 실리콘기판(21)의 상면과 저면에 얇은 산화막(25a)이 형성된다. 즉, 실리콘기판(21)의 상면 및 저면에 기 형성된 패드질화막(23) 상에 얇은 산화막(25a)이 형성된다. 일반적으로, 질화막이 산화분위기에 노출되면 일정 부분 표면이 산화되는 것으로 알려져 있다.
이와 같이, 측벽산화 공정시 측벽산화막(25)이 형성됨과 동시에 패드질화막 (23) 상에 얇은 산화막(25a)이 형성되는 이유는, 측벽산화공정시에 패드질화막(23)이 산화분위기에 노출되어 산화되기 때문이며, 따라서 측벽산화막(25)보다는 현저히 얇은 10Å∼15Å 두께로 형성된다.
도 4c에 도시된 바와 같이, 라이너질화막을 증착하기에 앞서, 전세정(Pre-cleaning) 공정을 진행하여 실리콘기판(21)의 상면 및 저면에 형성된 얇은 산화막(25a)을 완전히 제거해준다. 이때, 전세정 공정은 BFN 세정 공정을 이용한다.
상기한 BFN 세정 공정이라 함은, 황산(H2SO4)과 과수(H2O2)가 4:1 비율로 혼합된 120℃ 온도의 제1용액을 이용하는 B 세정, H2O와 불산(HF)이 50:1 비율로 혼합된 제2용액을 이용하는 F 세정, NH4OH, H2O2, H2O가 1:4:20 비율로 혼합된 25℃ 온도의 제3용액을 이용하는 N 세정을 순차적으로 진행하는 것이다. 이때, F 세정은 4초∼5초 동안 진행하여 얇은 산화막(25a)을 15Å 타겟으로 과도 식각하는데, 이로써 실리콘기판(21)의 저면 및 에지에서 패드질화막(23) 상부에 형성된 산화막(25a)을 모두 제거한다. 이러한 F 세정으로 인해 측벽산화막(25)이 일부 식각될 수 있으며, F 세정이 없는 경우에는 산화막이 잔류할 수 있기 때문에 반드시 F 세정을 진행한다.
이상의 전세정공정후에 트렌치(24)의 표면에만 측벽산화막(25b)이 잔류하고, 실리콘기판(21)의 저면 및 에지에서는 패드질화막(23)과 라이너질화막간 리프팅결함을 유발하는 산화막(25a)이 모두 제거된다.
도 4d에 도시된 바와 같이, 라이너질화막을 증착하기에 앞서, NH3 분위기의 어닐링 공정을 진행한다. 이때, NH3 분위기의 어닐링 공정은 얇은 산화막이 제거된 후의 패드질화막(23)과 후속 라이너질화막간 계면을 제거해주기 위한 것으로, 실리콘기판(21)의 상면 및 저면에서 모두 진행된다.
상기한 NH3 분위기의 어닐링 공정은, 0.3torr∼0.4torr 범위의 압력과 750℃∼800℃ 범위의 온도 조건이 충족된 퍼니스(Furnace)에서 NH3 가스를 850sccm∼950sccm 유량으로 흘려주면서 2시간∼3시간 동안 진행한다.
도 4e에 도시된 바와 같이, NH3 분위기의 어닐링 공정이 완료된 후, 인시튜(In-situ)로 라이너질화막(26)을 50Å∼60Å 두께로 증착한다. 이때, 라이너질화막(26)은 도 4d의 어닐링 공정이 진행된 퍼니스에서 증착하되, 0.3torr∼0.4torr 범위의 압력과 650℃∼700℃ 범위의 온도 조건하에서 N2, SiH2Cl2, NH3 가스를 각각 45sccm∼55sccm, 85sccm∼95sccm, 850sccm∼950sccm 유량으로 흘려주면서 증착한다.
상기한 라이너질화막(26) 증착전에 전세정 공정을 통해 얇은 산화막이 제거된 상태이고, 더욱이 NH3 분위기의 어닐링 공정이 진행된 상태이므로, 증착되는 라이너질화막(26)과 패드질화막(23)간에 계면이 없어져 패드질화막(23)과 라이너질화막(26)이 연속막 형태를 갖는 질화막 벌크(Nitride bulk, 100)를 이룬다. 이로써 리프팅 소스가 제거되며, 이는 리프팅 발생을 근본적으로 방지함을 의미한다.
위와 같은 일련의 공정에 의해 형성된 라이너질화막(26)은 실리콘기판(21)의 저면에도 형성되므로 실리콘기판(21)의 저면에 패드질화막(23)과 라이너질화막(26)이 연속막 형태를 갖는 질화막 벌크(100)가 형성된다.
도 4f에 도시된 바와 같이, 질화막 벌크(100) 상에 트렌치(24)를 갭필할 때까지 갭필절연막인 HDP 산화막(27)을 증착한다. 이때, HDP 산화막(27)은 4500Å∼10000Å 두께로 증착한다.
다음으로, 실리콘기판(21)의 저면에 형성된 질화막 벌크(100) 즉, 패드질화 막(23)과 라이너질화막(26)을 제거하는 저면 에치(Backside etch) 공정을 진행한다. 이때, 저면의 패드질화막(23)과 라이너질화막(26)은 인산(H3PO4)을 이용하여 제거하며, 실리콘기판(21)의 상면에 잔류하는 질화막 벌크(100)는 HDP 산화막(27)으로 덮여 있기 때문에 제거되지 않는다.
다음으로, HDP 산화막(27)에 대한 어닐링공정을 진행한다. 이때, 어닐링 공정은 600Å∼900℃ 온도의 퍼니스에서 진행한다.
계속해서, 실리콘기판(21)의 상면에 잔류하는 패드질화막(23)의 표면이 드러날때까지 CMP 공정을 진행하여 HDP 산화막(27)을 평탄화시킨다.
도 4g에 도시된 바와 같이, 패드질화막(23)의 스트립 공정을 진행한다. 이때, 실리콘기판(11)의 상면에 잔류하는 패드질화막(23)이 제거되고 이와 동시에 라이너질화막(26)도 일부가 제거되어 트렌치(24) 내부에 잔류한다. 이때, 패드질화막(23)은 인산(H3PO4)을 이용하여 제거한다.
상술한 실시예에 따르면, 라이너질화막(26) 증착전에 전세정 공정을 변화시켜 리프팅소스가 되고 있는 얇은 산화막 계면을 제거하여 리프팅소스를 근본적으로 제거하고 있다. 라이너질화막의 리프팅 위험이 제거되므로 공정 마진이 증대된다. 즉, 라이너질화막의 두께를 리프레시 확보를 위하여 더욱 두껍게 가져갈 수 있는 여력이 생기며(종래기술에서는 최대 두께가 50Å이 한계였으며, 그 이상의 두께에서는 리프팅이 발생함), 갭필을 위하여 HDP 산화막(27) 증착시 바이어스를 증대시켜 갭필마진을 크게 향상시킨다(종래기술에서는 1000W가 한계였으며, 그 이상에서 는 리프팅이 발생).
또한, 저압 공정을 적용하고자 하는 차세대 공정에서도 걸림돌이 되고 있는 문제를 근본적으로 해결할 수 있다. 저압 공정의 경우 갭필특성은 좋지만 바이어스가 강해져 리프팅에 취약한 특성이 있었다.
도 5a는 리프팅성 결함이 다량 발생된 상태를 도시한 맵이고, 도 5b는 리프팅성 결함이 감소된 상태를 도시한 맵이다.
도 5a 및 도 5b를 참조하면, 본 발명을 적용하는 경우 리프팅성 결함이 전혀 발견되지 않음을 알 수 있고, 발생되는 결함의 수량도 현저히 감소함을 알 수 있다.
도 5b에서 결함으로 표시된 것은 드롭성 결함(drop defect)으로 소자 특성에 크게 영향을 미치는 리프팅성 결함과는 달리 소자특성에 영향을 미치지 않는 결함이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 라이너질화막 증착전에 전세정공정을 BFN 세정공정으로 진행하여 웨이퍼의 저면 및 에지에서 패드질화막과 라이너질화막의 산화성 계면을 제 거해주므로써 리프팅성 결함을 근본적으로 방지할 수 있는 효과가 있다.
또한, 라이너질화막의 리프팅성 위험을 제거해주어 라이너질화막의 두께를 더욱 두껍게 할 수 있고, HDP 공정을 위한 바이어스를 증가시킬 수 있어 공정 마진을 증대시킬 수 있는 효과가 있다.

Claims (10)

  1. 패드산화막과 패드질화막의 순서로 적층된 패드패턴을 식각배리어로 실리콘기판의 상면을 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    측벽산화 공정을 진행하여 상기 트렌치를 포함한 전면에 측벽산화막을 형성하는 단계;
    상기 트렌치를 제외한 상기 패드질화막 상부에 형성된 측벽산화막을 제거하기 위해 전세정하는 단계;
    상기 전세정이 진행된 패드질화막 표면을 어닐링하는 단계;
    상기 패드질화막 상에 라이너질화막을 증착하여 상기 어닐링된 패드질화막과 상기 라이너질화막이 연속막 형태를 갖는 질화막 벌크를 형성하는 단계;
    상기 질화막 벌크를 포함한 전면에 상기 트렌치를 채울때까지 고밀도플라즈마산화막을 형성하는 단계;
    상기 질화막벌크 중에서 패드질화막이 노출될 때까지 상기 고밀도플라즈마산화막을 평탄화시키는 단계; 및
    상기 패드질화막을 선택적으로 제거하는 단계
    를 포함하는 반도체소자의 소자분리 방법.
  2. 제1항에 있어서,
    상기 전세정하는 단계는,
    황산을 포함하는 B 세정, 불산을 포함하는 F 세정 및 수산화암모늄을 포함하는 N 세정공정으로 이루어진 BFN 세정으로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  3. 제2항에 있어서,
    상기 BFN 세정은,
    황산과 과수가 혼합된 제1용액을 이용하는 B 세정 단계;
    H2O와 불산이 혼합된 제2용액을 이용하는 F 세정 단계; 및
    NH4OH, H2O2 및 H2O가 혼합된 제3용액을 이용하는 N 세정 단계를 포함하고,
    상기 B 세정 단계, F 세정 단계 및 상기 N 세정 단계를 순차적으로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  4. 제3항에 있어서,
    상기 F 세정 단계는,
    상기 패드질화막 상에 형성된 측벽산화막을 과도식각하도록 세정시간을 조절하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  5. 제4항에 있어서,
    상기 F 세정 단계는,
    4초∼5초 동안 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 전세정이 진행된 패드질화막 표면을 어닐링하는 단계는,
    NH3 분위기의 퍼니스에서 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  8. 제7항에 있어서,
    상기 어닐링하는 단계는,
    0.3torr∼0.4torr 범위의 압력과 750℃∼800℃ 범위의 온도 조건이 충족된 상기 퍼니스에서 상기 NH3 가스를 850sccm∼950sccm 유량으로 흘려주면서 2시간∼3시간 동안 진행하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  9. 제1항에 있어서,
    상기 라이너질화막을 증착하는 단계는,
    0.3torr∼0.4torr 범위의 압력과 650℃∼700℃ 범위의 온도 조건하에서 N2, SiH2Cl2, NH3 가스를 각각 45sccm∼55sccm, 85sccm∼95sccm, 850sccm∼950sccm 유량으로 흘려주면서 증착하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  10. 제1항에 있어서,
    상기 어닐링 단계 및 상기 라이너질화막을 형성하는 단계는,
    인시튜로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법
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