KR20010061290A - 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법 - Google Patents

선택적 에피택셜 성장법을 적용한 반도체소자 제조방법 Download PDF

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Abstract

본 발명은 SEG 공정 시의 과도한 측면성장을 억제하여 소자간의 단락을 방지할 수 있는 반도체 소자 제조방법을 제공하는 데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소자분리막이 형성된 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트 구조를 형성하는 제1 단계; 및 상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 선택적으로 에피택셜 실리콘층을 성장시키되, 상기 에피택셜 실리콘층의 성장 도중 다수번의 수소베이크를 실시하는 제2 단계를 포함하여 이루어진다.

Description

선택적 에피택셜 성장법을 적용한 반도체소자 제조방법{A method for forming of semiconductor device using to Selective Epitaxial Growth}
본 발명은 고집적 반도체소자의 제조방법에 관한 것으로, 선택적 에피택셜 성장법(Selective Epitaxial Growth, 이하 SEG라 약칭함)을 적용한 반도체소자 제조방법에 관한 것이다.
반도체 소자의 특성을 개선하기 위한 여러가지 방법 중 하나로써, 모스 트랜지스터에 있어서는 얕은 소오스/드레인 접합이 요구되고 있다. 그런데, 소오스/드레인 접합이 얕아지면서 접합 저항이 증가하는 문제가 대두되었으며, 이를 해결하기 위한 구조로서 SEG를 적용한 엘리베이티드 소오스/드레인 구조가 제시되고 있다
한편, 반도체소자가 고집적화되어 패턴이 미세화됨에 따라 각 층간의 오버랩 마진이 작아지고 있다. 서로 다른 층의 도전막을 서로 연결하여 주기 위한 콘택의 경우, 하부 도전막과 콘택 사이의 충분한 오버랩 마진을 확보하기 위해 자기정렬콘택(self align contact, 이하 SAC이라 약칭함) 기술을 적용하고 있다. 그런데, SAC 공정은 오버랩 마진을 확보할 수는 있으나, 집적도 향상에 따르는 단차비(aspect ratio)의 증가에 의한 SAC 식각의 마진부족 및 SAC 식각 과정에서의 기판의 손실 등의 문제점을 가지고 있다.
이 문제점들을 해결하기 위한 하나의 방법으로, 최근에는 SAC 식각 이전에 식각 해당부위에 SEG(Silicon Epitaxtial Groth)를 이용한 에피택셜 실리콘막을 증착하여 SAC 패드를 형성하는 방법이 사용되고 있다. 또한, 그 적용범위를 확대하여 일반적인 콘택 플러그로 사용되었던 도핑된 폴리실리콘막 대신에 에피택셜 실리콘막으로 대체하려는 시도도 병행되고 있다.
첨부된 도면 도1은 종래기술에 따라 SEG를 적용한 SAC 패드 형성 후의 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.
도1에 도시된 바와 같이 소자분리막(11)이 형성된 실리콘 기판(10)상에 게이트 산화막(12), 게이트 전극용 전도막(13) 및 마스크 절연막(14)을 차례로 적층하고, 이를 패터닝하여 게이트를 형성한다.
다음으로, 게이트 측벽에 산화막 또는 질화막을 사용하여 측벽 스페이서(15)를 형성한다.
계속하여, 화학기상증착(Chemical Vapor Deposition, CVD)법을 사용하여 노출된 실리콘 기판(10) 상에 선택적으로 에피택셜(epitaxial) 실리콘층(16)을 성장시켜 SAC 패드 형성을 완료한다. 여기서, 에피택셜 실리콘층(16)의 도핑을 위해 직접적인 이온주입이나 인-시츄(IN-SITU) 도핑법을 사용할 수 있다.
여기서, 상기 종래기술에 따른 SEG를 적용한 SAC 패드 형성은 최대한 에피택셜 실리콘막의 높이를 증가시켜, 게이트 높이와의 차이를 줄이는 것을 가장 큰 목적으로 하고 있다.
그러나, 상기 종래기술에 따른 SEG를 적용한 에피택셜 실리콘층의 성장은 수직성장(vertical growth)과 더불어 불필요한 측면성장(lateral growth)도 함께 이루어지고 있다. 이와 같은, 측면성장은 통상적으로 수직성장된 높이의 50 ~ 70 % 정도를 나타내고 있다.
예를 들면, 에피택셜 실리콘의 두께, 즉 수직성장된 높이가 200㎚인 경우의측면성장되는 양은 최소 100㎚를 넘게된다. 반도체 소자가 고집적화됨에 따라 반도체 소자를 이루는 패턴의 선폭이 크게 축소되고 있으며, 이에 따라 소자분리막의 선폭이 측면성장 되는 길이보다 작아지면서, 단락(short, A)이 일어나는 문제점이 발생하고 있다.
한편, 도2는 종래기술에 따라 에피택셜 실리콘층을 성장시킨 상태의 주사전자현미경(Scanning Electronic Microscope, SEM) 사진으로, 에피택셜 실리콘층의 과도한 측면성장에 의해 셀간에 단락현상이 유발된 상태를 나타내고 있다.
또한, 이와 같은 측면성장으로 인한 문제점은 통상적인 SEG공정, 즉 1회의 수소 베이크(bake) 실시 후 목표높이까지 한번의 에피택셜 실리콘층 성장으로 작업이 완료되는 공정 특성상, 측면성장을 감안하여 셀간의 거리 및 목표두께를 모두 만족시키기가 어렵기 때문에 결국, 에피택셜 실리콘층의 목표두께가 낮아지는 결과를 초래함에 따라 후속공정인 콘택 플러그 형성 시 공정마진을 확보하기 어려운 문제점이 발생하고 있다.
본 발명은 SEG 공정 시의 과도한 측면성장을 억제하여 소자간의 단락을 방지할 수 있는 반도체 소자 제조방법을 제공하는 데 그 목적이 있다.
도1은 종래기술에 따라 SEG를 적용한 SAC 패드 형성 후의 단면을 도시한 도면.
도2는 종래기술에 따라 에피택셜 실리콘층을 성장시킨 상태의 주사전자현미경 사진.
도3a 내지 도3c는 본 발명의 일실시예에 따른 SEG를 적용한 SAC 플러그 패드 형성공정을 도시한 도면.
도4는 본 실시예에 따라 에피택셜 실리콘을 성장시킨 상태의 주사전자현미경 사진.
*도면의 주요부분에 대한 부호의 간단한 설명
30 : 실리콘 기판 31 : 소자분리막
36 : 에피택셜 실리콘층
상기 목적을 달성하기 위한 본 발명은, 소자분리막이 형성된 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트 구조를 형성하는 제1 단계; 및 상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 선택적으로 에피택셜 실리콘층을 성장시키되, 상기 에피택셜 실리콘층의 성장 도중 다수번의 수소베이크를 실시하는 제2 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
첨부된 도면 도3a 내지 도3c는 본 발명의 일실시예에 따른 SEG를 적용한 SAC 플러그 패드 형성공정을 도시한 도면이다.
본 실시예는 우선, 도3a에 도시된 바와 같이, 소자분리막(31)이 형성된 실리콘 기판(30) 상부에 게이트 산화막(32), 게이트 전극용 전도막(33) 및 마스크 산화막(34)을 차례로 적층하고, 이를 패터닝하여 게이트를 형성한다.
다음으로, 게이트 측벽에 질화막을 사용하여 측벽 스페이서(35)를 형성한 후 게이트가 형성된 실리콘 기판(30) 노출부의 자연산화막을 제거하기 위하여 HF세정 또는 BOE세정공정을 수행한다.
이어서, 저압화학기상증착(LPCVD)법을 사용하여 게이트 높이와 같게 또는 게이트 높이보다 약간 낮게 에피택셜 실리콘층(36)을 성장시킨다.
여기서, 에피택셜 실리콘층(36)의 증착에 대해 보다 자세히 고찰한다.
먼저, 저압화학기상증착법을 사용하여 에피택셜 실리콘층(36)을 형성하기 전에 800∼1000℃의 수소(hydrogen) 분위기에서 1∼5분 동안 최초 수소 베이크(bake)를 실시하여 자연산화막 형성을 방지한다. 이때, H2가스의 압력은 5 ~ 100Torr정도의 압력을 유지한다.
다음으로, 실리콘 기판(30)의 노출된 부위에 선택적으로 에피택셜 실리콘층(36)을 성장시키는데, 상기 종래기술에서와 같이 원하는 목표 두께만큼을 1회에 성장시키지 않고, 적어도 2회 이상 나누어 성장시키게 된다. 이때, 상기 에피택셜 실리콘층(36) 증착 시 소오스 가스로는 디클로로실래인(dichlorosilane, DCS)과 염산(HCl)의 혼합 가스를 사용하고, DCS 및 HCl의 유량은 각각 50∼300sccm 및 50 ~ 200sccm을 사용한다. 또한, 5 ~ 30slm 유량의 H2가스를 캐리어 가스(carrier gas)로 사용하고, 증착온도로는 800 ~ 900℃ 정도가 적당하다.
이때, 에피택셜 실리콘층(36) 성장 도중 추가적인 수소베이크 공정을 다수번 실시한다. 상기 추가적인 수소 베이크 공정은, 상기 최초 수소 베이크 공정에 비해 짧게(예컨대, 30초 이하의 시간동안) 공정을 실시하여 시간적인 차이만 두고, 나머지 조건은 상기 최초 수소 베이크 공정과 동일하게 실시한다.
즉, 수소 베이크와 에피택셜 실리콘층(36) 성장을 수회 반복, 교차하여 수행하게 되는 것이다. 이렇게 함으로써, 매회 성장된 에피택셜 실리콘층(36)의 표면을 안정화시켜 측면성장을 억제할 수가 있다. 한편, 접촉저항 감소를 목적으로 상기 에피택셜 실리콘층(36) 성장 시 인-시츄(IN-SITU)로 PH3가스 또는 AsH3가스를 50 ~ 500sccm 정도 흘려주어 도핑을 실시한다. 물론, 후속 이온주입을 통해 도핑을 실시할 수 있다.
이와 같은, 추가적인 수소 베이크 공정이 에피택셜 실리콘층(36)의 성장에 미치는 영향을 보다 구체적으로 고찰하기로 한다.
먼저, 일반적인 에피택셜 실리콘층의 성장반응은 모노머(monomer) 형태의 Si 댕글링 본드(dangling bond)에 DCS가스에 의해 공급된 Si가 계속적인 결합을 이루게 됨으로써 선택적으로 에피태셜 실리콘층이 성장이 되는 것이다.
그런데, 수소 베이크를 실시하게 되면 상기 모노머 형태의 댕글링 본드 상태를 성장이 진행되지 않거나, 매우 느린 속도의 성장진행을 가지는 다이머(dimer) 형태로 변환시켜주는 작용을 한다.
한편, 에피택셜 실리콘층의 성장 시 인-시츄(IN-SITU)로 도핑을 실시할 경우에는, 평활한 면이 아닌 복잡한 토폴로지(topology)를 갖는 면을 유발하게 된다. 이러한, 토폴로지에서는 킹크(kink)가 다량 발생하게 되는데, 여기서 킹크와 다른 부분을 비교하면 킹크에서 댕글링 본드가 다른 부분에 비해 상대적으로 매우 높은 경향이 있다. 여기서, 킹크에 대해서 좀 더 살펴보면, 킹크란 3면이 만나는 곳을 일컫는 것으로서, 불안정한 상태라고는 볼 수 없지만 성장을 위한 원자가 달라붙는 작용이 다른 곳에 비해 더 많이 일어날 수 있는 특징이 있다. 또한, 일단 킹크가 형성이 되면, 킹크 형성에 관여한 면의 성장이 활성화되어 평활한 면을 유지하기가 힘들게 되는 특징이 있다.
이와 같은 킹크의 형성 및 이로 인한 해당면의 측면성장은 측면과성장 억제에 유리한 평활한 형태의 측면형성을 방해하고, 이로 인하여 상대적으로 평활한 형태의 측면이 형성된 경우보다 측면성장이 활성화되는 경향을 보인다.
수소베이크는 이러한 킹크에서의 다이머 형성을 통하여 킹크에서의 원자결합을 억제 또는 지연시킴으로써, 측면과성장억제에 유리한 평활한 실리콘 에피 표면을 유도하게 된다.
또한, 일반적인 에피택셜 실리콘층 성장 시 원하는 두께 방향의 성장속도가 다른 곳에 비하여 가장 빠른 특성이 있지만, 수소 베이크에 의해 이러한 특성이 더욱 현저해진다.
결국, 에피택셜 실리콘층의 성장 중간중간에 수소 베이크를 실시하여 실리콘 에피표면을 다이머 형태로 변환시키게 되면, 킹크를 포함한 면에서의 성장속도를 급격하게 낮추어 측면 과성장을 억제할 수가 있게 된다.
다음으로, 도3b에 도시된 바와 같이 전체 구조물의 상부에 에피택셜 실리콘층(36)간의 절연 및 후속 전도층과의 전기적 절연을 위해 층간절연막(37)을 전면 증착한 후 후속 콘택 마스크 공정을 용이하게 하기 위하여 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 실시하여 층간절연막(37)을 평탄화시킨다.
다음으로, 도3c에 도시된 바와 같이 상기 층간절연막(37)을 선택식각한 후 형성된 콘택홀을 플러그 물질로 매립하여 콘택 플러그(38)를 형성한다.
한편, 도4는 본 실시예에 따라 에피택셜 실리콘을 성장시킨 상태의 주사전자현미경 사진으로써, 3회로 나누어 에피택셜 실리콘층을 성장시키면서, 각 성장횟수의 중간에 수소 베이크를 실시한 결과이다. 상기 도4에 나타난 것과 같이, 본 발명을 적용하면 선택적 에피택셜 실리콘층의 셀간 단락을 방지할 수 있음을 알 수 있다.
이렇듯, 본발명은 에피택셜 실리콘 성장에 있어서, 종래기술에서의 1회 수소 베이크 실시 후 1회 에피택셜 실리콘 성장으로 공정을 마치는 방법과는 달리 수소 베이크와 에피택셜 실리콘 성장을 수차례 반복한다. 이때, 최초의 수소 베이크 공정은 종래기술과 동일하게 수행을 하고, 그 이후의 수소 베이크 공정은 그 시간을 30초 이하로 단축 실시하여 에피택셜 실리콘이 성장될 때 마다 그 표면을 안정화 처리하도록 하여 에피택셜 실리콘의 측면 과성장을 억제할 수가 있다. 구체적으로, 본 발명은 에피택셜 실리콘 성장에 있어서 나타나게 되는 측면성장을 수직성장된 높이의 30 % 이하로 낮출 수 있다.
따라서, 과도한 측면성장을 억제하면서 원하는 두께 만큼의 에피택셜 실리콘을 성장시킬 수 있기 때문에, 차세대 초고집적 소자 제조 시에도 본 발명을 적용할 수가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 선택적 에피택셜 실리콘층 성장에 있어서의 측면성장을 억제하여 소자간의 단락을 방지할 수 있는 효과 및 고집적 소자에서의 선택적 에피택셜 실리콘층 성장 시에도 원하는 만큼의 선택적 에피택셜 실리콘층을 성장시킬 수 있음에 의해 소자의 신뢰성을 확보할 수 있는 효과가 있다.

Claims (3)

  1. 소자분리막이 형성된 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트 구조를 형성하는 제1 단계; 및
    상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 선택적으로 에피택셜 실리콘층을 성장시키되, 상기 에피택셜 실리콘층의 성장 도중 다수번의 수소베이크를 실시하는 제2 단계
    를 포함하여 이루어지는 반도체 소자의 에피택셜 실리콘층 형성방법.
  2. 제1항에 있어서,
    상기 제2 단계는,
    상기 제1 단계 수행 후, 1 ~ 5분동안 제1수소베이크를 실시하는 제3 단계;
    노출된 실리콘 기판 상에 선택적으로 제1에피택셜실리콘층을 성장시키는 제4 단계;
    상기 제4 단계 수행 후, 30초 이하의 시간동안 제2수소베이크를 실시하는 제5 단계;
    상기 제5 단계 수행 후, 제2에피택셜실리콘층을 성장시키는 제6 단계;
    상기 제6 단계 수행 후, 30초 이하의 시간동안 제3수소베이크를 실시하는 제7 단계; 및
    상기 제7 단계 수행 후, 제3에피택셜실리콘을 성장시키는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 에피택셜 실리콘층 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 단계 수행 후, 상기 실리콘 기판 표면을 세정하는 제9 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 에피택셜 실리콘층 형성방법.
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