KR20240081932A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술에 따른 반도체 장치는 셀 캐패시터들의 3차원 어레이를 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이로부터 수평하게 이격되고, 레저바 캐패시터 구조물들의 3차원 어레이를 포함하는 레저바 캐패시터 어레이를 포함하되, 상기 레저바 캐패시터 구조물들 각각은, 수직 도전 라인; 상기 수직 도전 라인으로부터 이격되고, 상기 셀 캐패시터들과 동일한 구조를 갖는 레저바 캐패시터; 상기 수직 도전 라인과 레저바 캐패시터 사이에서 수평하게 배향된 브릿지 수평층; 및 상기 브릿지 수평층을 사이에 두고 상기 브릿지 수평층에 교차하는 방향을 따라 연장된 한 쌍의 수평층을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본 발명의 실시예들은 고집적화된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물의 표면에 수직하는 제1 방향을 따라 연장된 수직 도전 라인; 상기 수직 도전 라인으로부터 이격되어 상기 하부 구조물 상부에 배치된 레저바 캐패시터; 상기 수직 도전 라인과 레저바 캐패시터 사이에 위치하되, 상기 하부 구조물의 표면에 평행하는 제2 방향을 따라 수평하게 연장된 브릿지 수평층; 및 상기 브릿지 수평층을 사이에 두고 상기 브릿지 수평층에 교차하는 제3 방향을 따라 연장된 한 쌍의 수평층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 셀 캐패시터들의 3차원 어레이를 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이로부터 수평하게 이격되고, 레저바 캐패시터 구조물들의 3차원 어레이를 포함하는 레저바 캐패시터 어레이를 포함하되, 상기 레저바 캐패시터 구조물들 각각은, 수직 도전 라인; 상기 수직 도전 라인으로부터 이격되고, 상기 셀 캐패시터들과 동일한 구조를 갖는 레저바 캐패시터; 상기 수직 도전 라인과 레저바 캐패시터 사이에서 수평하게 배향된 브릿지 수평층; 및 상기 브릿지 수평층을 사이에 두고 상기 브릿지 수평층에 교차하는 방향을 따라 연장된 한 쌍의 수평층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 하부 구조물 상부에 제1 희생층, 제2 희생층 및 상기 제1 희생층과 제2 희생층 사이의 반도체층을 포함하는 서브 스택을 형성하는 단계; 상기 제1 희생층과 제2 희생층을 제1 및 제2 도전성 수평층들로 치환하는 단계; 상기 반도체층을 도전성 브릿지 수평층으로 치환하는 단계; 상기 도전성 브릿지 수평층의 일측에 접속하되, 수직하게 배향하는 수직 도전 라인을 형성하는 단계; 상기 도전성 브릿지 수평층의 타측에 접속하는 레저바 캐패시터를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 메모리 셀들의 3차원 어레이를 포함하는 메모리 셀 어레이를 형성하는 단계; 상기 메모리 셀 어레이로부터 수평하게 이격된 레저바 캐패시터 구조물들의 3차원 어레이를 포함하는 레저바 캐패시터 어레이를 형성하는 단계를 포함하되, 상기 레저바 캐패시터 어레이를 형성하는 단계는, 브릿지 수평층 및 상기 브릿지 수평층을 사이에 두고 상기 브릿지 수평층을 교차하는 방향을 따라 연장된 더블 수평층을 포함하는 수평층을 형성하는 단계, 상기 브릿지 수평층의 일측에 접속되는 수직 도전 라인을 형성하는 단계, 및 상기 브릿지 수평층의 타측에 접속되는 레저바 캐패시터를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 3차원 레저바 캐패시터 제조 방법은 하부 구조물 상부에 제1 희생층, 제2 희생층 및 상기 제1 희생층과 제2 희생층 사이의 반도체층을 포함하는 스택 바디를 형성하는 단계; 상기 제1 희생층과 제2 희생층을 제1 및 제2 도전성 수평층들로 치환하는 단계; 상기 반도체층을 도전성 브릿지 수평층으로 치환하는 단계; 상기 도전성 브릿지 수평층의 일측에 접속하되, 수직하게 배향하는 수직 도전 라인을 형성하는 단계; 상기 도전성 브릿지 수평층의 타측에 접속하는 제1 전극을 형성하는 단계; 상기 제1 전극 상에 유전층을 형성하는 단계; 및 상기 유전층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 3차원 캐패시터 어레 제조 방법은 하부 구조물의 제1 영역 상부에 제1 캐패시터 어레이를 형성하는 단계; 및 상기 하부 구조물의 제2 영역 상부에 제2 캐패시터 어레이를 형성하는 단계를 포함하되, 상기 제1 캐패시터 어레이는 셀 캐패시터들을 포함할 수 있고, 상기 제2 캐패시터 어레이는 수직 도전 라인, 상기 수직 도전 라인으로부터 수평하게 배향된 도전성 브릿지 수평층, 상기 브릿지 수평층의 하부 및 상부를 각각 횡단하는 한 쌍의 도전성 수평층 및 상기 브릿지 수평층에 접속된 레저바 캐패시터를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 주변 회로부; 상기 주변 회로부보다 높은 레벨에 위치하되, 수직 비트라인, 수평 워드라인 및 셀 캐패시터를 포함하는 메모리 셀들의 3차원 어레이; 및 상기 주변 회로부보다 높은 레벨에서 상기 메모리 셀들의 3차원 어레이로부터 수평하게 배치되며, 상기 셀 캐패시터들과 동일한 수평 레벨의 레저바 캐패시터들을 포함하는 레저바 캐패시터 어레이를 포함하되, 레저바 캐패시터 어레이는 수직 도전 라인; 상기 수직 도전 라인과 레저바 캐패시터들 사이에서 수평하게 배향된 브릿지 수평층; 및 상기 브릿지 수평층을 사이에 두고 상기 브릿지 수평층에 교차하는 방향을 따라 연장된 한 쌍의 수평층을 포함할 수 있다.
본 기술은 메모리 셀 어레이로부터 수평하게 배치된 레저바 캐패시터 어레이를 형성하므로, 바이어스를 안정화시킬 수 있다.
본 기술은 3차원 메모리 셀 어레이의 셀 캐패시터들과 동일한 구조로 메모리 셀 어레이로부터 수평하게 3차원 어레이의 레저바 캐패시터 어레이를 형성하므로, 레저바 캐패시터들의 면적을 확보하여 레저바 캐패시터들의 캐패시턴스를 증가시킬 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 도 1의 수평 도전 라인(HCL)의 개략적인 사시도이다.
도 4는 도 3의 B-B'에 따른 평면도이다.
도 5는 다른 실시예에 따른 반도체 장치의 개략적인 블록도이다.
도 6은 도 5의 C-C'선에 따른 개략적인 단면도이다.
도 7은 워드 라인과 수평 도전 라인의 개략적인 사시도이다.
도 8은 도 7의 D-D' 선 및 E-E'선에 따른 개략적인 단면도이다.
도 9 내지 도 22는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 23 내지 도 27은 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생 캐패시턴스를 감소시킬 수 있다.
DRAM 등의 반도체 장치는 메모리 셀 어레이뿐만 아니라 안정적인 전원 공급 또는 전송되는 신호들의 안정화를 위하여 캐패시터들을 형성하고 있다. 특히, 노이즈(Noise)와 같은 요인으로부터 전압을 안정화시키기 위하여, 주변 회로(Peripheral circuit)의 여유 공간에 큰 캐패시턴스를 가지는 레저바(reservoir) 캐패시터를 형성하고 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 2는 도 1의 A-A'에 따른 단면도이다. 도 3은 도 1의 수평 도전 라인(HCL)의 개략적인 사시도이다. 도 4는 도 3의 B-B'에 따른 평면도이다.
도 1 내지 도 4를 참조하면, 반도체 장치(100)는 하부 구조물(LS) 및 레저바 캐패시터 어레이(RCA)를 포함할 수 있다. 레저바 캐패시터 어레이(RCA)는 복수의 레저바 캐패시터 구조들(RCP)의 3차원 어레이를 포함할 수 있다. 예를 들어, 레저바 캐패시터 어레이(RCA)는 제1 어레이(AR1), 제2 어레이(AR2) 및 제3 어레이(AR3)를 포함할 수 있다. 제1 내지 제3 어레이(AR1, AR2, AR3) 각각은 하부 구조물(LS) 상부에서 제1 방향(D1)을 따라 적층된 복수의 레저바 캐패시터 구조(RCP)를 포함할 수 있다. 제1 내지 제3 어레이(AR1, AR2, AR3) 각각은 레저바 캐패시터 구조들(RCP)의 3차원 어레이를 포함할 수 있다.
개별 레저바 캐패시터 구조(RCP)는 수직 도전 라인(VCL), 수평 도전 라인(HCL), 레저바 캐패시터(RC) 및 커먼 플레이트(PL)를 포함할 수 있다. 레저바 캐패시터(RC)는 제1 전극(SN), 제2 전극(PN) 및 제1 전극(SN)과 제2 전극(PN) 사이의 유전층(DE)을 포함할 수 있다.
레저바 캐패시터들(RC)의 제1 전극들(SN) 각각은 수평 도전 라인(HCL)에 접속될 수 있다. 수평 도전 라인들(HCL)은 수직 도전 라인(VCL)에 공통으로 접속될 수 있다. 레저바 캐패시터들(RC)의 제2 전극들(PN)은 커먼 플레이트(PL)에 공통으로 접속될 수 있다. 제1 방향(D1)을 따라 적층된 레저바 캐패시터들(RC)은 수직 도전 라인(VCL) 및 커먼 플레이트(PL)를 공유할 수 있다.
제1 내지 제3 어레이(AR1, AR2, AR3) 각각의 어레이에서, 레저바 캐패시터 구조들(RCP)은 제3 방향(D3)을 따라 수평하게 배치될 수도 있다.
레저바 캐패시터 어레이(RCA)는 레저바 캐패시터 구조들(RCP)의 컬럼 어레이(column array) 및 레저바 캐패시터 구조들(RCP)의 로우 어레이(row array)를 포함할 수 있다. 예를 들어, 레저바 캐패시터 어레이(RCA)는 제1 방향(D1)을 따라 적층된 레저바 캐패시터 구조들(RCP)의 컬럼 어레이를 포함할 수 있다. 또한, 레저바 캐패시터 어레이(RCA)는 제2 방향(D2) 및 제3 방향(D3)을 따라 수평하게 배치된 레저바 캐패시터 구조들(RCP)의 로우 어레이를 포함할 수 있다. 제1 내지 제3 어레이(AR1, AR2, AR3) 각각은 제1 방향(D1)을 따라 적층된 레저바 캐패시터 구조들(RCP)의 컬럼 어레이 및 제3 방향(D2)을 따라 배치된 레저바 캐패시터 구조들(RCP)의 로우 어레이를 포함할 수 있다.
제1 어레이(AR1)의 레저바 캐패시터 구조들(RCP)은 제1 커먼 플레이트(PL1)를 공유할 수 있다. 제2 어레이(AR2)의 레저바 캐패시터 구조들(RCP)과 제3 어레이(AR3)의 레저바 캐패시터 구조들(RCP)은 제2 커먼 플레이트(PL2)를 공유할 수 있다.
제1 어레이(AR1)의 레저바 캐패시터 구조들(RCP)과 제2 어레이(AR2)의 레저바 캐패시터 구조들(RCP)은 제1 수직 도전 라인(VCL1)을 공유할 수 있다. 제3 어레이(AR3)의 레저바 캐패시터 구조들(RCP)은 제2 수직 도전 라인(VCL2)을 공유할 수 있다.
제1 어레이(AR1)와 제2 어레이(AR2)는 제1 수직 도전 라인(VCL1)을 공유하는 미러형 어레이일 수 있다. 제2 어레이(AR2)와 제3 어레이(AR3)는 제2 커먼 플레이트(PL2)를 공유하는 미러형 어레이일 수 있다.
수직 도전 라인(VCL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 수직 도전 라인(VCL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 수직 도전 라인(VCL)은 실리콘, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 수직 도전 라인(VCL)은 폴리실리콘, 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수직 도전 라인(VCL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄 질화물(TiN)을 포함할 수 있다. 수직 도전 라인(VCL)은 티타늄 질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
제1 전극(SN)은 3차원 구조를 갖되, 3차원 구조의 제1 전극(SN)은 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 제1 전극(SN)은 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 제1 전극(SN)은 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
제1 전극(SN)과 제2 전극(PN)은 금속, 귀금속, 금속 질화물, 도전성 금속 산화물, 도전성 귀금속 산화물, 금속 탄화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 전극(SN)과 제2 전극(PN)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴 산화물(MoO), 티타늄 질화물/텅스텐(TiN/W) 스택, 텅스텐 질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 제2 전극(PN)은 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 제2 전극(PN)은 티타늄 질화물/실리콘 저마늄/텅스텐 질화물(TiN/SiGe/WN)의 스택일 수 있다.
유전층(DE)은 실리콘 산화물, 실리콘 질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘 산화물보다 높은 유전율을 가질 수 있다. 실리콘 산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 유전층(DE)으로서 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 지르코늄 산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 유전층(DE)은 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 제2 유전층(DE)은 적어도 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 유전층(DE)은 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭 에너지(band gap energy, 이하 밴드갭이라고 약칭함)가 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율 물질 및 고유전율 물질보다 밴드갭이 큰 고밴드갭 물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭 물질로서 실리콘 산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭 물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭 물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, 유전층(DE)은 ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물 및 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층(DE)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다. 강유전체 물질은 HfZrO, HfSiO 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 제1 전극(SN)과 유전층(DE) 사이에 누설전류 개선을 위한 계면 제어층이 더 형성될 수 있다. 계면 제어층은 티타늄산화물(TiO2), 니오븀산화물 또는 니오븀질화물을 포함할 수 있다. 계면제어층은 제2 전극(PN)과 유전층(DE) 사이에도 형성될 수 있다.
레저바 캐패시터(RC)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다.
도 2 내지 도 4를 다시 참조하면, 개별 수평 도전 라인(HCL)은 브릿지 수평층(CL1), 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)을 포함할 수 있다. 브릿지 수평층(CL1)은 수직 도전 라인(VCL)과 레저바 캐패시터(RC)의 제1 전극(SN)에 접속될 수 있다. 예컨대, 브릿지 수평층(CL1)은 수직 도전 라인(VCL)에 접촉하는 제1 에지 및 레저바 캐패시터(RC)의 제1 전극(SN)에 접하는 제2 에지를 포함할 수 있다. 상위 레벨 수평층(CL2)과 하위 레벨 수평층(CL3)은 브릿지 수평층(CL1)에 접속될 수 있다. 브릿지 수평층(CL1)은 제2 방향(D2)을 따라 연장될 수 있고, 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)은 제3 방향(D3)을 따라 연장될 수 있다. 제2 방향(D2)에 따른 폭을 살펴보면, 브릿지 수평층(CL1)의 폭은 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)의 폭보다 클 수 있다. 제1 방향(D1)에 따른 높이를 살펴보면, 브릿지 수평층(CL1)의 높이는 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)의 높이보다 작을 수 있다. 제3 방향(D3)에 따라 배치된 복수의 브릿지 수평층들(CL1)은 하나의 상위 레벨 수평층(CL2)과 하나의 하위 레벨 수평층(CL3)에 공통으로 접속될 수 있다.
상위 레벨 수평층(CL2)과 하위 레벨 수평층(CL3)은 브릿지 수평층(CL1)을 사이에 두고 제1 방향(D1)을 따라 서로 대향할 수 있다.
수평 도전 라인(HCL)은 금속(metal), 금속 화합물(metal alloy), 반도체 물질 또는 이들의 조합을 포함할 수 있다. 브릿지 수평층(CL1), 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)은 도전 물질을 포함할 수 있다. 브릿지 수평층(CL1), 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)은 금속(metal), 금속 화합물(metal alloy), 반도체 물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 브릿지 수평층(CL1), 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3) 각각은 티타늄 질화물, 텅스텐, 몰리브덴, 몰리브덴 질화물, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 브릿지 수평층(CL1), 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)은 동일 물질로 형성될 수 있다. 다른 실시예에서, 브릿지 수평층(CL1)은 제1 금속 물질로 형성되고, 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)은 제2 금속 물질로 형성될 수 있으며, 제1 금속 물질과 제2 금속 물질은 서로 다른 금속을 포함할 수 있다. 본 실시예에서, 브릿지 수평층(CL1), 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)은 금속-베이스 물질, 예컨대, 티타늄 질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 다른 실시예에서, 브릿지 수평층(CL1), 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)은 고일함수 물질, 저일함수 물질 또는 이들의 조합을 포함할 수 있다. 저일함수 물질은 4.5eV 이하의 저일함수(Low workfunction)를 가질 수 있고, 고일함수 물질은 4.5eV 이상의 고일함수(High workfunction)를 가질 수 있다. 예를 들어, 저일함수 물질은 N형 도프드 폴리실리콘을 포함할 수 있고, 고일함수 물질은 텅스텐, 티타늄 질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 브릿지 수평층(CL1), 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)은 저일함수 물질과 고일함수 물질을 결합한 듀얼 일함수 구조일 수 있다.
도 1 및 도 2를 다시 참조하면, 레저바 캐패시터 구조들(RCP)의 수직 도전 라인들(VCL)은 제1 노드(LML)에 전기적으로 접속될 수 있다. 레저바 캐패시터 구조들(RCP)의 커먼 플레이트들(PL)은 제2 노드(HML)에 전기적으로 접속될 수 있다. 제1 노드(LML)와 수직 도전 라인들(VCL) 사이에 제1 콘택 노드(LCT)가 형성될 수 있다. 제2 노드(HML)와 커먼 플레이트들(PL) 사이에 제2 콘택 노드(HCT)가 형성될 수 있다.
제1 노드(LML)에는 저전압(LV)이 인가될 수 있고, 제2 노드(HML)에는 고전압(HV)이 인가될 수 있다. 제1 노드(LML)는 저저압 노드라고 지칭할 수 있고, 제2 노드(HML)는 고전압 노드라고 지칭할 수 있다.
도 5는 다른 실시예에 따른 반도체 장치의 개략적인 블록도이다. 도 6은 도 5의 C-C'선에 따른 개략적인 단면도이다. 도 7은 워드 라인과 수평 도전 라인의 개략적인 사시도이다. 도 8은 도 7의 D-D' 선 및 E-E'선에 따른 개략적인 단면도이다.
도 5 및 도 6을 참조하면, 반도체 장치(200)는 메모리 셀 어레이(MCA), 주변 회로부(PERI) 및 레저바 캐패시터 어레이(RCA)를 포함할 수 있다. 메모리 셀 어레이(MCA) 및 레저바 캐패시터 어레이(RCA)는 주변 회로부(PERI)보다 높은 레벨에 배치될 수 있다. 레저바 캐패시터 어레이(RCA)는 메모리 셀 어레이(MCA)의 주변에 배치될 수 있다. 도 5의 레저바 캐패시터 어레이(RCA)는 도 1 및 도 2에서 참조한 바와 같은 레저바 캐패시터 어레이(RCA)에 대응할 수 있다. 주변 회로부(PERI)는 메모리 셀 어레이(MCA) 및 레저바 캐패시터 어레이(RCA)를 제어하기 위한 복수의 제어 회로를 포함할 수 있다.
도 6을 다시 참조하면, 메모리 셀 어레이(MCA)는 3차원적으로 배열된 복수의 메모리 셀들(MC)을 포함할 수 있다. 개별 메모리 셀(MC)은 서로 교차하도록 배치된 워드 라인(WL)과 비트 라인(BL) 사이에 배치될 수 있고, 개별 메모리 셀(MC)은 워드 라인(WL)과 비트 라인(BL)에 접속될 수 있다. 개별 메모리 셀(MC)은 스위칭 요소(Switching element, TR) 및 데이터 저장 요소(CAP)를 포함할 수 있고, 스위칭 요소(TR)와 데이터 저장 요소(CAP)는 서로 접속될 수 있다. 데이터 저장 요소(CAP)는 스위칭 요소(TR)를 통해 비트 라인(BL)에 접속될 수 있다. 스위칭 요소(TR)는 트랜지스터(Field Effect Transistor, FET)를 포함할 수 있고, 데이터 저장 요소(CAP)는 캐패시터를 포함할 수 있다. 이하 스위칭 요소(TR)는 트랜지스터라고 약칭하고, 데이터 저장 요소(CAP)는 셀 캐패시터라고 약칭한다.
개별 메모리 셀(MC)의 트랜지스터(TR)는 셀 수평층(HL)을 포함할 수 있고, 셀 수평층(HL)은 셀 캐패시터(CAP) 및 비트 라인(BL)에 접속될 수 있다. 셀 수평층(HL)은 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에 수평하게 위치하는 채널을 포함할 수 있다. 트랜지스터(TR)는 채널에 오버랩되는 워드 라인(WL)을 더 포함할 수 있다. 셀 수평층(HL)의 일측은 비트 라인(BL)에 접속되고, 셀 수평층(HL)의 타측은 셀 캐패시터(CAP)에 접속될 수 있다. 셀 수평층(HL)은 활성층 또는 씬-바디층이라고 지칭할 수 있다.
개별 메모리 셀(MC)은 싱글 트랜지스터(Single Transistor, TR) 및 싱글 셀 캐패시터(CAP)를 포함할 수 있고, 이는 '1T1C 셀'이라고 지칭한다. 1T1C 셀의 싱글 셀 캐패시터(CAP)는 데이터를 저장하는 역할을 하고, 싱글 트랜지스터(TR)는 싱글 셀 캐패시터(CAP)로부터 데이터를 읽거나 싱글 셀 캐패시터(CAP)에 데이터를 쓰도록 액세스하는 엑세스 장치(access device)의 역할을 할 수 있다. 다른 실시예에서, 싱글 트랜지스터(TR)는 선택 장치(Selective device)로서 역할을 할 수 있다.
메모리 셀 어레이(MCA)는 복수의 비트 라인(BL), 복수의 트랜지스터(TR) 및 복수의 셀 캐패시터(CAP)를 포함할 수 있다. 셀 캐패시터들(CAP)은 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 제1 방향(D1)을 따라 적층된 셀 캐패시터들(CAP)은 셀 커먼 플레이트(CPL)를 공유할 수 있다.
레저바 캐패시터 어레이(RCA)는 복수의 레저바 캐패시터 구조(RCP)를 포함할 수 있고, 개별 레저바 캐패시터 구조(RCP)는 수직 도전 라인(VCL), 수평 도전 라인(HCL) 및 레저바 캐패시터(RC)를 포함할 수 있다. 레저바 캐패시터 구조들(RCP)은 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 제1 방향(D1)을 따라 적층된 레저바 캐패시터 구조들(RCP)은 커먼 플레이트(RPL)를 공유할 수 있다.
셀 캐패시터들(CAP)과 레저바 캐패시터들(RC)은 동일 구조로 형성될 수 있다. 셀 캐패시터들(CAP) 및 레저바 캐패시터들(RC) 각각은 제1 전극(SN), 유전층(DE) 및 제2 전극(PN)을 포함할 수 있다. 셀 캐패시터들(CAP)의 제1 전극들(SN)과 레저바 캐패시터들(RC)의 제1 전극들(SN)은 동일 물질 및 동일 형상일 수 있다. 셀 캐패시터들(CAP)의 제2 전극들(PN)과 레저바 캐패시터들(RC)의 제2 전극들(PN)은 동일 물질 및 동일 형상일 수 있다. 셀 캐패시터들(CAP)의 유전층들(DE)과 레저바 캐패시터들(RC)의 유전층들(DE)은 동일 물질 및 동일 형상일 수 있다. 셀 캐패시터들(CAP)의 제1 전극들(SN) 및 레저바 캐패시터들(RC)의 제1 전극들(SN)은 실린더 형상일 수 있다.
셀 캐패시터들(CAP)의 제2 전극들(PN)은 상호 연결되어 셀 커먼 플레이트 (CPL)에 접속될 수 있다. 레저바 캐패시터 구조들(RCP)의 제2 전극들(PN)은 상호 연결되어 커먼 플레이트(RPL)에 접속될 수 있다.
메모리 셀 어레이(MCA)는 제1 방향(D1)을 따라 복수의 메모리 셀(MC)이 적층될 수 있고, 또한, 제2 방향(D2) 및 제3 방향(D3)을 따라 복수의 메모리 셀(MC)이 수평하게 배치될 수 있다. 메모리 셀 어레이(MCA)는 메모리 셀들(MC)의 3차원 어레이를 포함할 수 있고, 이에 따라, 메모리 셀 어레이(MCA)는 셀 캐패시터들(CAP)의 3차원 어레이를 포함할 수 있다.
레저바 캐패시터 어레이(RCA)는 제1 방향(D1)을 따라 복수의 레저바 캐패시터 구조들(RCP)이 적층될 수 있고, 또한, 제2 방향(D2) 및 제3 방향(D3)을 따라 복수의 레저바 캐패시터 구조들(RCP)이 수평하게 배치될 수 있다. 이와 같이, 레저바 캐패시터 어레이(RCA)는 레저바 캐패시터 구조들(RCP)의 3차원 어레이를 포함할 수 있다.
트랜지스터(TR) 워드라인(WL) 및 수평 도전 라인(HCL)을 제외하고, 메모리 셀 어레이(MCA)와 레저바 캐패시터 어레이(RCA)는 구성 요소들이 유사할 수 있다. 메모리 셀 어레이(MCA)의 비트 라인(BL)은 레저바 캐패시터 어레이(RCA)의 수직 도전 라인(VCL)에 대응할 수 있다. 메모리 셀 어레이(MCA)의 셀 캐패시터들(CAP)은 레저바 캐패시터 어레이(RCA)의 레저바 캐패시터들(RC)에 대응할 수 있다.
레저바 캐패시터들(RC)은 셀 캐패시터들(CAP)과 실질적으로 동일한 구조를 가질 수 있다. 레저바 캐패시터들(RC)은 셀 캐패시터들(CAP)과 동일한 레벨에 동일한 크기를 가지고 형성될 수 있다. 레저바 캐패시터들(RC)과 셀 캐패시터들(CAP)은 실질적으로 동일한 캐패시턴스를 가질 수 있다.
메모리 셀 어레이(MCA)는 제1 방향(D1)을 따라 적층된 셀 캐패시터들(CAP)을 포함하는 제1 컬럼 어레이(column array)일 수 있다. 제1 컬럼 어레이의 셀 캐패시터들(CAP)은 셀 캐패시터 어레이라고 지칭할 수 있다. 레저바 캐패시터 어레이(RCAP)는 제1 방향(D1)을 따라 적층된 레저바 캐패시터들(RC)을 포함하는 제2 컬럼 어레이일 수 있다. 제1 및 제2 컬럼 어레이에서, 셀 캐패시터들(CAP)과 레저바 캐패시터들(RC) 각각은 서로 분리된 제1 전극(SN)을 포함할 수 있다. 셀 캐패시터들(CAP)과 레저바 캐패시터들(RC) 각각은 쉐어드(Shared) 제2 전극(PN)을 포함할 수 있다.
개별 트랜지스터(TR)는 셀 수평층(HL) 및 워드 라인(WL)을 포함할 수 있다. 워드 라인(WL)은 셀 수평층(HL)을 사이에 두고 서로 대향하는 제1 및 제2 워드 라인(G1, G2)을 포함할 수 있다. 셀 수평층(HL)과 워드 라인(WL) 사이에 게이트 절연층(GD)이 위치할 수 있다. 게이트 절연층(GD)은 제1 워드 라인(G1)과 셀 수평층(HL) 사이에 형성될 수 있다. 게이트 절연층(GD)은 제2 워드 라인(G2)과 셀 수평층(HL) 사이에 형성될 수 있다.
메모리 셀 어레이(MCA)의 비트 라인(BL)은 제1 방향(D1)을 따라 연장되는 필라 형상을 가질 수 있다. 셀 수평층(HL)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 길게 연장된 바(bar) 형상을 가질 수 있다. 워드 라인(WL)은 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)을 따라 연장되는 라인 형상을 가질 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 수직 배향 비트 라인 또는 필라형 비트 라인이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 티타늄질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
워드 라인(WL)은 제3 방향(D3)을 따라 길게 연장될 수 있고, 셀 수평층(HL)은 제2 방향(D2)을 따라 연장될 수 있다. 셀 수평층(HL)은 비트 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 워드 라인(WL)은 한 쌍의 워드 라인, 즉, 제1 워드 라인(G1)과 제2 워드 라인(G2)을 포함할 수 있다. 제1 워드 라인(G1)과 제2 워드 라인(G2)은 셀 수평층(HL)을 사이에 두고 제1 방향(D1)을 따라 서로 대향할 수 있다. 셀 수평층(HL)의 상부 표면 및 하부 표면 상에 게이트 절연층(GD)이 형성될 수 있다.
워드 라인(WL)에서, 제1 워드 라인(G1)과 제2 워드 라인(G2)은 서로 동일한 전압이 인가될 수 있다. 예를 들어, 제1 워드 라인(G1)과 제2 워드 라인(G2)이 하나의 쌍을 이룰 수 있고, 제1 워드 라인(G1)과 제2 워드 라인(G2)에는 동일한 워드 라인 구동 전압이 인가될 수 있다. 이와 같이, 본 실시예에 따른 반도체 장치(200)는 하나의 셀 수평층(HL)에 2개의 제1,2 워드 라인(G1, G2)이 이웃하는 더블 워드 라인(Double Word Line) 구조일 수 있다. 더블 워드 라인(Double Word Line) 구조는 더블 게이트 구조(Double gate structure)라고 지칭할 수도 있다.
셀 수평층(HL)은 반도체 물질을 포함할 수 있다. 셀 수평층(HL)은 실리콘함유층 또는 실리콘저마늄함유층을 포함할 수 있다. 예를 들어, 셀 수평층(HL)은 실리콘, 단결정 실리콘, 도프드 폴리실리콘, 언도프드 폴리실리콘, 비정질 실리콘, 실리콘저마늄 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 셀 수평층(HL)은 나노 와이어(nano-wire) 또는 나노 시트(Nano sheet)를 포함할 수 있고, 나노 와이어 및 나노시트는 반도체 물질로 형성될 수 있다. 다른 실시예에서, 셀 수평층(HL)은 산화물 반도체(oxide semiconductor) 물질을 포함할 수 있다. 셀 수평층(HL)은 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이의 채널을 포함할 수 있다.
셀 수평층(HL)은 제1 및 제2 워드 라인(G1, G2)보다 얇은 두께를 가질 수 있다. 부연하면, 제1 방향(D1)에 따른 셀 수평층(HL)의 수직 두께는 제1 방향(D1)에 따른 제1 및 제2 워드 라인(G1, G2) 각각의 수직 두께보다 얇을 수 있다. 이와 같이, 얇은 두께의 셀 수평층(HL)을 씬-바디 수평형 활성층이라고 지칭할 수 있다.
게이트 절연층(GD)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 금속 산화물, 금속 산화 질화물, 금속 실리케이트, 고유전율 물질(high-k material), 강유전체 물질(ferroelectric material), 반강유전체 물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 또는 HfZrO을 포함할 수 있다.
워드 라인(WL)의 제1 및 제2 워드 라인(G1, G2)은 금속(metal), 금속 혼합물(metal mixture), 금속 합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 워드 라인(WL)의 제1 및 제2 워드 라인(G1, G2)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드 라인(WL)의 제1 및 제2 워드 라인(G1, G2)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 워드 라인(WL)의 제1 및 제2 워드 라인(G1, G2)은 고일함수 물질, 저일함수 물질 또는 이들의 조합을 포함할 수 있다. 저일함수 물질은 4.5eV 이하의 저일함수(Low work function)를 가질 수 있고, 고일함수 물질은 4.5eV 이상의 고일함수(High work function)를 가질 수 있다. 예를 들어, 저일함수 물질은 N형 도프드 폴리실리콘을 포함할 수 있고, 고일함수 물질은 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 워드 라인(WL)의 제1 및 제2 워드 라인(G1, G2)은 저일함수 물질과 고일함수 물질을 결합한 듀얼 일함수 구조일 수 있다.
셀 캐패시터(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 셀 캐패시터(CAP)의 제1 전극(SN)은 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 셀 캐패시터(CAP)의 유전층(DE)은 제1 전극(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 셀 캐패시터(CAP)의 제2 전극(PN)은 셀 캐패시터(CAP)의 유전층(DE) 상에서 제1 전극(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다. 셀 캐패시터(CAP)의 제1 전극(SN)은 셀 수평층(HL)에 전기적으로 접속될 수 있다. 다른 실시예에서, 셀 캐패시터(CAP)의 제1 전극(SN)은 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
셀 캐패시터들(CAP)의 제1 전극들(SN) 및 레저바 캐패시터들(RC)의 제1 전극들(SN)은 동일 물질일 수 있다. 셀 캐패시터들(CAP)의 제2 전극들(PN) 및 레저바 캐패시터들(RC)의 제2 전극들(PN)은 동일 물질일 수 있다. 제1 전극들(SN) 및 제2 전극들(PN)은 금속, 귀금속, 금속 질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 전극들(SN)과 제2 전극들(PN)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택 또는 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다.
셀 캐패시터들(CAP)의 유전층들(DE) 및 레저바 캐패시터들(RC)의 유전층들(DE)은 동일 물질일 수 있다. 유전층들(DE)은 실리콘 산화물, 실리콘 질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘 산화물보다 높은 유전율을 가질 수 있다. 실리콘 산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 제1 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층들(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층들(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층들(DE)은 적어도 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 유전층들(DE)은 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층들(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층들(DE)은 적어도 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 유전층들(DE)은 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭 에너지(band gap energy, 이하 밴드갭이라고 약칭함)가 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층들(DE)은 고유전율 물질 및 고유전율 물질보다 밴드갭이 큰 고밴드갭 물질(High band gap material)의 스택을 포함할 수 있다. 유전층들(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭 물질로서 실리콘 산화물(SiO2)을 포함할 수도 있다. 유전층들(DE)은 고밴드갭 물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭 물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층들(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, 유전층들(DE)은 ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층들(DE)은 지르코늄산화물, 하프늄산화물 및 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층들(DE)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다. 강유전체 물질은 HfZrO, HfSiO 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 제1 전극(SN)과 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2), 니오븀산화물 또는 니오븀질화물을 포함할 수 있다. 계면제어층은 제2 전극(PN)과 유전층(DE) 사이에도 형성될 수 있다.
셀 캐패시터들(CAP) 및 레저바 캐패시터들(RC)은 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다.
레저바 캐패시터 어레이(RCA)의 수평 도전 라인들(HCL)의 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)은 메모리 셀 어레이(MCA)의 워드 라인들(WL)의 제1 및 제2 워드 라인(G1, G2)에 대응할 수 있다. 상위 레벨 수평층(CL2)은 제1 워드 라인(G1)에 대응할 수 있고, 하위 레벨 수평층(CL3)은 제2 워드 라인(G2)에 대응할 수 있다. 상위 레벨 수평층(CL2)과 제1 워드 라인(G1)은 동일 물질일 수 있고, 하위 레벨 수평층(CL3)은 제2 워드 라인(G2)은 동일 물질일 수 있다. 상위 레벨 수평층(CL2)과 제1 워드 라인(G1)은 제3 방향(D3)을 따라 연장될 수 있고, 하위 레벨 수평층(CL3)은 제2 워드 라인(G2)은 제3 방향(D3)을 따라 연장될 수 있다.
레저바 캐패시터 어레이(RCA)의 수평 도전 라인들(HCL)의 브릿지 수평층들(CL1)은 메모리 셀 어레이(MCA)의 셀 수평층들(HL)에 대응할 수 있다. 브릿지 수평층들(CL1)과 셀 수평층들(HL)은 서로 다른 물질을 포함할 수 있다. 브릿지 수평층들(CL1)은 금속-베이스 물질을 포함할 수 있고, 셀 수평층들(HL)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 브릿지 수평층들(CL1)은 상위 레벨 수평층들(CL2) 및 하위 레벨 수평층들(CL3)에 전기적으로 직접 접촉될 수 있는데 반해, 셀 수평층들(HL)은 제1 및 제2 워드 라인들(G1, G2)에 직접 접속하지 않을 수 있다. 셀 수평층들(HL)과 제1, 제2 워드 라인들(G1, G2) 사이에 게이트 절연층들(GD)이 위치할 수 있다.
후술하겠지만, 브릿지 수평층들(CL1)은 반도체 물질들이 금속-베이스 물질로 치환되어 형성될 수 있다.
도 5 및 도 6의 반도체 장치(200)는 DRAM 또는 강유전체 메모리(FeRAM)일 수 있다.
다른 실시예에서, 셀 캐패시터(CAP) 및 레저바 캐패시터(RC)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
다른 실시예에서, 워드 라인(WL)은 제1 워드 라인(G1) 단독 또는 제2 워드 라인(G2) 단독으로 이루어진 싱글 워드 라인 구조로 대체될 수도 있다.
주변 회로부(PERI)는 주변 회로들을 포함할 수 있다. 주변 회로들은 복수의 주변 회로 트랜지스터들을 포함할 수 있다. 주변 회로들은 메모리 셀 어레이(MCA) 및 레저바 캐패시터 어레이(RCA)보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다. 주변 회로들은 메모리 셀 어레이(MCA) 및 레저바 캐패시터 어레이(RCA)를 구동시키기 위한 적어도 하나 이상의 제어 회로를 포함할 수 있다. 주변 회로들의 적어도 하나 이상의 제어 회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로들의 적어도 하나 이상의 제어 회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변 회로들은 서브 워드 라인 드라이버들, 센스 앰프 및 레저바 캐패시터 제어 회로를 포함할 수 있다. 워드 라인들(WL)은 서브 워드 라인 드라이버들에 접속될 수 있다. 비트 라인들(BL)은 센스 앰프에 접속될 수 있다. 레저바 캐패시터들(RC)는 레저바 캐패시터 제어 회로에 접속될 수 있다. 주변 회로들은 셀 캐패시터들(CAP)의 커먼 셀 플레이트(CPL)에 접속된 제어 회로를 더 포함할 수 있다.
다른 실시예에서, 주변 회로부(PERI)는 메모리 셀 어레이(MCA) 및 레저바 캐패시터 어레이(RCA)보다 높은 레벨에 위치할 수 있다. 이를 PUC(PERI over CELL) 구조라고 지칭할 수 있다. PUC 구조에서, 주변 회로들은 메모리 셀 어레이(MCA) 및 레저바 캐패시터 어레이(RCA)보다 높은 레벨에 위치할 수 있다.
다른 실시예에서, 주변 회로부(PERI)는 제1 주변 회로부라고 지칭할 수 있고, 레저바 캐패시터 어레이(RCA)는 제2 주변 회로부라고 지칭할 수 있다. 이에 따라, 메모리 셀 어레이(MCA)보다 낮은 레벨에 제1 주변 회로부가 위치할 수 있고, 메모리 셀 어레이(MCA)로부터 수평하게 제2 주변 회로부가 위치할 수 있다. 제1 주변 회로부는 메모리 셀 어레이(MCA)를 제어하기 위한 센스 앰프 및 서브 워드 라인 드라이버 등의 제어 회로들을 포함할 수 있다. 제2 주변 회로부는 레저바 캐패시터 어레이(RCA)를 포함할 수 있고, 레저바 캐패시터 어레이(RCA)를 제어하기 위한 제어 회로들은 제1 주변 회로부에 배치될 수 있다.
상술한 실시예에 따르면 레저바 캐패시터들(RC)을 형성함에 따라 VPP 등의 바이어스를 안정화시킬 수 있다.
또한, 메모리 셀 어레이(MCA)의 셀 캐패시터들(CAP)과 동일한 구조로 메모리 셀 어레이(MCA)로부터 수평하게 3차원 어레이의 레저바 캐패시터 어레이(RCA)를 형성하므로, 레저바 캐패시터들(RC)의 면적을 확보하여 레저바 캐패시터들(RC)의 캐패시턴스를 증가시킬 수 있다.
도 9 내지 도 22는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 9에 도시된 바와 같이, 제1 영역(R1)과 제2 영역(R2)을 포함하는 하부 구조물(11) 상부에 스택 바디(SB)가 형성될 수 있다. 스택 바디(SB)는 복수의 절연층(12), 복수의 희생층(13) 및 복수의 반도체층(14)을 포함할 수 있다. 스택 바디(SB)는 복수의 서브 스택을 반복하여 적층할 수 있다. 예를 들어, 개별 서브 스택은 절연층(12), 희생층(13), 반도체층(14), 희생층(13)의 순서로 적층된 4 층 구조를 포함할 수 있다. 절연층들(12)은 실리콘 산화물일 수 있고, 희생층들(13)은 실리콘 질화물일 수 있다. 반도체층들(14)은 실리콘층, 단결정 실리콘층, 폴리실리콘층 또는 산화물 반도체를 포함할 수 있다. 스택 바디(SB)에서 최상층은 절연층(12)일 수 있다.
다른 실시예에서, 스택 바디(SB)에서 반도체층(14)의 하부에 배치된 희생층(13)은 제1 희생층이라고 지칭할 수 있고, 반도체층(14)의 상부에 배치된 희생층(13)은 제2 희생층이라고 지칭할 수 있다. 제1 희생층의 하부에 배치된 절연층(12)은 제1 절연층이라고 지칭할 수 있고, 제2 희생층의 상부에 배치된 절연층(12)은 제2 절연층이라고 지칭할 수 있다. 따라서, 개별 서브 스택은 제1 절연층, 제1 희생층, 반도체층, 제2 희생층 및 제2 절연층의 순서로 적층될 수 있다. 반도체층(14)이 폴리실리콘이고, 제1 및 제2 절연층이 실리콘 산화물을 포함하고, 제1 및 제2 희생층의 실리콘 질화물을 포함하는 경우, 개별 서브 스택은 ONPNO(Oxide-Nitride-Poly silicon-Nitride-Oxide) 스택을 포함할 수 있다.
하부 구조물(11)은 반도체 기판(11) 또는 주변 회로들을 포함할 수 있다.
도 10에 도시된 바와 같이, 스택 바디(SB)에 복수의 제1 오프닝(15)이 형성될 수 있다. 제1 오프닝들(15)은 홀 형상일 수 있다. 제1 오프닝들(15)을 형성하기 위해, 스택 바디(SB)를 식각할 수 있다. 제1 오프닝들(15)은 제1 영역(R1) 및 제2 영역(R2)에서 동시에 형성될 수 있다. 제1 오프닝들(15)은 동일한 크기이거나 서로 다른 크기일 수 있다. 제1 오프닝들(15)이 형성됨에 따라 제1 영역(R1)에는 셀 스택 바디(CSB)가 형성될 수 있고, 제2 영역(R2)에 레저바 스택 바디(RCB)가 형성될 수 있다. 즉, 스택 바디(SB)가 제1 오프닝들(15)을 포함하는 셀 스택 바디(CSB) 및 레저바 스택 바디(RCB)로 패터닝될 수 있다.
도 11에 도시된 바와 같이, 제1 오프닝들(15)을 채우는 제1 수직 희생층들(16) 및 제2 수직 희생층들(17)이 형성될 수 있다. 제1 및 제2 수직 희생층들(16, 17)은 절연 물질을 포함할 수 있다. 제1 수직 희생층들(16)은 제1 영역(R1)의 제1 오프닝들(15)을 채울 수 있고, 제2 수직 희생층들(17)은 제2 영역(R2)의 제1 오프닝들(15)을 채울 수 있다.
도 12에 도시된 바와 같이, 제1 영역(R1)에 제1 희생 오프닝(16A)이 형성될 수 있고, 제2 영역(R2)에 제2 희생 오프닝(17A)이 형성될 수 있다. 제1 희생 오프닝(16A)을 형성하기 위해 제1 영역(R1)에서 적어도 하나의 제1 수직 희생층(16)이 제거될 수 있다. 제2 희생 오프닝(17A)을 형성하기 위해 제2 영역(R2)에서 적어도 하나의 제2 수직 희생층(17)이 제거될 수 있다.
다음으로, 제1 영역(R1) 및 제2 영역(R2)에서 복수의 수평형 리세스들(13A)을 형성할 수 있다. 수평형 리세스들(13A)은 제1 영역(R1) 및 제2 영역(R2)에 동시에 형성될 수 있다. 수평형 리세스들(13A)을 형성하기 위해, 희생층들(13)을 수평하게 부부적으로 리세스시킬 수 있다. 예를 들어, 희생층들(13)의 부분 식각을 진행할 수 있다.
수평형 리세스들(13A)에 의해 반도체층들(14)의 일부 표면들을 노출시킬 수 있다. 수평형 리세스들(13A)은 절연층들(12)과 반도체층들(14) 사이에 형성될 수 있다. 절연층들(12)과 반도체층들(14) 사이에 희생층들(13)이 잔류할 수 있다. 잔류하는 희생층들(13)과 수평형 리세스들(13A)은 동일 레벨에 배치될 수 있다.
도 13에 도시된 바와 같이, 게이트 절연층들(18) 및 희생 게이트 절연층들(18R)이 형성될 수 있다. 제1 영역(R1)에서 반도체층들(14)의 노출된 표면 상에 게이트 절연층들(18)이 형성될 수 있다. 제2 영역(R2)에서 반도체층들(14)의 노출된 표면 상에 희생 게이트 절연층들(18R)이 형성될 수 있다. 게이트 절연층들(18) 및 희생 게이트 절연층들(18R)은 산화 공정에 의해 형성될 수 있다. 게이트 절연층들(18) 및 희생 게이트 절연층들(18R)은 실리콘 산화물을 포함할 수 있다.
다음으로, 제1 영역(R1)에서 게이트 절연층들(18) 상에 수평형 리세스들(13A)을 채우는 더블 구조의 워드 라인들(19)이 형성될 수 있다. 제2 영역(R2)에서 희생 게이트 절연층들(18R) 상에 수평형 리세스들(13A)을 채우는 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)이 형성될 수 있다. 워드 라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)은 동일 물질일 수 있다. 워드 라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)은 도전 물질을 포함할 수 있다. 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)은 각각 제1 도전성 수평층 및 제2 도전성 수평층이라고 지칭할 수 있다.
워드 라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)은 금속(metal), 금속 화합물(metal alloy), 반도체 물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드 라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B) 각각은 티타늄 질화물, 텅스텐, 몰리브덴, 몰리브덴 질화물, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 워드 라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)은 동일 물질로 형성될 수 있다. 본 실시예에서, 워드 라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)은 티타늄 질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 다른 실시예에서, 워드 라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)은 고일함수 물질, 저일함수 물질 또는 이들의 조합을 포함할 수 있다. 저일함수 물질은 4.5eV 이하의 저일함수(Low workfunction)를 가질 수 있고, 고일함수 물질은 4.5eV 이상의 고일함수(High workfunction)를 가질 수 있다. 예를 들어, 저일함수 물질은 N형 도프드 폴리실리콘을 포함할 수 있고, 고일함수 물질은 텅스텐, 티타늄 질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 워드 라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B) 각각은 저일함수 물질과 고일함수 물질을 결합한 듀얼 일함수 구조일 수 있다.
예를 들어, 워드 라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)을 형성하기 위해, 금속층의 증착 및 식각 공정이 수행될 수 있다. 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)은 전술한 실시예들의 상위 레벨 수평층(CL2) 및 하위 레벨 수평층(CL3)의 한 쌍에 대응할 수 있다.
상술한 도 9 내지 도 13에서 참조한 바와 같이, 제2 영역(R2)에서 스택 바디(SB)의 희생층들(13)의 일부분들은 도전성 수평층들, 즉, 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)으로 치환될 수 있다.
도 14에 도시된 바와 같이, 워드라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)에 의해 노출된 게이트 절연층들(18) 및 희생 게이트 절연층들(18R) 상에 캡핑층들(20)이 형성될 수 있다. 캡핑층들(20)은 절연물질을 포함할 수 있다. 캡핑층들(20)은 워드라인들(19), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)과 동일한 레벨에 배치될 수 있다. 캡핑층들(20)은 비트라인측 캡핑층이라고 지칭할 수 있다.
다음으로, 제1 희생 오프닝(16A) 및 제2 희생 오프닝(17A)을 각각 채우는 수직 절연체(21, 22)를 형성할 수 있다.
도 15에 도시된 바와 같이, 제2 영역(R2)에서 수직 절연체(22) 및 제2 수직 희생층(17)을 선택적으로 제거할 수 있다. 이에 따라, 제2 영역(R2)에 복수의 제2 오프닝들(23)이 형성될 수 있다.
다음으로, 제2 오프닝들(23)을 통해 제2 영역(R2)의 반도체층들(14)을 선택적으로 제거할 수 있다. 반도체층들(14)을 제거함에 따라 상위 레벨 수평층(19A) 과 하위 레벨 수평층(19B) 사이에 브릿지 갭(24)이 형성될 수 있다. 브릿지 갭들(24)은 상위 레벨 수평층(19A)과 하위 레벨 수평층(19B) 사이의 반도체층들(14)이 제거된 공간에 배치될 수 있다. 예를 들어, 하나의 브릿지 갭(24)을 사이에 두고 상위 레벨 수평층(19A)과 하위 레벨 수평층(19B)이 서로 대향할 수 있다.
도 16에 도시된 바와 같이, 브릿지 갭들(24)을 채우는 브릿지 갭필층들(25)이 형성될 수 있다. 브릿지 갭필층들(25)은 도전 물질을 포함할 수 있다. 브릿지 갭필층(25)은 금속(metal), 금속 화합물(metal alloy), 반도체 물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 브릿지 갭필층(25)은 티타늄 질화물, 텅스텐, 몰리브덴, 몰리브덴 질화물, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 브릿지 갭필층(25)은 티타늄 질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다.
브릿지 갭필층들(25)은 금속-베이스 물질을 포함할 수 있다. 브릿지 갭필층들(25)은 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)에 전기적으로 접속될 수 있다.
브릿지 갭필층들(25), 상위 레벨 수평층(19A)과 하위 레벨 수평층(19B)은 동일 물질일 수 있다.
제1 영역(R1)에 반도체층들(14)이 잔류할 수 있다. 반도체층들(14)과 브릿지 갭필층들(25)은 동일 레벨에 위치할 수 있다.
상술한 바와 같은 일련의 공정들에 의해, 제1 영역(R1)에는 반도체층들(14)이 형성될 수 있고, 제2 영역(R2)에는 브릿지 갭필층들(25)이 형성될 수 있다. 반도체층들(14)은 반도체 물질을 포함할 수 있고, 브릿지 갭필층들(25)은 금속-베이스 물질을 포함할 수 있다.
도 17에 도시된 바와 같이, 제2 오프닝들(23)을 채우는 절연체들(26)을 형성할 수 있다.
도 18에 도시된 바와 같이, 제1 영역(R1) 및 제2 영역(R2)에 각각 제1 수직 오프닝들(27)을 형성할 수 있다. 제1 영역(R1)의 제1 수직 오프닝들(27)은 반도체층들(14)의 일측 에지들을 노출시킬 수 있다. 제2 영역(R2)의 제1 수직 오프닝들(27)은 브릿지 갭필층들(25)의 일측 에지들을 노출시킬 수 있다.
도 19에 도시된 바와 같이, 제1 영역(R1)에 비트 라인(28)을 형성할 수 있고, 제2 영역(R2)에 수직 도전 라인(29)을 형성할 수 있다. 비트 라인(28)은 제1 영역(R1)의 제1 수직 오프닝(27)을 채울 수 있고, 수직 도전 라인(29)은 제2 영역(R2)의 제2 수직 오프닝(27)을 채울 수 있다. 비트 라인(28) 및 수직 도전 라인(29)은 하부 구조물(11)의 표면에 수직하는 방향을 따라 배향될 수 있다. 비트 라인(28)은 반도체층들(14)의 일측 에지들에 공통으로 접속될 수 있고, 수직 도전 라인(29)은 브릿지 갭필층들(25)의 일측 에지들에 공통으로 접속될 수 있다.
비트 라인(28) 및 수직 도전 라인(29)은 동일 물질 또는 서로 다른 물질을 포함할 수 있다. 비트 라인(28) 및 수직 도전 라인(29)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(28) 및 수직 도전 라인(29)은 실리콘, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(28) 및 수직 도전 라인(29)은 폴리실리콘, 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(28) 및 수직 도전 라인(29)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄 질화물(TiN)을 포함할 수 있다. 비트 라인(28) 및 수직 도전 라인(29)은 티타늄 질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
도 20에 도시된 바와 같이, 제1 영역(R1) 및 제2 영역(R2)에 각각 제2 수직 오프닝들(30) 및 캐패시터 오프닝들(31)을 형성할 수 있다. 먼저 절연체들(16, 26)을 제거하여 제2 수직 오프닝들(30)을 형성하고, 제2 수직 오프닝들(30)로부터 희생층들(13), 반도체층들(14) 및 브릿지 갭필층들(25)을 수평하게 리세스시켜 캐패시터 오프닝들(31)을 형성할 수 있다. 제1 영역(R1)에는 반도체층들(14)의 리세스에 의해 셀 수평층들(14S)이 형성될 수 있고, 제2 영역(R2)에는 브릿지 갭필층들(25)의 리세스에 의해 브릿지 수평층들(25S)이 형성될 수 있다. 제1 영역(R1)의 캐패시터 오프닝들(31)은 셀 수평층들(14S)의 타측 에지들을 노출시킬 수 있다. 제2 영역(R2)의 캐패시터 오프닝들(31)은 브릿지 수평층들(25S)의 타측 에지들을 노출시킬 수 있다. 셀 수평층들(14S)의 일측 에지들은 비트라인(28)에 접속될 수 있고, 브릿지 수평층들(25S)의 일측 에지들은 수직 도전 라인(29)에 접속될 수 있다. 셀 수평층들(14S)의 타측 에지들 상에 희생층들(13)이 일부 잔류할 수 있고, 브릿지 수평층들(25S)의 타측 에지들 상에 희생층들(13)이 일부 잔류할 수 있다. 잔류하는 희생층들(13)은 캐패시터측 캡핑층이라고 지칭할 수 있다.
상술한 도 15 내지 도 20에서 참조한 바와 같이, 제2 영역(R2)의 반도체층들(14)은 브릿지 수평층들(25S)로 치환될 수 있다.
도 21에 도시된 바와 같이, 제1 영역(R1)의 캐패시터 오프닝들(31) 내에 셀 캐패시터들의 제1 전극들(32)이 형성될 수 있다. 제2 영역(R2)의 캐패시터 오프닝들(31) 내에 레저바 캐패시터의 제1 전극들(32)이 형성될 수 있다.
도 22에 도시된 바와 같이, 제1 영역(R1)의 제1 전극들(32) 상에 유전층(33) 및 제2 전극(34)이 형성될 수 있다. 제2 영역(R2)의 제1 전극들(32) 상에 유전층(33) 및 제2 전극(34)이 형성될 수 있다.
셀 캐패시터들(CAP)의 제1 전극들(32)과 레저바 캐패시터들(RC)의 제1 전극들(32)은 동일 물질 및 동일 형상일 수 있다. 셀 캐패시터들(CAP)의 제2 전극들(34)과 레저바 캐패시터들(RC)의 제2 전극들(34)은 동일 물질 및 동일 형상일 수 있다. 셀 캐패시터들(CAP)의 유전층들(33)과 레저바 캐패시터들(RC)의 유전층들(33)은 동일 물질 및 동일 형상일 수 있다. 셀 캐패시터들(CAP)의 제1 전극들(32) 및 레저바 캐패시터들(RC)의 제1 전극들(32)은 실린더 형상일 수 있다.
제1 전극들(32)과 제2 전극들(34)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택 또는 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다.
유전층들(33)은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 유전층들(32)은 ZA(ZrO2/Al2O3) 스택, ZAZ(ZrO2/Al2O3/ZrO2) 스택, HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 유전층들(33)은 ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 유전층들(33)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다. 강유전체 물질은 HfZrO, HfSiO 또는 이들의 조합을 포함할 수 있다.
상술한 일련의 공정들에 의해 제1 영역(R1)에 셀 캐패시터들(CAP)이 형성될 수 있고, 제2 영역(R2)에 레저바 캐패시터들(RC)이 형성될 수 있다. 레저바 캐패시터들(RC)은 브릿지 수평층들(25S) 및 수직 도전 라인(29)에 접속될 수 있다. 브릿지 수평층(25S), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)은 전기적으로 접속될 수 있다. 셀 캐패시터들(CAP)의 제2 전극들(34)은 상호 머지되어 셀 커먼 플레이트(35A)를 형성할 수 있다. 레저바 캐패시터들(RC)의 제2 전극들(34)은 상호 머지되어 커먼 플레이트(35B)를 형성할 수 있다.
도 23 내지 도 27은 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 23에 도시된 바와 같이, 도 17에 이어서, 제1 영역(R1)에 제1 수직 오프닝(27)을 형성할 수 있다. 제1 영역(R1)의 제1 수직 오프닝(27)은 반도체층들(14)의 일측 에지들을 노출시킬 수 있다.
도 24에 도시된 바와 같이, 제1 영역(R1)에 비트 라인(28)을 형성할 수 있다.
도 25에 도시된 바와 같이, 제1 영역(R1) 및 제2 영역(R2)에 각각 제2 수직 오프닝들(30) 및 캐패시터 오프닝들(31)을 형성할 수 있다. 먼저 절연체들(16, 26)을 제거하여 제2 수직 오프닝들(30)을 형성하고, 제2 수직 오프닝들(30)로부터 희생층들(13), 반도체층들(14) 및 브릿지 갭필층들(25)을 수평하게 리세스시켜 캐패시터 오프닝들(31)을 형성할 수 있다. 제1 영역(R1)에는 반도체층들(14)의 리세스에 의해 셀 수평층들(14S)이 형성될 수 있고, 제2 영역(R2)에는 브릿지 갭필층들(25)의 리세스에 의해 브릿지 수평층들(25S)이 형성될 수 있다. 제1 영역(R1)의 캐패시터 오프닝들(31)은 셀 수평층들(14S)의 타측 에지들을 노출시킬 수 있다. 제2 영역(R2)의 캐패시터 오프닝들(31)은 브릿지 수평층들(25S)의 양측 에지들을 노출시킬 수 있다. 셀 수평층들(14S)의 일측 에지들은 비트라인(28)에 접속될 수 있고, 브릿지 수평층들(25S)의 양측 에지들은 캐패시터 오프닝들(31)에 의해 노출될 수 있다.
도 26에 도시된 바와 같이, 제1 영역(R1)의 캐패시터 오프닝들(31) 내에 셀 캐패시터들의 제1 전극들(32)이 형성될 수 있다. 제2 영역(R2)의 캐패시터 오프닝들(31) 내에 레저바 캐패시터의 제1 전극들(32)이 형성될 수 있다.
레저바 캐패시터의 제1 전극들(32)은 브릿지 수평층들(25S)의 양측 에지에 각각 접속될 수 있다. 캐패시터들의 제1 전극들(32)은 셀 수평층들(14S)의 타측 에지에 접속될 수 있다.
도 27에 도시된 바와 같이, 제1 영역(R1)의 제1 전극들(32) 상에 유전층(33) 및 제2 전극(34)이 형성될 수 있다. 제2 영역(R2)의 제1 전극들(32) 상에 유전층(33) 및 제2 전극(34)이 형성될 수 있다.
제1 영역(R1)에는 싱글 셀 캐패시터들(CAP)의 어레이가 형성될 수 있고, 제2 영역(R2)에는 더블 레저바 캐패시터들(RC)의 어레이가 형성될 수 있다. 제2 영역(R2)에는 수직 도전 라인이 생략될 수 있고, 2개의 레저바 캐패시터들(RC)이 하나의 브릿지 수평층(25S)에 접속될 수 있다.
상술한 일련의 공정들에 의해 제1 영역(R1)에 셀 캐패시터들(CAP)이 형성될 수 있고, 제2 영역(R2)에 레저바 캐패시터들(RC)이 형성될 수 있다. 2개의 레저바 캐패시터들(RC)은 하나의 브릿지 수평층(25S)에 접속될 수 있다. 브릿지 수평층들(25S), 상위 레벨 수평층(19A) 및 하위 레벨 수평층(19B)은 전기적으로 접속될 수 있다. 셀 캐패시터들(CAP)의 제2 전극들(34)은 상호 머지되어 셀 커먼 플레이트(35A)를 형성할 수 있다. 레저바 캐패시터들(RC)의 제2 전극들(34)은 상호 머지되어 커먼 플레이트(35B)를 형성할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
WL : 워드 라인 HL : 셀 수평층
GD : 게이트 절연층 BL : 비트 라인
TR : 트랜지스터 CAP : 셀 캐패시터
RC : 레저바 캐패시터 HCL : 수평층
VCL : 수직 도전 라인 LS : 하부 구조물
SN : 제1 전극 DE : 유전층
PN : 제2 전극 RCP : 레저바 캐패시터 구조물
G1 : 제1 워드 라인 G2 : 제2 워드 라인
MCA : 메모리 셀 어레이 MC : 메모리 셀
CL1 : 브릿지 수평층 CL2 : 상위 레벨 수평층
CL3 : 하위 레벨 수평층 LML : 제1 노드
LCT : 제1 콘택 노드 HCT : 제2 콘택 노드
CPL : 셀 커먼 플레이트 RPL : 커먼 플레이트

Claims (20)

  1. 하부 구조물;
    상기 하부 구조물의 표면에 수직하는 제1 방향을 따라 연장된 수직 도전 라인;
    상기 수직 도전 라인으로부터 이격되어 상기 하부 구조물 상부에 배치된 레저바 캐패시터;
    상기 수직 도전 라인과 레저바 캐패시터 사이에 위치하되, 상기 하부 구조물의 표면에 평행하는 제2 방향을 따라 수평하게 연장된 브릿지 수평층; 및
    상기 브릿지 수평층을 사이에 두고 상기 브릿지 수평층에 교차하는 제3 방향을 따라 연장된 한 쌍의 수평층
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 브릿지 수평층은 상기 수직 도전 라인에 접촉하는 제1 에지 및 상기 레저바 캐패시터에 접하는 제2 에지를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 레저바 캐패시터는,
    상기 브릿지 수평층에 접속된 실린더형 제1 전극;
    상기 실린더형 제1 전극 상의 유전층; 및
    상기 유전층 상의 제2 전극을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 브릿지 수평층 및 수평층들은 금속-베이스 물질을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 수직 도전 라인은 실리콘-베이스 물질, 금속-베이스 물질 또는 이들의 조합을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 수직 도전 라인에 접속되는 저전압 노드; 및
    상기 레저바 캐패시터에 접속된 고전압 노드를 더 포함하는 반도체 장치.
  7. 셀 캐패시터들의 3차원 어레이를 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로부터 수평하게 이격되고, 레저바 캐패시터 구조물들의 3차원 어레이를 포함하는 레저바 캐패시터 어레이를 포함하되,
    상기 레저바 캐패시터 구조물들 각각은,
    수직 도전 라인;
    상기 수직 도전 라인으로부터 이격되고, 상기 셀 캐패시터들과 동일한 구조를 갖는 레저바 캐패시터;
    상기 수직 도전 라인과 레저바 캐패시터 사이에서 수평하게 배향된 브릿지 수평층; 및
    상기 브릿지 수평층을 사이에 두고 상기 브릿지 수평층에 교차하는 방향을 따라 연장된 한 쌍의 수평층
    을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 브릿지 수평층은 상기 수직 도전 라인에 접촉하는 제1 에지 및 상기 레저바 캐패시터에 접하는 제2 에지를 포함하는 반도체 장치.
  9. 제7항에 있어서,
    상기 셀 캐패시터들 및 상기 레저바 캐패시터들은 각각,
    실린더형 제1 전극;
    상기 실린더형 제1 전극 상의 유전층; 및
    상기 유전층 상의 제2 전극
    을 포함하는 반도체 장치.
  10. 제7항에 있어서,
    상기 브릿지 수평층 및 수평층들은 금속-베이스 물질을 포함하는 반도체 장치.
  11. 제7항에 있어서,
    상기 수직 도전 라인은 실리콘-베이스 물질, 금속-베이스 물질 또는 이들의 조합을 포함하는 반도체 장치.
  12. 제7항에 있어서,
    상기 수직 도전 라인에 접속되는 저전압 노드; 및
    상기 레저바 캐패시터에 접속된 고전압 노드를 더 포함하는 반도체 장치.
  13. 제7항에 있어서,
    상기 메모리 셀 어레이는,
    수직 비트라인;
    상기 비트 라인과 셀 캐패시터 사이에서 수평하게 배향된 셀 수평층;
    상기 셀 수평층을 사이에 두고 상기 셀 수평층에 교차하는 방향을 따라 연장된 한 쌍의 워드 라인; 및
    상기 워드라인들과 셀 수평층 사이의 게이트 절연층
    을 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 셀 수평층은 단결정 실리콘, 폴리 실리콘 또는 산화물 반도체를 포함하는 반도체 장치.
  15. 제7항에 있어서,
    상기 메모리 셀 어레이 및 레저바 캐패시터 어레이보다 낮은 레벨에 위치하는 주변 회로부를 더 포함하는 반도체 장치.
  16. 제7항에 있어서,
    상기 셀 캐패시터들과 상기 레저바 캐패시터들은 동일한 수평 레벨에 위치하는 반도체 장치.
  17. 하부 구조물 상부에 제1 희생층, 제2 희생층 및 상기 제1 희생층과 제2 희생층 사이의 반도체층을 포함하는 서브 스택을 형성하는 단계;
    상기 제1 희생층과 제2 희생층을 제1 및 제2 도전성 수평층들로 치환하는 단계;
    상기 반도체층을 도전성 브릿지 수평층으로 치환하는 단계;
    상기 도전성 브릿지 수평층의 일측에 접속하되, 수직하게 배향하는 수직 도전 라인을 형성하는 단계; 및
    상기 도전성 브릿지 수평층의 타측에 접속하는 레저바 캐패시터를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 제1 희생층과 제2 희생층을 제1 및 제2 도전성 수평층들로 치환하는 단계는,
    상기 반도체층의 일부 표면들을 노출시키는 수평형 리세스들을 형성하기 위해, 상기 제1 희생층 및 제2 희생층의 일부분들을 수평하게 리세시키는 단계;
    상기 반도체층의 노출된 표면 상에 절연층을 형성하는 단계; 및
    상기 제1 및 제2 도전성 수평층들을 형성하기 위해, 상기 수평형 리세스들을 도전 물질들로 채우는 단계
    를 포함하는 반도체 장치 제조 방법.
  19. 제17항에 있어서,
    상기 반도체층을 도전성 브릿지 수평층으로 치환하는 단계는,
    상기 제1 도전성 수평층과 제2 도전성 수평층 사이에 브릿지 갭을 형성하기 위해 상기 반도체층을 제거하는 단계; 및
    상기 도전성 브릿지 수평층을 형성하기 위해, 상기 브릿지 갭을 금속-베이스 물질로 채우는 단계
    를 포함하는 반도체 장치 제조 방법.
  20. 제17항에 있어서,
    상기 제1 희생층 및 제2 희생층은 실리콘 질화물로 형성하고, 상기 반도체층은 실리콘층으로 형성하는 반도체 장치 제조 방법.
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