CN112713153A - 集成组合件 - Google Patents

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徐丽芳
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Abstract

一些实施例包含一种集成组合件，其具有带有存储器阵列区及在所述存储器阵列区外围的一或多个区的半导体裸片。交替的绝缘层级及导电层级的堆叠跨所述存储器阵列区延伸且进入所述外围区中的至少一者。所述堆叠在所述裸片上产生弯曲应力。至少一个应力缓解区延伸穿过所述堆叠且经配置以减轻所述弯曲应力。

Description

集成组合件
技术领域
集成组合件、集成存储器、集成裸片配置。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储在快闪存储器芯片上的BIOS。作为另一实例，对于计算机及其它装置来说，在固态驱动器中利用快闪存储器来取代常规硬盘驱动器变得越来越普遍。作为又一实例，快闪存储器在无线电子装置中很受欢迎，因为其使制造商能够在新通信协议被标准化时支持新通信协议，且提供远程升级所述装置以增强特征的能力。
NAND可为快闪存储器的基本架构，且可经配置为包括垂直堆叠的存储器单元(存储器结构)。
在具体地描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可能是有帮助的。图1展示现有技术装置1000的框图，其包含存储器阵列1002，所述存储器阵列1002具有布置成行及列的多个存储器单元1003连同存取线1004(例如，用于传导信号WL0到WLm的字线)及第一数据线1006(例如，用于传导信号BL0到BLn的位线)。存取线1004及第一数据线1006可用于将信息传送到存储器单元1003及从存储器单元1003传送信息。行解码器1007及列解码器1008对地址线1009上的地址信号A0到AX进行解码以确定将存取哪些存储器单元1003。感测放大器电路1015进行操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000进行通信。存储器控制单元1018用于控制待对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别接收第一电源线1030及第二电源线1032上的电源电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017响应于信号CSEL1到CSELn以选择第一数据线1006及第二数据线1013上可表示待从存储器单元1003读取或待编程到存储器单元1003中的信息的值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号来选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006及第二数据线1013上的信号以在读取及编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z’)上，每一电荷存储装置串可包括例如彼此堆叠的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十个层面(例如，层面0到层面31)中的一者。相应串的电荷存储装置可共享共同通道区，例如形成在半导体材料(例如，多晶硅)的相应柱中的通道区，电荷存储装置串围绕所述柱而形成。在第二方向(X-X’)上，例如多个串的十六个第一群组中的每一第一群组可包括例如共享多个(例如，三十二个)存取线(即“全局控制栅极(CG)线”，也被称为字线WL)的八个串。所述存取线中的每一者可耦合层面内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由同一存取线耦合(且因此对应于同一层面)的电荷存储装置可在逻辑上被分组成例如两个页面，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y’)上，例如多个串的八个第二群组中的每一第二群组可包括由八个数据线中的对应者耦合的十六个串。存储器块的大小可包括1,024个页面及总共约16MB(例如，16个WL x 32个层面x 2个位＝1,024个页面/块，块大小＝1,024个页面x 16KB/页面＝16MB)。串、层面、存取线、数据线、第一群组、第二群组及/或页面的数目可大于或小于图2中所展示的数目。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X’方向上的横截面视图，包含在相对于图2所描述的串的十六个第一群组中的一者中的十五个电荷存储装置串。存储器块300的多个串可被分组成多个子集310、320、330(例如，图块列)，例如图块列I、图块列J及图块列K，其中每一子集(例如，图块列)包括存储器块300的“部分块”(子块)。全局漏极侧选择栅极(SGD)线340可经耦合到多个串的SGD。例如，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应者耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，图块列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串的SGD同时耦合或切断对应部分块(例如，图块列)的串的SGD。全局源极侧选择栅极(SGS)线360可经耦合到多个串的SGS。例如，全局SGS线360可经由多个子SGD驱动器332、334、336中的对应者耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，图块列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS同时耦合或切断对应部分块(例如，图块列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多个串中的每一者的相应层面的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314及316中的对应者耦合到多个子存取线(例如，子CG线)352、354、356。所述子串驱动器中的每一者可独立于其它部分块及/或其它层面的电荷存储装置同时耦合或切断对应于相应部分块及/或层面的电荷存储装置。对应于相应子集(例如，部分块)及相应层面的电荷存储装置可包括电荷存储装置的“部分层面”(例如，单个“图块”)。对应于相应子集(例如，部分块)的串可经耦合到子源372、374及376(例如，“图块源”)中的对应者，其中每一子源经耦合到相应电源。
替代地，参考图4的示意说明来描述NAND存储器装置200。
存储器阵列200包含字线2021到202N及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。所述电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷俘获材料(例如举例来说，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202及串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208源极到漏极串联地连接在源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极，SGD)212之间。每一源极选择装置210位于串206及源极选择线214的交叉点处，而每一漏极选择装置212位于串206及漏极选择线215的交叉点处。选择装置210及212可为任何合适存取装置，且在图4中用框概括地说明。
每一源极选择装置210的源极经连接到共同源极线216。每一源极选择装置210的漏极经连接到对应NAND串206的第一电荷存储晶体管208的源极。例如，源极选择装置2101的漏极经连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210经连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。例如，漏极选择装置2121的漏极经连接到位线2281。每一漏极选择装置212的源极经连接到对应NAND串206的最后一个电荷存储晶体管208的漏极。例如，漏极选择装置2121的源极经连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的列是NAND串206内耦合到给定位线228的那些晶体管。电荷存储晶体管208的行是共同耦合到给定字线202的那些晶体管。
存储器阵列(存储器装置)可经制造在半导体裸片上。图5-10说明与包括常规存储器装置的常规裸片相关联的实例集成组合件10的区。图5的俯视图展示集成组合件10包含一对存储器装置图块(或图块区)12及14，其中所述图块通过图块间区16而彼此隔开。
图块12包括第一存储器装置子块(或块区)18及第二存储器装置子块(或块区)20；其中子块18及20通过中介块间区22而彼此隔开。
图块12还包含用于建立与字线堆叠(下文所论述)的个别导电层级的连接的互连区(例如，阶梯区)24。所说明的互连区24包含用于建立与不同组的导电层级的连接的一对隔开沟槽26及28，且包含在所述隔开沟槽之间的区30。
另外，图块12包含分别在子块18及20内的存储器阵列区32及34；且包含在互连区24与存储器阵列区32及34之间的中介区36。通道材料柱38在存储器阵列区32及34内，并穿过导电层级堆叠(下文所论述)；且支撑结构40在中介区36内，并也穿过导电层级堆叠。应注意，通道材料柱38经形成为比支撑结构40密度更高。具体来说，每单位面积存在的通道材料柱38比每单位面积存在的支撑结构40多。通道材料柱38被展示为圆形，而支撑结构40被展示为正方形。通道材料柱相对于支撑结构的此形状差异用于强调支撑结构包括与通道材料柱不同的配置。应理解，通道材料柱及支撑结构可包括任何合适形状，且可或可不相对于彼此为不同的形状。
间隙经设置在中介区36与存储器阵列区32及34之间以指示在所述存储器阵列区与中介区36之间可能存在距离，且还指示在所述存储器阵列区与中介区36之间可能存在额外组件。
布线区42延伸穿过存储器阵列区32及34。所述布线区可提供对位线及/或其它组件的接近。
图块14包括与上文参考图块12所描述的特征类似的特征。具体地说，图块14包括第一存储器装置子块(或块区)48及第二存储器装置子块(或块区)50；其中子块48及50通过中介块间区52而彼此隔开。图块14包含具有一对隔开沟槽56及58的互连区(例如，阶梯区)54，且包含在所述隔开沟槽之间的区60。图块14还包含分别在子块48及50内的存储器阵列区62及64；且包含在互连区54与存储器阵列区62及64之间的中介区66。通道材料柱38在存储器阵列区62及64内，且支撑结构40在中介区66内。布线区68延伸穿过存储器阵列区62及64，其中此类布线区与上文所论述的布线区42类似。
外围(外围区)70沿着图块12及14的侧。所述外围区未被展示为沿着中介区36及66或沿着互连区24及54，但在一些应用中可沿着此类区中的一或多者延伸。
图块间区16以及块间区22及52可被视为包括填充有绝缘材料72的狭缝。此类狭缝可沿着图块12及14的侧延伸，如所展示；使得外围区70通过填充有绝缘材料72的狭缝而从所述图块的侧偏移。
存储器阵列区32及34可被视为具有与中介区36邻近的第一侧35，且具有与外围区70邻近的额外侧37及39。类似地，存储器阵列区62及64可被视为包括与中介区66邻近的第一侧65，且包括与外围区70邻近的第二侧67及69。
图6-10展示分别沿着图5的线A-A、B-B、C-C、D-D及E-E的横截面视图。
参考图6，横截面视图A-A跨块间区22且跨存储器块18及20的部分延伸。所说明区包含交替的导电层级76及绝缘层级78的堆叠74。
导电层级76包括导电材料80，且绝缘层级78包括绝缘材料82。
导电材料80可包括(若干)任何合适组合物；且在一些实施例中可包括含金属材料(例如钨)。在一些应用中，导电材料80可包括至少部分地被包括金属氮化物(例如，氮化钛)的衬里包围的钨芯。
绝缘材料82可包括(若干)任何合适组合物；且在一些应用中可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。
通道材料柱38延伸穿过堆叠74，且包括通道材料84。通道材料84可例如包括适当掺杂硅，基本上由适当掺杂硅组成或由适当掺杂硅组成。通道材料柱38被展示为包围绝缘材料86的圆环。通道材料柱的此配置可被视为对应于“空心”通道配置，其中电介质材料86经设置在通道材料柱的空心内。在其它应用中，通道材料可经配置为实心柱，而非经配置为所说明的空心柱。
通道材料柱38通过中介区88而与堆叠74的导电层级76隔开。区88可包括隧穿材料、电荷存储材料、电荷阻挡材料及电介质势垒材料。隧穿材料(也被称为栅极电介质材料)可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。电荷存储材料可包括电荷俘获材料(例如，氮化硅、氧氮化硅、导电纳米点等中的一或多者)。电荷阻挡材料可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。电介质势垒材料可包括氧化铝、氧化铪、氧化锆等中的一或多者。
存储器单元(例如，NAND存储器单元)90(其中仅一些被标记)沿着通道材料柱38。存储器单元90包含导电层级76的区(具体来说，控制栅极区)，通道材料84的部分，及中介区88内的隧穿材料、电荷存储材料、电荷阻挡材料及电介质势垒材料的部分。存储器单元90彼此上下垂直堆叠。在一些实施例中，组合件10可被视为包括与上文参考图2所描述的配置类似的三维NAND配置(三维存储器装置)。
导电层级76可被称为字线/控制栅极层级，因为其包含与NAND串的垂直堆叠的存储器单元90相关联的字线及控制栅极。个别串中的存储器单元层级的数目可由导电层级76的数目来确定。NAND串可包括任何合适数目个存储器单元层级。例如，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。
下部导电层级76中的一或多者可经并入到源极侧选择栅极(SGS)中。
堆叠74被展示为支撑在源极结构92上方。此源极结构可与上文所论述的源极结构216类似。
源极结构92是由半导体基底15支撑。基底15可包括半导体材料；且可例如包括单晶硅，基本上由单晶硅组成或由单晶硅组成。基底15可被称为半导体衬底。术语“半导体衬底”表示包括半导电材料的任何构造，包含但不限于块状半导电材料，例如半导电晶片(单独或在包括其它材料的组合件中)，及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底15可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。
间隙经设置在基底15与源极结构92之间以指示可能存在设置在基底15与结构92之间的其它组件、材料等。
基底15可被视为表示半导体裸片的一部分；且集成电路裸片可被视为包括堆叠74连同基底15。
参考图7，横截面视图B-B跨中介区66且跨一对支撑结构40延伸。支撑结构40穿过交替层级76及78的堆叠74。导电结构92在图7中未展示，但应理解，支撑结构40可穿过堆叠74到此导电结构的上表面。
支撑结构40包括导电材料94。
绝缘材料96将导电材料94与堆叠74的层级76及78隔开。
导电材料94可包括(若干)任何合适组合物；例如举例来说，钨、氮化钛、氮化钽等中的一或多者。
绝缘材料96可包括(若干)任何合适组合物；例如举例来说，二氧化硅。
支撑结构可为“真实的(live)”，意味着其与有源电路电耦合，或可为“虚设的”，意味着其不与有源电路电耦合。在一些应用中，一些支撑结构是真实的，而其它支撑结构是虚设的。
参考图8，横截面视图C-C跨互连区(阶梯区)24延伸。第一沟槽26使得能够进行从第一系列的导电层级76到电路98的连接97，且第二沟槽28使得能够进行从第二系列的导电层级76到电路98的连接100。在一些实施例中，电路98可为驱动器电路(例如，字线驱动器电路)。连接100可延伸到与连接97相同的驱动器电路98(如所展示)，或可延伸到与连接97不同的驱动器电路。
绝缘材料77在互连区24上方，且沟槽26及28延伸到此绝缘材料中。绝缘材料77可包括(若干)任何合适组合物；且在一些实施例中可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。
参考图9，横截面视图D-D跨外围区70延伸。堆叠74进入外围区70。在图9中未展示导电结构92。导电结构92可存在或可不存在于外围区70的所说明部分内。
参考图10，横截面视图D-D跨布线区42中的一者延伸。堆叠74与布线区42邻近。导电结构92在图10中未展示，但通常将沿着图10的横截面存在。布线段102在图10中图解地说明，且穿过绝缘材料104。布线段102可用于耦合到与图5的存储器阵列(例如，存储器阵列34)相关联的位线及/或其它特征。布线段包括导电材料106。此导电材料可包括(若干)任何合适导电组合物；包含例如含金属材料(例如，钨、氮化钛、氮化钽、铜、铝等)。
绝缘材料104可包括(若干)任何合适组合物；例如举例来说，二氧化硅。
图11及12展示与图5的组合件10类似但具有在图块间区16内的堆叠74的块108的现有技术组合件10a的部分。导电结构92在图12中未展示，但应理解，此导电结构可在堆叠74的所说明区下方。
常规组合件(例如，图5-12的组合件10及10a)的半导体裸片遇到的问题是此类裸片可能弯曲，从而导致与所述裸片相关联的组件的断裂。将期望开发出避免此成问题的弯曲的配置。
发明内容
本申请案的一个实施例提供一种集成组合件，其包括：半导体裸片，其具有一或多个存储器阵列区及在所述一或多个存储器阵列区外围的一或多个区；所述一或多个存储器阵列区具有总面积；交替的绝缘层级及导电层级的堆叠，其跨所述一或多个存储器阵列区延伸且进入在所述一或多个存储器阵列区外围的所述区中的至少一者；所述堆叠在所述裸片上产生弯曲应力；及一或多个应力缓解区，其延伸穿过所述堆叠且经配置以减轻所述弯曲应力；所述一或多个应力缓解区总共具有是所述一或多个存储器阵列区的所述总面积的至少约5％的面积。
本申请案的另一实施例提供一种集成组合件，其包括：半导体裸片，其具有与第二存储器装置图块邻近的第一存储器装置图块；所述第一存储器装置图块及所述第二存储器装置图块通过图块间区而彼此隔开；所述第一存储器装置图块具有第一存储器阵列区，且所述第二存储器装置图块具有第二存储器阵列区；交替的绝缘层级及导电层级的堆叠，其跨所述第一存储器阵列区及所述第二存储器阵列区延伸；所述堆叠的段在所述图块间区内；所述堆叠在所述裸片上产生弯曲应力；及应力缓解区，其延伸穿过所述堆叠的所述段且填充有应力缓解材料。
本申请案的又一实施例提供一种集成组合件，其包括：半导体裸片，其具有存储器阵列区；交替的绝缘层级及导电层级的堆叠，其跨所述存储器阵列区延伸；互连区，其与所述存储器阵列区邻近且经配置以建立与所述堆叠的所述个别导电层级的连接；中介区，其在所述互连区与所述存储器阵列区之间；第一应力缓解区，其在所述中介区内；第二应力缓解区，其在所述互连区内；且所述第一应力缓解区及所述第二应力缓解区延伸穿过所述堆叠且填充有应力缓解材料；所述应力缓解材料包括硅以及氮、碳及氧中的一或多者。
附图说明
图1展示具有带有存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置形式的图1的现有技术存储器装置的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X’方向上的横截面视图。
图4是现有技术NAND存储器阵列的示意图。
图5是现有技术集成组合件的图解俯视图，其展示与半导体裸片相关联的一对图块。
图6-10是图5的现有技术集成组合件的区分别沿着图5的线A-A、B-B、C-C、D-D及E-E的图解横截面侧视图。
图11是现有技术集成组合件的图解俯视图，其展示与半导体裸片相关联的一对图块。
图12是图11的现有技术集成组合件的区沿着图11的线F-F的图解横截面侧视图。
图13是实例集成组合件的图解俯视图，其展示与半导体裸片相关联的一对图块。
图14-18是图13的实例集成组合件的区分别沿着图13的线A-A、B-B、C-C、D-D及E-E的图解横截面侧视图。
图19是实例集成组合件的图解俯视图，其展示与半导体裸片相关联的一对图块。
图20是图19的实例集成组合件的区沿着图19的线F-F的图解横截面侧视图。
具体实施方式
一些实施例包含以下认识：上文在背景技术部分中所描述的裸片弯曲问题可至少部分地由交替的导电层级及绝缘层级的上述堆叠74内的导电材料施加的应力引起。具体来说，上文在背景技术部分中所描述的常规裸片配置在存储器阵列的存储器结构远端(远离所述存储器结构)的区内的每单位面积的导电材料量大于沿着存储器阵列的紧密堆积的存储器的每单位面积的导电材料量(具有更大导电材料密度)，这是因为紧密堆积的通道材料柱沿着紧密堆积的存储器分开导电材料。一些实施例利用应力缓解区来分开紧密堆积的存储器远端的区内的导电材料，由此平衡跨半导体裸片的应力且减轻或甚至防止成问题的裸片弯曲问题。参考图13-20来描述实例实施例。
参考图13-18，集成组合件10b被展示为呈与上文参考图5所描述的配置类似的配置。组合件10b与图5的组合件10类似，但包含一或多个应力缓解区。在图13的俯视图中用虚线方框指示应力缓解区的潜在位置。应力缓解区延伸穿过堆叠74(或至少部分地穿过堆叠74)以减轻(且在某些应用中，甚至完全避免)上文在背景技术部分中所描述的成问题的裸片弯曲。应力缓解区可替代地被称为应力设计区，且可经形成在被设计成减轻跨集成电路裸片的非所要应力的位置中。应力设计区可经形成为合适大小及形状以减轻跨集成电路裸片的非所要应力，且可填充(或至少部分地填充)有适于减轻跨集成电路裸片的非所要应力的材料。
在一些实施例中，集成组合件10b可被视为包括存储器阵列区(例如，区32)，且包括在此存储器阵列区外围的一或多个区(例如，区24、36及70)。交替的导电层级76及绝缘层级78的堆叠74(例如，在图14中所展示)跨存储器阵列区延伸，且进入在存储器阵列区外围的区中的至少一者。所述堆叠可在裸片上产生弯曲应力，其中“裸片”应被理解为包括堆叠74及在此堆叠下方且与集成电路组合件相关联的任何支撑材料。
图14沿着图13的横截面A-A，且与图6的配置相同。具体来说，在所展示实施例中，不存在设置在块间区22及52内的应力缓解区。在其它实施例(未展示)中，可能存在设置在块间块22及52内中的一或两者内的应力缓解区。
图15是沿着图13的横截面B-B的视图，且展示在中介区66内的实例应力缓解区120。所述应力缓解区完全延伸穿过堆叠74(其中堆叠74的导电层级76及绝缘层级78在图15的视图中不可见，因为此类绝缘层级已经移除以形成应力缓解区120)。应力缓解区120可被视为包括形成为完全穿过堆叠74(或至少穿过堆叠74的所有导电层级)的沟槽，随后用应力缓解材料122填充此沟槽。
材料122可包括(若干)任何合适组合物。在一些实施例中，材料122可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。在一些实施例中，材料122可包括硅与氮、氧及碳中的一或多者的组合。例如，材料122可包含包括硅及氧的组合，包括硅及碳的组合，包括硅及氮的组合，包括硅、氮及碳的组合等，基本上由其组成或由其组成。在一些实施例中，包括硅与氮、氧及碳中的一或多者的组合的材料可被视为可用于应力缓解区120中的陶瓷组合物的实例。
在图13及15的所说明实施例中，支撑结构40延伸穿过应力缓解区120的应力缓解材料122。在一些实施例中，支撑结构40可被视为延伸穿过堆叠74的全垂直尺寸(其中堆叠74的导电层级76及绝缘层级78在图15的视图中不可见，但在图7中可见)，且应力缓解区120也可被视为延伸穿过堆叠74的全垂直尺寸。应力缓解材料122可完全填充区120(如所展示)，或可仅部分地填充区120。
应力缓解区120可被设计成实现跨集成组合件10b的裸片的总弯曲应力的所要减小。在一些实施例中，导电层级76的大量含金属材料80(图7)的移除可大幅度减小跨所述裸片的应力。由含金属材料80产生的应力可由导电材料的热诱导膨胀/收缩及/或由任何其它机制引起。无论如何，与图5-10的常规裸片10相比，从存储器阵列区外部的区(例如，图13的区32、34、62及64)移除含金属材料的大部分可减小与半导体裸片10b相关联的总体成问题的弯曲应力。
图13的实施例展示在中介区36及66内的多个应力缓解区120的位置。应注意，应力缓解区120在中介区36及66内通过桥接区124而彼此隔开。所述桥接区使导电层级76的段能够穿过所述中介区到互连(阶梯)区24及54。
中介区36及66内的应力缓解区120是可形成在图13的集成组合件10b内的仅一些应力缓解区。额外应力缓解区130可经形成在互连区(阶梯区)24及54内。在所展示实施例中，应力缓解区130在互连区的隔开沟槽(例如，26与28)之间。图16是沿着图13的横截面C-C的视图，且展示实例应力缓解区130。此类应力缓解区延伸穿过互连区24的绝缘材料77，且在所展示实施例中完全穿过导电层级76及绝缘层级78的堆叠74。在其它实施例中，应力缓解区130中的一或多者可仅部分地穿过堆叠74。
应力缓解区130包括应力缓解材料132。材料132至少部分地填充应力缓解区130，且在一些实施例中可完全填充此类应力缓解区。此材料可包括上文参考图15的应力缓解材料122所描述的组合物中的任一者。应力缓解材料132可具有与应力缓解材料122相同的组合物，或可具有与应力缓解材料122不同的组合物。
在一些实施例中，图13的互连区24及54可分别被视为第一互连区及第二互连区；且中介区36及66可分别被视为第一中介区及第二中介区。第一中介结构36内的应力缓解区120可被视为第一应力缓解区，而第二中介结构66内的应力缓解区120可被视为第二应力缓解区。第一互连区24内的应力缓解区130可被视为第三应力缓解区，且第二互连区54内的应力缓解区130可被视为第四应力缓解区。第一应力缓解区、第二应力缓解区、第三应力缓解区及第四应力缓解区可全部包括彼此相同的应力缓解材料；或此类应力缓解区中的至少一者可包括相对于此类应力缓解区中的另一者不同的应力缓解材料。
额外应力缓解区140可经形成在外围区70内。图17是沿着图13的横截面D-D的视图，且展示实例应力缓解区140。实例应力缓解区140完全延伸穿过堆叠74。在其它实施例中，应力缓解区140可仅部分地延伸穿过堆叠74。
应力缓解区140包括应力缓解材料142。材料142至少部分地填充应力缓解区140，且在一些实施例中可完全填充此应力缓解区。材料142可包括上文参考图15的应力缓解材料122所描述的组合物中的任一者。应力缓解材料142可具有与应力缓解材料122相同的组合物，或可具有与应力缓解材料122不同的组合物。
额外应力缓解区150可沿着布线区42及68形成。图18是沿着图13的横截面E-E的视图，且展示实例应力缓解区150。实例应力缓解区150完全延伸穿过堆叠74。在其它实施例中，应力缓解区150可仅部分地延伸穿过堆叠74。
应力缓解区150包括应力缓解材料152。材料152至少部分地填充应力缓解区150，且在一些实施例中可完全填充此类应力缓解区。材料152可包括上文参考图15的应力缓解材料122所描述的组合物中的任一者。应力缓解材料152可具有与应力缓解材料122相同的组合物，或可具有与应力缓解材料122不同的组合物。
在图18中图解地说明布线区42。在所展示实施例中，应力缓解材料152完全跨布线区42延伸。在其它实施例中，不同材料可在布线区42内，且材料152可横向地沿着布线区42。例如，在一些实施例中，绝缘材料104(图10)可保留在布线区42内，且应力缓解材料152可沿着此绝缘材料横向地形成。应力缓解区150可涵盖布线区(例如，42及68)中的一或多者的整体，或可仅包括布线区中的一或多者的部分。
图19展示与上文参考图11所描述的组合件类似的集成组合件10c，且展示一或多个额外应力缓解区160可沿着图块间区16形成以移除块108(图12中所展示)的导电材料80的至少部分。例如，图20展示沿着图19的线F-F的横截面，且展示完全取代块108(图12)的导电材料80的应力缓解区160。在所展示实施例中，应力缓解区160完全延伸穿过堆叠74(图12)。在其它实施例中，应力缓解区可仅部分地延伸穿过所述堆叠。应力缓解材料162在应力缓解区160内。在所展示实施例中，应力缓解材料162完全填充应力缓解区160。在其它实施例中，应力缓解材料162可仅部分地填充应力缓解区160。
应力缓解材料162可包括上文参考图15的应力缓解材料122所描述的组合物中的任一者。应力缓解材料162可包括与应力缓解材料122相同的组合物，或可包括相对于应力缓解材料122不同的组合物。
相对于图19的配置10c展示而非相对于图13的配置10b展示应力缓解区160以便简化应力缓解区160的说明。然而，应理解，应力缓解区162可与图13的应力缓解区120、130、140及150中的任一者组合利用。
上述应力缓解材料122、132、142、152及162中的任一者可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。而且，应力缓解区120、130、140、150及160中的任一者可单独或与应力缓解区中的一或多个其它者组合利用。在一些实施例中，应认识到，可能有利的是移除图5-12的常规裸片配置的过量导电材料80的大部分以便大幅度减轻由过量导电材料引发的成问题的裸片弯曲。术语“过量导电材料”是指不用于存储器阵列区(例如，32)内的字线布线且不用于耦合到互连区(例如，24)内的互连件的导电材料80。
相对于半导体裸片利用的(若干)应力缓解区(即，区120、130、140、150及160中的一或多者)的总组合面积可与相关联于所述裸片的(若干)存储器阵列区的总大小相当。例如，(若干)应力缓解区的总组合面积可为(若干)存储器阵列区的总面积的至少5％、(若干)存储器阵列区的总面积的至少约10％、(若干)存储器阵列区的总面积的至少约20％等。例如，在图13及19的实施例中，存储器阵列区32、34、62及64可一起被视为具有总组合面积。应力缓解区120、130、140、150及160可一起被视为具有另一总组合面积。应力缓解区的总组合面积可为存储器阵列区的总面积的至少5％、存储器阵列区的总面积的至少约10％、存储器阵列区的总面积的至少约20％等。
在一些实施例中，布线区42及68可被视为在存储器阵列区32、34、62及64内；且因此应力缓解区150也可被视为在存储器阵列区32、34、62及64内。相比之下，其它应力缓解区120、130、140及160不在存储器阵列区内(即，在存储器阵列区的外部)。
尽管应力缓解材料122、132、142、152及162被展示为在图13-20的实施例内的均质组合物，但应理解，此类材料中的一或多者可包含两种或更多种离散组合物。例如，在一些实施例中，应力缓解材料可包括沿着应力缓解区的外周边的衬里，且可包括在衬里内的填充物。填充物及衬里可包括相对于彼此不同的组合物，或可包括彼此相同的组合物。
上文所论述的组合件及结构可用于集成电路内(其中术语“集成电路”表示由半导体衬底支撑的电子电路)；且可经并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围系统中的任一者，例如举例来说相机、无线装置、显示器、芯片集、机顶盒、游戏机、照明装置、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有指定，否则本文中所描述的各种材料、物质、组合物等可利用现在已知或尚待开发的任何合适方法来形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中，所述术语被视为同义词。在一些例子中利用术语“电介质”而在其它例子中利用术语“绝缘”(或“电绝缘”)在本发明内可提供语言变动以简化所附权利要求书内的前置基础，且不用于指示任何显著化学或电差异。
术语“电连接”及“电耦合”均可用于本发明中。所述术语被视为同义词。在一些例子中利用一个术语且而其它例子中利用另一术语在本发明内可提供语言变动以简化所附权利要求书内的前置基础。
附图中的各个实施例的特定定向仅出于说明性目的，且在一些应用中所述实施例可相对于所展示定向旋转。本文中所提供的描述及所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，无论所述结构是呈附图的特定定向还是相对于此定向旋转。
除非另有指示，否则所附说明的横截面视图仅展示横截面的平面内的特征，且不展示横截面的平面后的材料，以便简化图式。
当一结构在上文被称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或也可存在中介结构。相比之下，当结构被称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。术语“在...正下方”、“在...正上方”等不指示直接物理接触(除非另有明确地陈述)，而是指示直立对准。
结构(例如，层、材料等)可被称为“垂直延伸”以指示所述结构通常从底层基底(例如，衬底)向上延伸。垂直延伸结构可基本上正交于所述基底的上表面延伸，或不正交于所述基底的上表面延伸。
一些实施例包含一种集成组合件，其具有半导体裸片，所述半导体裸片具有一或多个存储器阵列区及在所述一或多个存储器阵列区外围的一或多个区。所述一或多个存储器阵列区具有总面积。交替的绝缘层级及导电层级的堆叠跨所述一或多个存储器阵列区延伸且进入在所述一或多个存储器阵列区外围的所述区中的至少一者。所述堆叠在所述裸片上产生弯曲应力。至少一个应力缓解区延伸穿过所述堆叠且经配置以减轻所述弯曲应力。所有所述应力缓解区总共具有是所述一或多个存储器阵列区的所述总面积的至少约5％的面积。
一些实施例包含一种集成组合件，其包括半导体裸片，所述半导体裸片具有与第二存储器装置图块邻近的第一存储器装置图块。所述第一存储器装置图块及所述第二存储器装置图块通过图块间区而彼此隔开。所述第一存储器装置图块具有第一存储器阵列区，且所述第二存储器装置图块具有第二存储器阵列区。交替的绝缘层级及导电层级的堆叠跨所述第一存储器阵列区及所述第二存储器阵列区延伸。所述堆叠的段在所述图块间区内。所述堆叠在所述裸片上产生弯曲应力。应力缓解区延伸穿过所述堆叠的所述段且填充有应力缓解材料。
一些实施例包含一种集成组合件，其包括半导体裸片，所述半导体裸片具有存储器阵列区。交替的绝缘层级及导电层级的堆叠跨所述存储器阵列区延伸。互连区与所述存储器阵列区邻近且经配置以建立与所述堆叠的所述个别导电层级的连接。中介区在所述互连区与所述存储器阵列区之间。第一应力缓解区在所述中介区内。第二应力缓解区在所述互连区内。所述第一应力缓解区及所述第二应力缓解区延伸穿过所述堆叠且填充有应力缓解材料。所述应力缓解材料包括硅以及氮、碳及氧中的一或多者。
根据法规，本文中所揭示的标的物已用或多或少特定于结构及方法特征的语言进行描述。然而，应理解，权利要求书不限于所展示及所描述的特定特征，因为本文中所揭示的部件包括实例实施例。因此，权利要求书应按字面意义被赋予全范围，且应根据等效原则适当地解释。

Claims (36)

1.一种集成组合件，其包括：
半导体裸片，其具有一或多个存储器阵列区及在所述一或多个存储器阵列区外围的一或多个区；所述一或多个存储器阵列区具有总面积；
交替的绝缘层级及导电层级的堆叠，其跨所述一或多个存储器阵列区延伸且进入在所述一或多个存储器阵列区外围的所述区中的至少一者；所述堆叠在所述裸片上产生弯曲应力；及
一或多个应力缓解区，其延伸穿过所述堆叠且经配置以减轻所述弯曲应力；所述一或多个应力缓解区总共具有是所述一或多个存储器阵列区的所述总面积的至少约5％的面积。
2.根据权利要求1所述的集成组合件，其中所述应力缓解区中的至少一者在所述一或多个存储器阵列区中的一者内。
3.根据权利要求1所述的集成组合件，其中所述应力缓解区中的至少一者不在所述一或多个存储器阵列区中的一者内。
4.根据权利要求1所述的集成组合件，其中：
所述半导体裸片具有与所述一或多个存储器阵列区中的一者邻近且经配置以建立与所述堆叠的所述个别导电层级的连接的互连区；
所述半导体裸片具有在所述互连区与所述一或多个存储器阵列区中的所述一者之间的中介区，且具有在所述中介区内向上延伸穿过所述堆叠的全垂直尺寸的支撑结构；且
所述应力缓解区中的至少一者在所述中介区内。
5.根据权利要求4所述的集成组合件，其中所述应力缓解区中的所述至少一者填充有应力缓解材料，且其中所述支撑结构延伸穿过所述应力缓解材料。
6.根据权利要求5所述的集成组合件，其中所述应力缓解材料包括二氧化硅。
7.根据权利要求5所述的集成组合件，其中所述应力缓解材料包括陶瓷组合物。
8.根据权利要求7所述的集成组合件，其中所述陶瓷组合物包含硅以及氮、氧及碳中的一或多者。
9.根据权利要求4所述的集成组合件，其中所述应力缓解区中的所述至少一者是第一应力缓解区，且所述集成组合件进一步包括在所述互连区内的第二应力缓解区。
10.根据权利要求9所述的集成组合件，其中所述互连区包括用于建立与不同组的所述导电层级的所述连接的隔开沟槽，且其中所述第二应力缓解区在所述隔开沟槽之间。
11.根据权利要求1所述的集成组合件，其中所述一或多个应力缓解区的所述面积是所述一或多个存储器阵列区的所述总面积的至少约10％。
12.根据权利要求1所述的集成组合件，其中所述一或多个应力缓解区的所述面积是所述一或多个存储器阵列区的所述总面积的至少约20％。
13.根据权利要求1所述的集成组合件，其中所述导电层级包括金属。
14.根据权利要求1所述的集成组合件，其中所述导电层级包括钨。
15.一种集成组合件，其包括：
半导体裸片，其具有与第二存储器装置图块邻近的第一存储器装置图块；所述第一存储器装置图块及所述第二存储器装置图块通过图块间区而彼此隔开；所述第一存储器装置图块具有第一存储器阵列区，且所述第二存储器装置图块具有第二存储器阵列区；
交替的绝缘层级及导电层级的堆叠，其跨所述第一存储器阵列区及所述第二存储器阵列区延伸；所述堆叠的段在所述图块间区内；所述堆叠在所述裸片上产生弯曲应力；及
应力缓解区，其延伸穿过所述堆叠的所述段且填充有应力缓解材料。
16.根据权利要求15所述的集成组合件，其中所述应力缓解材料包括二氧化硅。
17.根据权利要求15所述的集成组合件，其中所述应力缓解材料包括陶瓷组合物。
18.根据权利要求17所述的集成组合件，其中所述陶瓷组合物包含硅以及氮、氧及碳中的一或多者。
19.根据权利要求15所述的集成组合件，其包括分别在所述第一存储器阵列区及所述第二存储器阵列区内的第一布线区及第二布线区；其中所述应力缓解区是第一应力缓解区；且所述集成组合件进一步包括涵盖所述第一布线区的至少一部分的第二应力缓解区及涵盖所述第二布线区的至少一部分的第三应力缓解区。
20.根据权利要求19所述的集成组合件，其中应力缓解材料是第一应力缓解材料；且其中所述第二应力缓解区及所述第三应力缓解区填充有第二应力缓解材料。
21.根据权利要求20所述的集成组合件，其中所述第二应力缓解材料包括与所述第一应力缓解材料相同的组合物。
22.根据权利要求20所述的集成组合件，其中所述第二应力缓解材料包括相对于所述第一应力缓解材料不同的组合物。
23.根据权利要求15所述的集成组合件，其中：
所述半导体裸片具有与所述第一存储器阵列区邻近且经配置以建立与所述堆叠的所述个别导电层级的连接的第一互连区；
所述半导体裸片具有与所述第二存储器阵列区邻近且经配置以建立与所述堆叠的所述个别导电层级的连接的第二互连区；
所述半导体裸片具有在所述第一互连区与所述第一存储器阵列区之间的第一中介区，且具有在所述第一中介区内向上延伸穿过所述堆叠的全垂直尺寸的第一支撑结构；
所述半导体裸片具有在所述第二互连区与所述第二存储器阵列区之间的第二中介区，且具有在所述第二中介区内向上延伸穿过所述堆叠的全垂直尺寸的第二支撑结构；
所述应力缓解区是第一应力缓解区；且
第二应力缓解区及第三应力缓解区分别在所述第一中介区及所述第二中介区内。
24.根据权利要求23所述的集成组合件，其中所述应力缓解材料是第一应力缓解材料，且其中所述第二应力缓解区及所述第三应力缓解区填充有第二应力缓解材料。
25.根据权利要求24所述的集成组合件，其中所述第一支撑结构及所述第二支撑结构延伸穿过所述第二应力缓解材料。
26.根据权利要求24所述的集成组合件，其中所述第二应力缓解材料包括与所述第一应力缓解材料相同的组合物。
27.根据权利要求24所述的集成组合件，其中所述第二应力缓解材料包括相对于所述第一应力缓解材料不同的组合物。
28.一种集成组合件，其包括：
半导体裸片，其具有存储器阵列区；
交替的绝缘层级及导电层级的堆叠，其跨所述存储器阵列区延伸；
互连区，其与所述存储器阵列区邻近且经配置以建立与所述堆叠的所述个别导电层级的连接；
中介区，其在所述互连区与所述存储器阵列区之间；
第一应力缓解区，其在所述中介区内；
第二应力缓解区，其在所述互连区内；且
所述第一应力缓解区及所述第二应力缓解区延伸穿过所述堆叠且填充有应力缓解材料；所述应力缓解材料包括硅以及氮、碳及氧中的一或多者。
29.根据权利要求28所述的集成组合件，其中所述互连区包括用于建立与不同组的所述导电层级的所述连接的隔开沟槽，且其中所述第二应力缓解区在所述隔开沟槽之间。
30.根据权利要求28所述的集成组合件，其包括在所述存储器阵列区内的一或多个布线区；且进一步包括涵盖所述布线区中的至少一者的一部分的第三应力缓解区。
31.根据权利要求30所述的集成组合件，其中所述第三应力缓解区涵盖所述布线区中的所述至少一者的整体。
32.根据权利要求30所述的集成组合件，其中所述互连区与所述存储器阵列区的第一侧邻近；其中所述存储器阵列区具有靠近所述第一侧的第二侧；其中所述半导体裸片包含与所述第二侧邻近的外围区；其中所述交替的绝缘层级及导电层级的堆叠进入所述外围区；且所述集成组合件进一步包括在所述外围区内且完全穿过所述堆叠的第四应力缓解区。
33.根据权利要求32所述的集成组合件，其中所述第三应力缓解区及所述第四应力缓解区填充有所述应力缓解材料。
34.根据权利要求33所述的集成组合件，其中所述应力缓解材料包括硅及氧。
35.根据权利要求33所述的集成组合件，其中所述应力缓解材料包括硅及碳。
36.根据权利要求33所述的集成组合件，其中所述应力缓解材料包括硅、碳及氮。
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