CN112002690A - 集成电路装置及其制造方法 - Google Patents

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CN112002690A
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gate
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semiconductor patterns
integrated circuit
circuit device
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宋昇珉
朴俊范
徐凤锡
梁正吉
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了包括鳍形有源区的集成电路装置及其形成方法。所述装置可以包括鳍形有源区、鳍形有源区上的多个半导体图案、多个半导体图案上的栅电极以及分别位于栅电极的相对侧上的源极/漏极区。栅电极可以包括在最上面的半导体图案上延伸的主栅极部分以及在多个半导体图案中的两个相邻半导体图案之间延伸的子栅极部分。子栅极部分可以包括子栅极中心部分和子栅极边缘部分。在水平截面图中，子栅极中心部分在第一方向上的第一宽度可以小于子栅极边缘部分中的一个子栅极边缘部分在第一方向上的第二宽度。

Description

集成电路装置及其制造方法
交叉引用
本申请要求于2019年5月27日向韩国知识产权局提交的韩国专利申请No.10-2019-0062057的优先权，该申请的公开内容整体以引用方式并入本文中。
技术领域
本发明构思涉及集成电路装置及其制造方法，更具体地，涉及包括具有多栅极结构的晶体管的集成电路装置及制造该集成电路装置的方法。
背景技术
随着电子技术的进步，对集成电路装置的高集成度的需求正在增加，并且集成电路装置的尺寸正在缩小。由于集成电路装置的尺寸缩小，可能发生晶体管的短沟道效应，并且集成电路的可靠性可能变差。为了降低短沟道效应，已经提出了诸如纳米片型晶体管的具有多栅极结构的集成电路装置。
发明内容
本发明构思提供了减少或不存在源极/漏极区与栅电极之间的泄漏电流的集成电路装置。
本发明构思还提供了制造集成电路装置的方法，其可以减少或防止在制造工艺期间出现缺陷或故障，诸如在源极/漏极区与栅电极之间的不期望的连接。
根据本发明构思的示例实施例，集成电路装置可以包括：从衬底突出并沿第一方向延伸的鳍形有源区和位于鳍形有源区的上表面上并且与鳍形有源区的上表面间隔开的多个半导体图案。多个半导体图案可以包括沟道区和最上面的半导体图案，最上面的半导体图案是多个半导体图案中离鳍形有源区的上表面最远的一个半导体图案。集成电路装置还可以包括在多个半导体图案上沿垂直于第一方向的第二方向延伸的栅电极，以及分别位于栅电极的相对侧上并且连接到多个半导体图案的源极/漏极区。栅电极可以包括在最上面的半导体图案上沿第二方向延伸的主栅极部分以及位于多个半导体图案中的两个相邻半导体图案之间的子栅极部分。子栅极部分可以包括子栅极中心部分和子栅极边缘部分，所述子栅极边缘部分在第二方向上彼此间隔开并且分别包括子栅极部分的相对端部。在第一水平截面图中，子栅极中心部分在第一方向上的第一宽度可以小于子栅极边缘部分中的一个子栅极边缘部分在第一方向上的第二宽度。
根据本发明构思的示例实施例，集成电路装置可以包括从衬底突出并沿第一方向延伸的鳍形有源区和位于鳍形有源区的上表面上并且与鳍形有源区的上表面间隔开的多个半导体图案。多个半导体图案可以包括沟道区和最上面的半导体图案，最上面的半导体图案是多个半导体图案中离鳍形有源区的上表面最远的一个半导体图案。集成电路装置还可以包括在多个半导体图案上沿垂直于第一方向的第二方向延伸的栅电极，以及分别位于栅电极的相对侧面上并且连接到多个半导体图案的源极/漏极区。栅电极可以包括在最上面的半导体图案上沿第二方向延伸的主栅极部分以及位于多个半导体图案中的两个相邻半导体图案之间的子栅极部分。源极/漏极区中的每一个可以包括朝向栅电极突出的突出部分。子栅极部分的在第二方向上的相对边缘部分中的每一个可以包括与源极/漏极区域中的相应一个源极/漏极区相邻的尾部。
根据本发明构思的示例实施例，集成电路装置可以包括从衬底突出并且沿第一方向延伸的鳍形有源区和位于鳍形有源区的上表面上并且与鳍形有源区的上表面间隔开的多个半导体图案。多个半导体图案可以包括沟道区和最上面的半导体图案，最上面的半导体图案是多个半导体图案中离鳍形有源区的上表面最远的一个半导体图案。集成电路装置还可以包括在多个半导体图案上沿垂直于第一方向的第二方向延伸的栅电极，以及分别位于栅电极的相对侧上并且连接到多个半导体图案的源极/漏极区。栅电极可以包括在最上面的半导体图案上沿第二方向延伸的主栅极部分以及位于多个半导体图案中的两个相邻的半导体图案之间的子栅极部分。子栅及部分可具有哑铃形水平截面表面。
根据本发明构思的示例实施例，制造集成电路装置的方法可以包括：在衬底上交替地形成多个沟道半导体层和多个牺牲层，以形成沿平行于衬底的上表面的第一方向延伸的牺牲层图案，在牺牲层图案上形成沿垂直于第一方向的第二方向上延伸的伪栅极结构，在伪栅极结构的侧壁上形成间隔物结构，通过去除牺牲层图案的与间隔物结构的外侧壁相邻的部分来形成凹陷，在凹陷中形成源极/漏极区，以及用栅电极替换多个牺牲层。在形成凹陷之后，多个沟道半导体层中的每一个可以具有哑铃形水平截面表面。
附图说明
从以下结合附图的详细描述，将更清楚地理解本发明构思的示例实施例，其中：
图1是示出根据示例实施例的集成电路装置的布局；
图2是沿图1的线A1-A1’截取的截面图；
图3是沿图1的线B1-B1’截取的截面图；
图4是图2的CX1部分的放大图；
图5是图4的第一竖直高度LV1处的水平截面图；
图6是图4的第二竖直高度LV2处的水平截面图；
图7是示出根据示例实施例的集成电路装置的截面图；
图8是图7的第一竖直高度LV1处的水平截面图；
图9是图7的第二竖直高度LV2处的水平截面图；
图10是示出根据示例实施例的集成电路装置的截面图；
图11是图10的第一竖直高度LV1处的水平截面图；
图12是图10的第二竖直高度LV2处的水平截面图；
图13至图20B是示出根据一些示例实施例的制造集成电路装置的方法的截面图；图13、图14A、图15A、图16、图17A、图18A、图19A和图20A是示出与沿图1的线A1-A1’截取的截面表面对应的截面表面的示图，图14B、图15B、图19B和图20B是示出与沿图1的线B1-B1’截取的截面表面对应的截面表面的示图，并且图17B和图18B是示出在图17A的第一竖直高度LV1处的水平截面表面的示图；
图21至图22B是示出根据示例实施例的制造集成电路装置的方法的示意图；以及
图23至图25是示出根据示例实施例的制造集成电路装置的方法的示意图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的示例实施例。
图1是示出根据示例实施例的集成电路装置100的布局。图2是沿图1的线A1-A1’截取的截面图，图3是沿图1的线B1-B1’截取的截面图，图4是图2的区域CX1的放大图，图5是图4的第一竖直高度LV1处的水平截面图，并且图6是图4的第二竖直高度LV2处的水平截面图。
参照图1至图6，衬底110可以包括设置在装置区DR中的鳍型有源区FA。鳍型有源区FA可以包括晶体管TR，并且例如，晶体管TR可以是NMOS晶体管或PMOS晶体管。将理解的是，鳍片型有源区FA可以具有鳍形，并且因此可以被称为鳍形有源区。
衬底110可以包括半导体材料(诸如硅(Si)或锗(Ge))或化合物半导体(诸如SiGe、SiC、GaAs、InAs或InP)。在一些实施例中，衬底110可以包括III-V族材料和IV族材料中的至少一种。III-V族材料可以各自是包括至少一种III族元素和至少一种V族元素的二元、三元或四元化合物。III-V族材料可以各自是包括铟(In)、镓(Ga)和铝(Al)中的至少一种元素作为III族元素以及砷(As)、磷(P)和锑(Sb)中的至少一种元素作为V族元素的化合物。例如，III-V族材料可以选自InP、InzGa1-zAs(0≤z≤1)和AlzGa1-zAs(0≤z≤1)。二元化合物可以是例如InP、GaAs、InAs、InSb和GaSb中的一种。三元化合物可以是例如InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP中的一种。IV族材料可以是Si或Ge。然而，能够应用于根据示例实施例的集成电路装置的III-V族材料和IV族材料不限于上述示例。
在示例实施例中，III-V族材料和诸如Ge的IV族材料可以用作用于制造高速晶体管的沟道材料。可以通过使用包括电子迁移率比Si衬底高的III-V族材料(例如GaAs)的半导体衬底和包括空穴迁移率比Si衬底高的半导体材料(例如Ge)的半导体衬底来形成高性能互补金属绝缘体半导体(CMOS)晶体管。在一些实施例中，在NMOS晶体管形成在衬底110上的情况下，衬底110可以包括上述III-V族材料中的一种。在一些实施例中，在PMOS晶体管形成在衬底110上的情况下，衬底110的至少一部分可以包括Ge。在一些实施例中，衬底10可以具有绝缘体上半导体(SOI)结构，诸如绝缘体上硅。衬底110可以包括导电区(例如，掺杂阱或掺杂结构)。
鳍型有源区FA可以在衬底110上沿第一方向(X方向)延伸，并且可以沿竖直方向(Z方向)从衬底110的上表面110M凸出。在一些实施例中，如图1所示，鳍型有源区FA可以沿第一方向(X方向)纵向延伸。定义鳍型有源区FA的隔离沟槽114T可设置在衬底110中，并且隔离层114可设置在隔离沟槽114T中。在示例实施例中，隔离层114可以包括：共形地设置在隔离沟槽114T的内壁上的隔离衬垫(未示出)和填充隔离衬垫上的隔离沟槽114T的内部的间隙填充绝缘层(未示出)。在图2中，作为示例，隔离层114的上表面被示出为设置在与鳍型有源区FA的上表面相同的水平面(例如，在图4中的LV0处)，但是本发明构思不限于此。在一些实施例中，隔离层114的上表面可以处于比鳍型有源区FA的上表面低的水平，并且只有鳍型有源区FA的侧壁的下部可以被隔离层114围绕。隔离衬垫和间隙填充绝缘层可以各自包括氧化硅、氮化硅或它们的组合。在一些实施例中，第一方向(X方向)可平行于衬底110的上表面110M，并且可垂直于竖直方向(Z方向)。
多个半导体图案NS可以在竖直方向(Z方向)上与鳍型有源区FA中的衬底110的上表面110M彼此间隔开地设置。多个半导体图案NS可以包括与衬底110的材料相同的材料。例如，多个半导体图案NS可以包括半导体(诸如Si或Ge)或者化合物半导体(诸如SiGe、SiC、GaAs、InAs或InP)。多个半导体图案NS中的每一个可以包括沟道区。
多个半导体图案NS可以包括第一半导体图案NS1、第二半导体图案NS2以及第三半导体图案NS3，它们从衬底110的上表面110M开始以所述顺序布置。多个半导体图案NS可以在第二方向(Y方向)上具有相对大的宽度，并且可以在竖直方向(Z方向)上具有相对小的厚度，并且多个半导体图案NS中的每一个可以具有例如纳米片形状。例如，第一半导体图案NS1在竖直方向上可具有约1nm至约10nm的第一厚度t11，第二半导体图案NS2在竖直方向上可具有约1nm至约10nm的第二厚度t12，而第三半导体图案NS3在竖直方向上可具有约1nm至约20nm的第三厚度t13。如图3所示，第三半导体图案NS3的第三厚度t13可以大于第一半导体图案NS1的第一厚度t11以及第二半导体图案NS2的第二厚度t12，但本发明构思不限于此。在示例实施例中，多个半导体图案NS中的每一个可以在第一方向(X方向)或第二方向(Y方向)上具有约5nm至约100nm的宽度，但是本发明构思不限于此。在一些实施例中，第二方向(Y方向)可平行于衬底110的上表面110M，并且可垂直于第一方向(X方向)以及竖直方向(Z方向)二者。
如图2所示，多个半导体图案NS可以设置为彼此间隔开相同的距离(例如，在竖直方向上的相同距离)。然而，本发明构思不限于此，多个半导体图案NS中的两个相邻半导体图案NS之间的分隔距离可以改变。此外，半导体图案NS的数量不限于图2至图4所示的数量。在一些实施例中，半导体图案NS的数量可以是2或者多于3。
栅电极120可以在鳍型有源区FA上沿第二方向(Y方向)延伸。栅电极120可以在多个半导体图案NS的表面上延伸。在一些实施例中，栅电极120可以围绕多个半导体图案NS，并且可以在鳍型有源区FA和隔离层114上延伸。如图1所示，在一些实施例中，栅电极120可以沿第二方向(Y方向)纵向延伸。
栅电极120可以包括主栅极部120M和多个子栅极部120S。主栅极部120M可以在最上面的半导体图案NS(例如，第三半导体图案NS3)的上表面上延伸(例如，可覆盖最上面的半导体图案NS(例如，第三半导体图案NS3)的上表面)。多个子栅极部120S可以设置在鳍型有源区FA和最下面的半导体图案NS(例如，第一半导体图案NS1)之间以及多个半导体图案NS中的两个相邻半导体图案NS之间。例如，多个子栅极部120S可以设置在鳍型有源区FA和第一半导体图案NS1之间、第一半导体图案NS1和第二半导体图案NS2之间、以及第二半导体图案NS2和第三半导体图案NS3之间。主栅极部120M可设置在第三半导体图案NS3和隔离层114的上表面上，并可以连接到多个子栅极部120S。这里，主栅极部120M的与多个子栅极部120S相邻设置的部分可以被称为主栅极连接部分120ME。
栅电极120可以包括功函数控制导电层(未示出)和掩埋导电层(未示出)。在示例实施例中，功函数控制导电层可以包括铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlC、TiAlN、TaCN、TaC、TaSiN或它们的组合，但是本发明构思不限于此。掩埋导电层可以包括Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlC、TiAlN、TaCN、TaC、TaSiN或它们的组合，但是本发明构思不限于此。
栅极绝缘层128可以设置在栅电极120和多个半导体图案NS之间。栅极绝缘层128可以共形地设置在多个半导体图案NS中的每一个的上表面和侧壁上。在一些实施例中，如图3和图4所示，栅极绝缘层128可以沿着多个半导体图案NS中的每一个的上表面和侧壁具有恒定的厚度。栅极绝缘层128可以设置在鳍型有源区FA的上表面上，并且可以延伸到隔离层114上。
在示例实施例中，栅极绝缘层128可以设置为包括界面层(未示出)和高k电介质层(未示出)的堆叠结构。界面层可以消除在鳍型有源区FA的上表面与多个半导体图案NS中的每一个的表面之间的界面缺陷。
在一些实施例中，界面层可以包括具有约9或更小的介电常数的电介质材料层(例如，低k材料层、氧化硅、氧氮化硅、Ga氧化物、Ge氧化物或它们的组合)。在一些实施例中，界面层可以包括硅酸盐、硅酸盐与氧化硅的组合、或硅酸盐与氮氧化硅的组合。在一些实施例中，界面层可以被省略。
高k电介质层可以包括其介电常数大于氧化硅的介电常数的材料(例如，高k电介质材料)。例如，高k电介质层可以具有约10至约25的介电常数。高k电介质层可以包括从氧化铪、氮氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、锆氧化物、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌以及它们的组合中选择的材料，但是高k电介质层中包括的材料不限于此。高k电介质层可通过原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺形成。高k电介质层的厚度可以为约
Figure BDA0002465528580000081
至约
Figure BDA0002465528580000082
但本发明构思不限于此。
间隔物结构130可以设置在栅电极120的两个侧壁中的每一个上。间隔物结构130可以包括第一间隔物132和第二间隔物134，它们顺序地设置在主栅极部120M的侧壁上。如图4所示，第一间隔物132共形地设置在主栅极部120M的侧壁上以及与主栅极部120M的侧壁相邻的第三半导体图案NS3上。如图4所示，在一些实施例中，第一间隔物132在主栅极部120M的侧壁上和第三半导体图案NS3上可具有恒定厚度。第一间隔物132的底部可以沿水平方向延伸，并可以设置在第三半导体图案NS3的上表面上以及第二间隔物134与第三半导体图案NS3之间。第一间隔物132和第二间隔物134中的每一个可以包括氮化硅或氮氧化硅，但是本发明构思不限于此。
凹陷区RS1可以设置在多个半导体图案NS中的每一个的两侧上(或者设置在与多个半导体图案NS中的每一个的两侧相邻)的鳍型有源区FA中，并且源极/漏极区140可以填充凹陷区RS1的内部。源极/漏极区140可以连接到多个半导体图案NS中的每个的一端。
源极/漏极区140可以包括顺序地设置在凹陷区RS1的内壁上的第一半导体层142、第二半导体层144和第三半导体层146。第一半导体层至第三半导体层142、144和146可以通过例如选择性外延生长(SEG)工艺从鳍型有源区FA和多个半导体图案NS生长。在一些实施例中，鳍型有源区FA和多个半导体图案NS可以用作选择性外延生长(SEG)工艺的种子层。
第一半导体层至第三半导体层142、144和146可以包括外延生长的Si层、外延生长的SiC层、外延生长的SiGe层和外延生长的SiP层中的至少一个。在示例实施例中，第一半导体层至第三半导体层142、144和146每个可以包括Si层，并且第一半导体层至第三半导体层142、144和146中掺杂的杂质的浓度可以不同。在一些实施例中，第一半导体层至第三半导体层142、144和146每个可以包括SiGe层，并且第一半导体层至第三半导体层142、144和146中的Ge含量(锗浓度)可以不同。在一些实施例中，第一半导体层至第三半导体层142、144和146中的至少一个可以包括Si层，并且第一半导体层至第三半导体层142、144和146中的至少一个其它层可以包括SiGe层。然而，本发明构思不限于此。在一些实施例中，可以省略第一半导体层至第三半导体层142、144和146中的至少一个。在一些实施例中，可以在第一半导体层至第三半导体层142、144和146的两个相邻层之间进一步设置至少一个附加半导体层。
如图2和图4所示，在一些实施例中，凹陷区RS1的宽度(例如，X方向上的宽度)可以在其中心部分大于其最上部。因此，位于凹陷区RS1中(例如，填充凹陷区RS1)的源极/漏极区140的宽度(例如，X方向上的宽度)可以在其中心部分大于其最上部，并且与源极/漏极区140接触的多个半导体图案NS中的每一个的至少一部分可以包括倾斜侧壁。
如图6所示，在第二竖直高度LV2处的水平截面图中，源极/漏极区140可以包括凸面侧壁(例如，朝向第三半导体图案NS3弯曲的侧壁)，并且连接至源极/漏极区140的多个半导体图案NS可以包括与源极/漏极区140的凸面侧壁形状一致的凹面侧壁NSSW。多个半导体图案NS的每一个可以包括尾部NSTL，尾部NSTL设置为在第一方向(X方向)上在其两个边缘部分处与间隔物结构130相邻。尾部NSTL可以表示设置在凹面侧壁NSSW的端部与间隔物结构130之间的多个半导体图案NS中的每一个的一部分，或者可以表示与间隔物结构130竖直重叠(例如，在竖直方向上重叠)的多个半导体图案NS中的每一个的一部分。在平面图中，尾部NSTL可以在第二方向(Y方向)上与间隔物结构130重叠，并且可以在第一方向(X方向)上向外突出超出主栅极连接部分120ME的侧壁。例如，尾部NSTL的边缘可以设置为在第一方向(X方向)上与主栅极连接部分120ME的侧壁间隔开。多个半导体图案NS中的每一个可以包括尾部NSTL，并且因此，在平面图中，多个半导体图案NS中的每一个可以具有哑铃形状。如图6所示，在一些实施例中，第三半导体图案NS3可具有哑铃形水平截面表面。将理解的是，多个半导体图案NS中的每一个可具有哑铃形水平截面表面。如图6所示，在一些实施例中，尾部NSTL可以是锥形部分，并且在水平截面图中可以具有楔形形状。
将理解的是，如这里使用的“元件A在方向W上与元件B重叠”(或类似语言)意味着存在至少一条线，所述至少一条线在方向W上延伸并与元件A和元件B二者相交。如这里使用的术语“哑铃形”可以指与图6所示的第三半导体图案NS3的水平截面的形状相似的形状。在水平截面图中，具有哑铃形的水平横截表面的元件可以包括宽度较宽的相对端部以及宽度较窄(比其相对端部的宽度窄)的中间部，如图6所示，在一些实施例中，具有哑铃形的水平横截表面的元件可以包括主要部分和相对边缘部分，其中主要部分具有恒定的宽度，相对边缘部分中的每一个具有朝向元件的相应端增加(例如，单调增加)的宽度。
如图5所示，在一些实施例中，在第一竖直高度LV1处的水平截面图中，源极/漏极区140可以包括凸面侧壁(例如，朝向栅电极120弯曲的侧壁)，并且栅电极120的面对源极/漏极区140的子栅极部分120S可以包括与源极/漏极区140的凸面侧壁的形状一致的凹面侧壁120SW。子栅极部分120S的凹面侧壁120SW可以向内凹陷(例如，朝向子栅极部分120S的内部弯曲)。子栅极部分120S可以包括在第一方向(X方向)上在其两个边缘部分处被设置为与间隔物结构130相邻的尾部120TL。尾部120TL可以表示设置在凹面侧壁120SW的端部和间隔物结构130之间的多个半导体图案NS中的每一个的一部分，或者可以表示与间隔物结构130竖直重叠的多个半导体图案NS中的每一个的一部分。在平面图中，尾部120TL可以在第二方向(Y方向)上与间隔物结构130重叠。由于子栅极部分120S包括尾部120TL，所以子栅极部分120S在平面图中可具有哑铃形状。在一些实施例中，如图5所示，子栅极部分120S可具有哑铃形水平横截表面。在一些实施例中，尾部120TL可以是锥形部分，并且可具有如图5所示的水平截面图中的楔形。
子栅极部分120S可以包括子栅极中心部分120SC和子栅极边缘部分120SE。子栅极中心部分120SC可以表示包括子栅极部分120S在第二方向(Y方向)上的中心点的部分，并且子栅极边缘部分120SE可以表示子栅极部分120S在第二方向(Y方向)上的两个端部中的每一个。在一些实施例中，子栅极边缘部分120SE可以包括尾部120TL。如图5所示，在一些实施例中，由于子栅极部分120S具有哑铃形状(例如，哑铃形水平截面表面)，子栅极中心部分120SC的第一宽度w11可小于子栅极边缘部分120SE的第二宽度w12。子栅极边缘部分120SE在第一方向(X方向)上的最宽的宽度是第二宽度w12。此外，主栅极连接部分120ME的第三宽度w21可以大于子栅极中心部分120SC的第一宽度w11，并且小于子栅极边缘部分120SE的第二宽度w12。第一宽度w11、第二宽度w12和第三宽度w21中的每一个可以是第一方向(X方向)上的宽度。
在一些实施例中，在水平截面图中，如图5所示，子栅极中心部分120SC沿第二方向(Y方向)可以具有第一方向(X方向)上的恒定宽度(例如，第一宽度w11)，并且子栅极边缘部分120SE可以具有朝向主栅极连接部分120ME增加(例如，单调增加)的第一方向(X方向)上的宽度。
如图5和图6所示，源极/漏极区140可以包括与子栅极部分120S的尾部120TL和半导体图案NS的尾部NSTL相邻的突出部分140P。突出部分140P可以面对子栅极部分120S的凹面侧壁120SW，并可以朝向凹面侧壁120SW突出。半导体图案NS中的每一个的尾部NSTL可以设置在源极/漏极区域140的突出部分140P和主栅极连接部分120ME之间，并且因此，源极/漏极区域140的突出部分140P和主栅极连接部分120ME之间的分隔距离d11可以相对较大。半导体图案NS中的每一个的尾部NSTL可以有助于增大源极/漏极区140的突出部分140P与主栅极连接部分120ME之间的分隔距离d11，并且因此如果省略半导体图案NS中的每一个的尾部NSTL，则分隔距离d11可以减小。例如，分隔距离D11可以在约0.5nm至约20nm的范围内，但本发明构思不限于此。根据一些实施例，由于源极/漏极区140的突出部分140P与主栅极连接部分120ME之间的分隔距离d11相对较大，所以可以防止或减小源极/漏极区140与主栅极连接部分120ME之间的泄漏电流。此外，在形成源极/漏极区140的工艺或去除伪栅极结构DG(图18A)的工艺期间和/或在形成栅电极120期间，可以防止或减少工艺错误或缺陷，诸如伪栅极结构DG(例如，图18A中的DG)与源极/漏极区140之间的不期望的连接或栅电极120与源极/漏极区140之间的不期望的连接。
绝缘衬垫152和栅极间绝缘层154可以顺序地形成在间隔物结构130、源极/漏极区140和隔离层114的两个侧壁上。上绝缘层162可以设置在栅电极120和栅极间绝缘层154上。接触插塞166可以设置在穿过上绝缘层162并暴露源极/漏极区140的上表面的接触孔166H中，并且金属硅化物层168可以进一步设置在接触插塞166和源极/漏极区140之间。例如，金属硅化物层168可以包括硅化钛或硅化钴，但是本发明构思不限于此。
尽管未示出，但是可以进一步设置连接到接触插塞166和栅电极120的布线层(未示出)和通孔(未示出)。
包括多个半导体图案NS的尾部NSTL是有益的。伪栅极结构DG(例如，图18A中的DG)可以形成在多个半导体图案NS上，可以通过去除伪栅极结构DG两侧上的半导体图案NS部分来形成凹陷区RS1，并且源极/漏极区140可以形成在凹陷区RS1中。在执行这些工艺之后，凹陷区RS1和伪栅极结构DG之间的分离距离在每个半导体图案NS的边缘部分处可能相对较小，并且可能导致工艺误差，诸如伪栅极结构DG与源极/漏极区140之间的不期望的连接或者栅极电极120与源极/漏极区140之间的不期望的连接。此外，由于凹陷区RS1和伪栅极结构DG之间的分离距离在每个半导体图案NS的边缘部分处相对小，所以在栅电极120和源极/漏极区140之间可能出现泄漏电流。
相反，根据示例实施例，由于多个半导体图案NS中的每一个在平面图中具有哑铃形状(例如，多个半导体图案NS中的每一个具有哑铃形水平截面表面)，并且多个半导体图案NS中的每一个的边缘部分包括尾部NSTL，所以可以在伪栅极结构DG与源极/漏极区140之间或者在栅电极120与源极/漏极区域140之间确保相对大的分离距离。因此，可以防止或减少工艺误差，诸如伪栅极结构DG与源极/漏极区140之间的不期望的连接或者栅极电极120与源极/漏极区140之间的不期望的连接。此外，可以防止或减少源极/漏极区140与主栅极连接部分120ME之间的泄漏电流。
图7是示出根据示例实施例的集成电路装置100A的截面图。图8是图7的第一竖直高度LV1处的水平截面图，并且图9是图7的第二竖直高度LV2处的水平截面图。
参照图7至图9，间隔物结构130A可以包括顺序地设置在栅电极120的侧壁上的第一间隔物132A和第二间隔物134A，并且第一间隔物132A的底部和第二间隔物134A的底部可以在多个半导体图案NS中的每一个的上表面上沿水平方向延伸。第二间隔物134A可以包括横向延伸部分134W，并且第一间隔物132A的底部可设置在横向延伸部分134W与最上面的半导体图案NS(例如，第三半导体图案NS3)之间。横向延伸部分134W可以与源极/漏极区140A的突出部分140P和每个半导体图案NS的尾部NSTL竖直地重叠。此外，在平面图中，横向延伸部分134W可以与子栅极部分120S的尾部120TL在第二方向(Y方向)上重叠。
横向延伸部分134W可以设置在最上面的半导体图案NS的上表面上，并且因此，在对每个半导体图案NS执行的蚀刻工艺期间，最上面的半导体图案NS的上表面可以被间隔物结构130A覆盖，以形成凹陷区RS1A，由此最上面的半导体图案NS可以具有以相对大的角度倾斜的侧壁。此外，源极/漏极区140A的突出部分140P和主栅极连接部分120ME之间的分离距离d11A可以相对大。
如图8所示，子栅极部分120S可以具有哑铃形状，并且因此，子栅极中心部分120SC的第一宽度w11A可以小于子栅极边缘部分120SE的第二宽度w12A。此外，主栅极连接部分120ME的第三宽度w21A可以大于子栅极中心部分120SC的第一宽度w11A并且小于子栅极边缘部分120SE的第二宽度w12A。
例如，源极/漏极区140A的突出部分140P与主栅极连接部分120ME之间的分离距离d11A可以大于在以上参照图1至图6描述的集成电路装置100中的源极/漏极区140的突出部分140P与主栅极连接部分120ME之间的分离距离d11。此外，子栅极边缘部分120SE的第二宽度w12A可以大于在以上参照图1至图6描述的集成电路装置100中的子栅极边缘部分120SE的第二宽度w12，但是本发明构思不限于此。
根据示例实施例的制造工艺，第一间隔物层132L(见图21)、第二间隔物层134L(见图21)和覆盖间隔物层136LA(见图21)可以形成在伪栅极结构DG(见图21)上，并且可以通过对第一间隔物层132L、第二间隔物层134L和覆盖间隔物层136LA执行各向异性蚀刻工艺来形成间隔物结构130A。当覆盖间隔物层136LA具有相对大的厚度时，在各向异性蚀刻工艺中，通过覆盖间隔物层136LA，可以相对较少地蚀刻第二间隔物层134L的从多个半导体图案NS上的伪栅极结构DG的侧壁沿水平方向延伸的部分，并且因此，可以保留横向延伸部分134W。
在根据上述实施例的集成电路装置100A中，由于源极/漏极区140A的突出部分140P与主栅极连接部分120ME之间的分离距离d11A相对大，所以可以防止或减小源极/漏极区140A与主栅极连接部分120ME之间的泄漏电流。
图10是示出根据示例实施例的集成电路装置100B的截面图。图11是图10的第一竖直高度LV1处的水平截面图，并且图12是图10的第二竖直高度LV2处的水平截面图。
参照图10至图12，内间隔物172可以设置在源极/漏极区140与栅电极120之间。内间隔物172可设置在多个子栅极部分120S与源极/漏极区140之间，并且栅极绝缘层128可设置在内间隔物172与多个子栅极部分120S中的每一个之间。例如，内间隔物172可以包括氮化硅或氮氧化硅。
如图11所示，内间隔物172可以共形地设置于多个子栅极部分120S中的每一个的凹陷侧壁120SW上。此外，如图12所示，源极/漏极区140的突出部分140P与主栅极连接部分120ME之间的分离距离d11B可以相对大。
在根据上述实施例的集成电路装置100B中，由于源极/漏极区140的突出部分140P与主栅极连接部分120ME之间的分隔距离d11B相对大，所以可以防止或减小源极/漏极区140与主栅极连接部分120ME之间的泄漏电流。
图13至图20B是示出根据一些示例实施例的制造集成电路装置的方法的截面图。图13、图14A、图15A、图16、图17A、图18A、图19A和图20A是示出与沿图1的线A1-A1’截取的截面表面对应的截面表面的示图，图14B、图15B、图19B和图20B是示出与沿图1的线B1-B1’截取的截面表面对应的截面表面的示图，并且图17B和图18B是示出在图17A的第一竖直高度LV1处的水平截面表面的示图。
参照图13，可以在衬底110的上表面110M上交替地并且顺序地形成牺牲层210和沟道半导体层PNS，从而形成牺牲层堆叠210S。可以通过外延工艺形成牺牲层210和沟道半导体层PNS。
在示例实施例中，牺牲层210和沟道半导体层PNS可以各自包括相对于彼此具有蚀刻选择性的材料。例如，牺牲层210和沟道半导体层PNS中的每一个可以包括包含IV族半导体和IV-IV族化合物半导体或III-V族化合物半导体的单晶层，并且牺牲层210和沟道半导体层PNS可以包括不同的材料。在一些实施例中，牺牲层210可以包括SiGe，并且沟道半导体层PNS可以包括晶体硅。
在示例实施例中，外延工艺可以是分子束外延工艺或化学气相沉积(CVD)工艺(诸如气相外延(VPE)工艺或超高真空化学气相沉积(UHV-CVD)工艺)或它们的组合。在外延工艺中，液态前体或气态前体可以用作形成牺牲层210和沟道半导体层PNS所需的前体。
参照图14A和图14B，可以在沟道半导体层PNS上形成沿第一方向(X方向)延伸一定长度的硬掩模图案(未示出)，并且然后，通过使用硬掩模图案作为蚀刻掩模，可以通过对牺牲层210、沟道半导体层PNS和衬底110进行蚀刻来形成牺牲层图案210P和隔离沟槽114T。
随后，可以将绝缘材料填充到隔离沟槽114T中，并且然后，可以通过对绝缘材料的上部进行平坦化来形成填充隔离沟槽114T的隔离层114。可以通过隔离层114在衬底110中限定鳍型有源区FA。
随后，可以去除保留在牺牲层图案210P上的硬掩模图案，并且然后，可以执行从隔离层114的上表面以一定厚度去除隔离层114的一部分的凹陷工艺。在示例实施例中，可以对隔离层114的上表面执行凹陷工艺，使得隔离层114的上表面被设置在与衬底110的上表面110M相同的水平处。在一些实施例中，可以通过执行凹陷工艺来暴露鳍型有源区FA的侧壁的一部分，使得隔离层114的上表面处于比衬底110的上表面110M低的水平处。
参照图15A和图15B，可以在牺牲层图案210P和隔离层114上形成伪栅极结构DG。伪栅极结构DG可以包括伪栅极绝缘层DGI、伪栅极线DGL和伪栅极盖层DGC。
例如，伪栅极线DGL可以包括多晶硅，并且伪栅极覆盖层DGC可以包括氮化硅。伪栅极绝缘层DGI可以包括相对于伪栅极线DGL具有蚀刻选择性的材料，并且例如，可以包括从热氧化物、氧化硅和氮化硅中选择的至少一种材料。
随后，可以在伪栅极结构DG上顺序地形成第一间隔物层132L、第二间隔物层134L和覆盖间隔物层136L。例如，第一间隔物层132L和第二间隔物层134L中的每一个可以包括氮化硅或氮氧化硅，并且覆盖间隔物层136L可以包括氧化硅。然而，本发明构思不限于此。
参照图16，通过对第一间隔物层132L、第二间隔物层134L和覆盖间隔物层136L执行各向异性蚀刻工艺，可以在伪栅极结构DG的两侧中的每一侧上形成间隔物结构130。
在各向异性蚀刻工艺中，设置在伪栅极结构DG和牺牲层图案210P中的每一个的上表面上的覆盖间隔物层136L可以被一起去除。间隔物结构130可以包括第一间隔物132和第二间隔物134，第一间隔物132和第二间隔物134顺序地设置在伪栅极结构DG的侧壁上，并且第二间隔物134的底表面可以被第一间隔物132环绕。在一些实施例中，第二间隔物134的底表面可以面对第一间隔物132，并且第一间隔物132可以在第二间隔物134的底表面与牺牲层图案210P之间延伸。
在图16中，示出了覆盖间隔物层136L被完全去除并且第二间隔物134的侧壁未被覆盖，但是本发明构思不限于此。在一些实施例中，覆盖间隔物层136L的一部分可以保留在第二间隔物134的侧壁的至少一部分上。在这种情况下，可以进一步执行去除覆盖间隔物层136L的附加蚀刻工艺。在一些实施例中，可以不执行去除覆盖间隔物层136L的附加蚀刻工艺，并且可以在形成凹陷区RS1(例如，图17A中的RS1)的后续工艺中去除覆盖间隔物层136L的剩余部分。
参照图17A和图17B，通过对间隔物结构130和伪栅极结构DG两侧的衬底110和牺牲层图案210P(参见图16)的一部分进行蚀刻，凹陷区RS1可以形成在伪栅极结构DG的两侧处(或形成为与伪栅极结构DG的两侧中的每一侧相邻)。当形成凹陷区RS1时，可以将牺牲层图案210P转变为包括彼此间隔开的多个半导体图案NS。例如，多个半导体图案NS可以包括经由牺牲层210彼此间隔开的第一半导体图案NS1至第三半导体图案NS3。
在示例实施例中，在形成凹陷区RS1的工艺中，可以不去除与间隔物结构130竖直重叠的最上面的半导体图案NS(例如，第三半导体图案NS3)的一部分，但是可以去除与间隔物结构130竖直重叠的其它半导体图案NS(例如，第二半导体图案NS2和/或第一半导体图案NS1)。凹陷区RS1的中心宽度可以大于凹陷区RS1的上部宽度，并且多个半导体图案NS和多个牺牲层210可以各自包括设置在与间隔物结构130重叠的部分处的尾部210TL。如图17B所示，在平面图中当牺牲层210的尾部210TL形成时，牺牲层210可以具有哑铃形状。如图17B所示，凹陷区RS1可以具有相对侧壁，每个侧壁向外弯曲。如图17B所示，凹陷区RS1可以具有在凹陷区RS1在第二方向(Y方向)上的中心处或在该中心附近的第一方向(X方向)上的中心宽度，凹陷区RS1可以在伪栅极结构DG附近处具有第一方向(X方向)上的边缘宽度，并且中心宽度可大于边缘宽度。
如上所述，在形成间隔物结构130的工艺中，覆盖间隔物层136L可以覆盖第二间隔物层134L的上表面，并且因此，在各向异性蚀刻工艺中保留的间隔物结构130在第一方向(X方向)上的宽度d12可以相对较大。例如，当间隔物结构130在第一方向(X方向)上的宽度d12相对大时，在形成凹陷区RS1的工艺中，牺牲层210的与间隔物结构130相邻的部分可以较少地暴露于蚀刻气氛，并且因此，可以形成牺牲层210的尾部210TL。
参照图18A和图18B，可以通过在凹陷区RS1中顺序地形成第一半导体层142、第二半导体层144和第三半导体层146来形成源极/漏极区140。例如，可以通过从暴露在凹陷区RS1的内壁处的衬底110的表面、牺牲层210和多个半导体图案NS外延生长半导体材料来形成第一半导体层至第三半导体层142、144和146。第一半导体层至第三半导体层142、144和146可以包括外延生长的Si层、外延生长的SiC层、外延生长的SiGe层和外延生长的SiP层中的至少一个。
随后，可以在间隔物结构130和源极/漏极区140的侧壁上顺序地形成栅极绝缘衬垫152和栅极间绝缘层154。通过对伪栅极结构DG、栅极绝缘衬垫152和栅极间绝缘层154中的每一个的上部进行平坦化，可以去除伪栅极结构DG的伪栅极覆盖层DGC(见图17A)，并且可以暴露伪栅极线DGL的上表面。
参照图19A和图19B，通过去除伪栅极线DGL和伪栅极绝缘层DGI可以形成栅极空间GS，其中，伪栅极线DGL和伪栅极绝缘层DGI中的每一个被栅极间绝缘层154暴露。
随后，可以通过经由栅极空间GS去除保留在鳍型有源区FA上的多个牺牲层210，来暴露多个半导体图案NS中的每一个的上表面的一部分和鳍型有源区FA的上表面的一部分。可以在多个半导体图案NS的相邻半导体图案NS之间以及最下面的半导体图案NS与鳍型有源区FA之间形成子栅极空间GSS。去除多个牺牲层210的工艺可以是例如使用牺牲层210与多个半导体图案NS中的每一个之间的蚀刻选择性的湿法蚀刻工艺。
此外，多个牺牲层210和多个半导体图案NS各自在平面图中可以具有哑铃形状，并且因此，在去除伪栅极线DGL的工艺中，源极/漏极区140的上表面可以不暴露于栅极空间GS。例如，当源极/漏极区140与伪栅极线DGL之间的分离距离相对小时，在去除伪栅极线DGL的工艺中，源极/漏极区140的边缘部分也会暴露于蚀刻气氛，并且会发生去除源极/漏极区140或将栅电极材料填充到被去除的部分中的误差。然而，由于多个牺牲层210和多个半导体图案NS在平面图中具有哑铃形状，所以可以减少或可能防止在去除伪栅极线DGL的工艺中发生错误。
参照图20A和图20B，可以在暴露于栅极空间GS和子栅极空间GSS的表面中的每一个上形成栅极绝缘层128。随后，可以在栅极绝缘层128上形成填充栅极空间GS和子栅极空间GSS的栅电极120。例如，可以在栅极空间GS和子栅极空间GSS中的每一个的内壁上共形地形成功函数控制导电层(未示出)，并且然后，可以在功函数控制导电层上形成掩埋导电层(未示出)以填充栅极空间GS和子栅极空间GSS。随后，可以通过对掩埋导电层的上部进行平坦化使得栅极间绝缘层154的上表面被暴露来形成栅电极120。在示例实施例中，功函数控制导电层可以包括Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlC、TiAlN、TaCN、TaC、TaSiN或它们的组合。掩埋导电层可以包括Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlC、TiAlN、TaCN、TaC、TaSiN或它们的组合。
再次参照图2至图4，可以形成上绝缘层162，随后可以形成穿过上绝缘层162的接触孔166H，随后可以通过用导电材料填充接触孔166H来形成接触插塞166。
根据上述制造集成电路装置100的方法，在形成间隔物结构130的工艺中，第二间隔物层134L的上表面可以被覆盖间隔物层136L覆盖，并且因此，间隔物结构130在第一方向(X方向)上的宽度d12可以相对大。因此，在形成凹陷区RS1的工艺中，多个半导体图案NS可以形成为在平面图中具有哑铃形状，并且在随后的去除伪栅极线DGL的工艺中，源极/漏极区140的上表面可以不暴露于栅极空间GS。在去除伪栅极线DGL的上述工艺中，可以减少或可能防止诸如暴露和去除源极/漏极区140的错误的发生。
图21至图22B是示出根据示例实施例的制造集成电路装置100A的方法的示意图。
参照图21，可以在伪栅极结构DG的上表面和侧壁上顺序地形成第一间隔物层132L、第二间隔物层134L和覆盖间隔物层136LA。覆盖间隔物层136LA的厚度可相对大。
参照图22A和图22B，可以通过对第一间隔物层132L、第二间隔物层134L和覆盖间隔物层136LA执行各向异性蚀刻工艺来形成间隔物结构130A。在各向异性蚀刻工艺中第二间隔物134A可以形成为包括沿水平方向延伸的横向延伸部分134W。
在图22A中，示出了覆盖间隔物层136LA被完全去除并且第二间隔物134A的侧壁不被覆盖，但是本发明构思不限于此。在一些实施例中，覆盖间隔物层136LA的一部分可以保留在第二间隔物134A的侧壁的至少一部分上。在这种情况下，可以进一步执行去除覆盖间隔物层136LA的附加蚀刻工艺。在一些实施例中，可以不执行去除覆盖间隔物层136LA的附加蚀刻工艺，并且可以在形成凹陷区RS1A的后续工艺中去除覆盖间隔物层136LA的剩余部分。
随后，可以通过对与间隔物结构130和伪栅极结构DG的两侧中的每一侧相邻的牺牲层图案210P和衬底110的一部分进行蚀刻，来与伪栅极结构DG的两侧中的每一侧邻近(例如，相邻)地形成凹陷区RS1A。
如上所述，在形成间隔物结构130A的工艺中，第二间隔物层134L的上表面可以被覆盖间隔物层136LA覆盖，并且因此，在各向异性蚀刻工艺中保留的间隔物结构130A在第一方向(X方向)上的宽度d13可以相对大。例如，当间隔物结构130A在第一方向(X方向)上的宽度d13相对大时，在形成凹陷区RS1A的工艺中，牺牲层210的与间隔物结构130A相邻的部分可以较少地暴露于蚀刻气氛，并且因此，可以形成牺牲层210的尾部210TL。
随后，可以通过执行与以上参照图18A至图20B描述的工艺类似的工艺来形成集成电路装置100A。
图23至图25是示出根据示例实施例的制造集成电路装置100B的方法的示图。
参照图23，在形成凹陷区RS1的结构中，可以通过使用各向异性蚀刻工艺去除牺牲层210的暴露于凹陷区RS1的内部的部分，从而在多个半导体图案NS之间形成凹进区RSE。在示例实施例中，可以通过执行例如使用牺牲层210与多个半导体图案NS之间的蚀刻选择性的湿法蚀刻工艺来形成凹进区RSE。在湿法蚀刻工艺中，例如，包括SiGe的牺牲层210可以比包括Si的多个半导体图案NS被蚀刻得更快，因此，可以形成凹进区RSE。
参照图24，可以在伪栅极结构DG的上表面、间隔物结构130的侧壁、凹陷区RS1的内壁以及凹进区RSE的内壁上共形地形成内隔离物层172L。内间隔物层172L可形成为具有足以填充凹进区RSE的内部的厚度。在一些实施例中，如图24所示，内间隔物层172L可以沿伪栅极结构DG的上表面和间隔物结构130的侧壁具有恒定的厚度。
参照图25，可通过对内间隔物层172L执行各向异性蚀刻工艺来将内隔离物172保留在凹进区RSE中。在各向异性蚀刻工艺中，可以去除设置在伪栅极结构DG的上表面和间隔物结构130的侧壁上以及在凹陷区RS1中的内间隔物层172L的部分。
随后，可以通过执行与以上参照图18A至图20B描述的工艺类似的工艺来形成集成电路装置100B。
尽管已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是将理解的是，在不脱离所附权利要求的范围的情况下，可以在形式和细节上对其进行各种改变。上述公开的主题应被认为是说明性的而非限制性的，并且所附权利要求旨在覆盖落入本发明构思的范围内的所有这样的修改、增强和其它实施例。因此，在法律允许的最大程度上，范围由所附权利要求及其等同物的最宽可允许解释来确定，并且不应受到前述详细描述的约束或限制。

Claims (24)

1.一种集成电路装置，包括：
鳍形有源区，其从衬底突出并沿第一方向延伸；
多个半导体图案，其位于所述鳍形有源区的上表面上并且与所述鳍形有源区的上表面间隔开，所述多个半导体图案包括沟道区和最上面的半导体图案，所述最上面的半导体图案是所述多个半导体图案中离所述鳍形有源区的上表面最远的一个半导体图案；
栅电极，其在所述多个半导体图案上沿垂直于所述第一方向的第二方向延伸，所述栅电极包括在所述最上面的半导体图案上沿所述第二方向延伸的主栅极部分以及位于所述多个半导体图案中的两个相邻的半导体图案之间的子栅极部分；以及
源极/漏极区，其分别位于所述栅电极的相对侧上并且连接到所述多个半导体图案，
其中，所述子栅极部分包括子栅极中心部分和子栅极边缘部分，所述子栅极边缘部分在所述第二方向上彼此间隔开并且分别包括所述子栅极部分的相对端部，以及
其中，在第一水平截面图中，所述子栅极中心部分在所述第一方向上的第一宽度小于所述子栅极边缘部分中的一个子栅极边缘部分在所述第一方向上的第二宽度。
2.如权利要求1所述的集成电路装置，其中，所述子栅极部分包括在所述第一方向上彼此间隔开的一对凹面侧壁，并且所述一对凹面侧壁向内凹陷，并且
所述源极/漏极区中的每一个包括朝向所述子栅极部分的所述一对凹面侧壁中的相应一个凹面侧壁突出的突出部分。
3.如权利要求2所述的集成电路装置，其中，所述子栅极边缘部分中的每一个包括与所述源极/漏极区中的相应一个源极/漏极区相邻的尾部。
4.如权利要求3所述的集成电路装置，还包括分别位于所述主栅极部分的相对侧壁上的间隔物结构，所述间隔物结构中的一个间隔物结构与所述子栅极边缘部分中的一个子栅极边缘部分的尾部在所述第二方向上重叠。
5.如权利要求4所述的集成电路装置，其中，在所述第一水平截面图中，所述子栅极边缘部分中的所述一个子栅极边缘部分的尾部位于所述间隔物结构中的所述一个间隔物结构与所述源极/漏极区中的一个源极/漏极区的突出部分之间。
6.如权利要求2所述的集成电路装置，其中，所述多个半导体图案中的每一个包括在所述第一方向上彼此间隔开的一对凹面侧壁，并且所述多个半导体图案中的每一个的所述一对凹面侧壁向内凹陷，并且
所述多个半导体图案中的每一个的所述一对凹面侧壁分别接触所述源极/漏极区的突出部分。
7.如权利要求1所述的集成电路装置，其中，所述主栅极部分包括主栅极连接部分，所述主栅极连接部分与所述多个半导体图案相邻并且不与所述多个半导体图案竖直重叠，并且
所述主栅极连接部分在所述第一方向上的第三宽度小于所述子栅极边缘部分中的一个子栅极边缘部分在所述第一方向上的所述第二宽度。
8.如权利要求7所述的集成电路装置，其中，所述多个半导体图案中的每一个包括与所述主栅极连接部分相邻的尾部，并且
所述多个半导体图案中的每一个的尾部在所述第一方向上向外突出超过所述主栅极连接部分的侧壁。
9.如权利要求8所述的集成电路装置，其中，在第二水平截面图中，所述多个半导体图案中的每一个的尾部的边缘在所述第一方向上与所述主栅极连接部分的侧壁间隔开。
10.如权利要求2所述的集成电路装置，还包括位于所述子栅极部分和所述源极/漏极区中的一个源极/漏极区之间的内间隔物，
其中，所述内间隔物在所述子栅极部分的所述一对凹面侧壁中的相应的一个凹面侧壁上共形地延伸。
11.如权利要求10所述的集成电路装置，还包括位于所述子栅极部分和所述内间隔物之间以及位于所述子栅极部分和所述多个半导体图案中的两个相邻半导体图案之间的栅极绝缘层。
12.如权利要求1所述的集成电路装置，还包括间隔物结构，所述间隔物结构包括顺序地堆叠在所述主栅极部分的侧壁上的第一间隔物和第二间隔物，
其中，所述第二间隔物包括在所述最上面的半导体图案上沿所述第一方向从所述主栅极部分的侧壁延伸的横向延伸部分。
13.如权利要求12所述的集成电路装置，其中，所述子栅极边缘部分中的每一个包括与所述源极/漏极区中的相应一个源极/漏极区相邻的尾部，并且
所述子栅极边缘部分中的一个子栅极边缘部分的尾部与所述第二间隔物的横向延伸部分在所述第二方向上重叠。
14.一种集成电路装置，包括：
鳍形有源区，其从衬底突出并沿第一方向延伸；
多个半导体图案，其位于所述鳍形有源区的上表面上并且与所述鳍形有源区的上表面间隔开，所述多个半导体图案包括沟道区和最上面的半导体图案，所述最上面的半导体图案是所述多个半导体图案中离所述鳍形有源区的上表面最远的一个半导体图案；
栅电极，其在所述多个半导体图案上沿垂直于所述第一方向的第二方向延伸，所述栅电极包括在所述最上面的半导体图案上沿所述第二方向延伸的主栅极部分以及位于所述多个半导体图案中的两个相邻的半导体图案之间的子栅极部分；以及
源极/漏极区，其分别位于所述栅电极的相对侧面上并且连接到所述多个半导体图案，所述源极/漏极区中的每一个包括朝向所述栅电极突出的突出部分，
其中所述子栅极部分的在所述第二方向上的相对边缘部分中的每一个包括与所述源极/漏极区中的相应一个源极/漏极区相邻的尾部。
15.如权利要求14所述的集成电路装置，还包括在所述主栅极部分的侧壁上的间隔物结构，
其中，所述子栅极部分的尾部位于所述间隔物结构与所述源极/漏极区中的一个源极/漏极区的突出部分之间。
16.如权利要求15所述的集成电路装置，其中，所述子栅极部分的尾部部分与所述间隔物结构在所述第二方向上重叠。
17.如权利要求14所述的集成电路装置，其中，所述子栅极部分包括子栅极中心部分和子栅极边缘部分，所述子栅极边缘部分在所述第二方向上彼此间隔开并且分别包括所述子栅极部分的所述相对边缘部分，
所述主栅极部分包括主栅极连接部分，所述主栅极连接部分与所述多个半导体图案相邻并且不与所述多个半导体图案竖直重叠，并且
在水平截面图中，所述子栅极中心部分在所述第一方向上的第一宽度和所述主栅极连接部分在所述第一方向上的第三宽度都小于所述子栅极边缘部分中的一个子栅极边缘部分在所述第一方向上的第二宽度。
18.一种集成电路装置，包括：
鳍形有源区，其从衬底突出并且沿第一方向延伸；
多个半导体图案，其位于所述鳍形有源区的上表面上并且与所述鳍形有源区的上表面间隔开，所述多个半导体图案包括沟道区和最上面的半导体图案，所述最上面的半导体图案是所述多个半导体图案中离所述鳍形有源区的上表面最远的一个半导体图案；
栅电极，其在所述多个半导体图案上沿垂直于所述第一方向的第二方向延伸，所述栅电极包括在所述最上面的半导体图案上沿所述第二方向延伸的主栅极部分以及位于所述多个半导体图案中的两个相邻的半导体图案之间的子栅极部分；以及
源极/漏极区，其分别位于所述栅电极的相对侧面上并且连接到所述多个半导体图案，
其中，所述子栅极部分具有哑铃形水平截面表面。
19.如权利要求18所述的集成电路装置，其中，所述子栅极部分包括子栅极中心部分和子栅极边缘部分，所述子栅极边缘部分在所述第二方向上彼此间隔开并且分别包括所述子栅极部分的相对端部，
所述主栅极部分包括主栅极连接部分，所述主栅极连接部分与所述多个半导体图案相邻并且不与所述多个半导体图案竖直重叠，以及
在水平截面图中，所述子栅极中心部分在所述第一方向上的第一宽度和所述主栅极连接部分在所述第一方向上的第三宽度都小于所述子栅极边缘部分中的一个子栅极边缘部分在所述第一方向上的第二宽度。
20.如权利要求18所述的集成电路装置，其中，所述源极/漏极区中的每一个包括朝向所述栅电极突出的突出部分，并且
所述子栅极部分的边缘部分包括与所述源极/漏极区中的一个源极/漏极区相邻的尾部。
21.如权利要求20所述的集成电路装置，还包括位于所述主栅极部分的侧壁上的间隔物结构，
其中，所述子栅极部分的所述尾部位于所述间隔物结构与所述源极/漏极区中的一个源极/漏极区的所述突出部分之间，并且
所述子栅极部分的所述尾部与所述间隔物结构在所述第二方向上重叠。
22.如权利要求20所述的集成电路装置，还包括在所述子栅极部分和所述源极/漏极区中的所述一个源极/漏极区之间的内间隔物，
其中，所述内间隔物在所述子栅极部分的凹面侧壁上共形地延伸。
23.如权利要求21所述的集成电路装置，其中，所述间隔物结构包括顺序地堆叠在所述主栅极部分的侧壁上的第一间隔物和第二间隔物，并且
所述第二间隔物包括位于所述最上面的半导体图案上沿所述第一方向从所述主栅极部分的侧壁延伸的横向延伸部分。
24.如权利要求23所述的集成电路装置，其中，所述子栅极部分的所述尾部与所述第二间隔物的所述横向延伸部分在所述第二方向上重叠。
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