CN1469428A - 制造半导体器件的方法 - Google Patents

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Abstract

本发明提供一种制造半导体器件的方法。其包括：形成多个图案于衬底上，其中图案藉层叠和图案化第一导电层、氮化硅掩模层和金属掩模层于衬底上形成；沿包括图案的外形沉积第一氧化硅层；蚀刻第一氧化硅层以形成具有较氮化硅掩模层顶部低的高度的氧化硅间隔壁，使得部分地露出图案横向侧的顶部，且同时蚀刻金属掩模层以露出氮化硅掩模层，其中金属掩模层防止氮化硅掩模层的损失；形成氮化硅间隔壁于氧化硅间隔壁的表面和图案的横向侧上；形成第二氧化硅层于形成有氮化硅间隔壁的整个结构上；选择性蚀刻第二氧化硅层以露出氮化硅层间隔壁及形成部分延伸至图案顶部的自对准接触孔；及通过以第二导电层填入自对准接触孔而形成自对准接触结构。

Description

制造半导体器件的方法
技术领域
本发明涉及一种制造半导体器件的方法；尤其是制造可减少半导体存储单元的寄生电容的方法。
背景技术
随着半导体器件的集成度越发提高，更加难以通过利用光阻挡层(photoregistry)获致图案形成工艺的重叠精度和工艺容限。因此，自对准接触(以下称为SAC)工艺特别地被采用且适用于解决此问题。SAC工艺为一蚀刻工艺，其藉使用先前所沉积的材料自身而非外加的掩模来蚀刻物体。因为此一特性，此SAC工艺于制造半导体器件时会明显地减少费用。该SAC工艺本身使用数种达成有效蚀刻的方法，在这些不同的方法中，氮化物层被代表性地用来当作蚀刻阻挡层。
因此，SAC蚀刻工艺首先以氮化物层围绕包括栅极电极等的导电图案的横向部和顶部，且在氧化物层较氮化物层蚀刻得更快的条件下而蚀刻绝缘层。
此时，多晶氮化硅层和多晶氧化硅层分别代表氮化物层和氧化物层。尤其是，介电常数约7.5的多晶氮化硅层具有高于介电常数约为3.9的多晶氧化硅层的介电常数。
用于接触孔的插塞结构，其由SAC工艺所形成，乃应用于半导体存储器件，如动态随机存取存储器(DRAM)。例如，假使藉SAC工艺针对位线形成电容孔洞，亦即，假使SAC工艺籍蚀刻位线间的空隙形成电容孔洞，位线及电容接触插塞，也就是说，该位线的电容量较传统接触结构增加，在传统接触结构中，电荷贮存电极以氧化物层绝缘，如用多晶氧化硅层。然而，位线电容的增加变成单元电容量减少的一个因素。
已有无数的尝试，欲克服以SAC工艺施加氮化物层所导致的单元电容量减少问题。图1是显示以传统方法制造的半导体器件的剖面图，其提出来用以解决因SAC工艺所引起的单元电容量减少的问题。
参照图1，包括由氮化硅层形成且覆盖导电层11的掩模层12和由多晶硅、钨(W)、钛(Ti)或氮化钛(TiN)构成的金属层11的导电图案13形成于衬底10上。特别是，导电图案13被构图成线条形式，该线条形式以导电图案13间的预设距离S所隔开。
在每个导电图案13的横向侧，包括氧化硅层间隔壁14和氮化硅层间隔壁15的双重间隔壁得以形成。氧化硅层间隔壁14特别地形成，其高度小于使用氮化硅层的掩模层12的顶部，以部分露出导电图案13横向侧的顶部。氮化硅层间隔壁15为双重间隔壁结构的外部间隔壁，其被连续地形成在导电图案13的露出的横向部分和氧化硅层间隔壁14上。
如其自身的名称所示的那样，氧化硅层间隔壁14由以化学气相沉积(以下称作CVD)技术所沉积的氧化硅层构成，直到具有大于约300的厚度，该厚度由掩模层12顶部测量至氧化硅层间隔壁14。同时，另一项可能是形成较掩模层12底部为低的氧化硅层间隔壁14的顶部。
在导电图案13和衬底10上，绝缘层16以具有SAC接触孔的氧化硅层建构而形成。绝缘层部分地扩张到每一导电图案13的顶部上且露出位于导电图案13间预设距离S内的氮化硅层间隔壁15。
该SAC接触孔填充以插塞17且自对准在导电图案13上而形成SAC结构。此插塞17，除上述的形式，亦可经由传统的光蚀刻工艺(photo etchingprocess)以预设的图案形式加以构图。
依照如上所述的传统方法，该导电图案，如包括氧化硅层间隔壁和氮化硅层间隔壁的双重间隔壁形成于位线的横向侧上。此双重间隔壁结构使降低在SAC接触孔内的导电层和插塞间的负载电容成为可能，因导电层的横向侧由具有低介电常数的氧化硅层间隔壁所包围。
然而，在建议来实施图1所示方法的韩国专利申请特许公告第2000-0048819号中，其公开了形成每一导电图案的困难，例如，在位线横向侧的氧化硅层间隔壁，其高度低于氮化硅层所建构的掩模层顶部，因氧化硅层和氮化硅层间的蚀刻选择比于具有微形的实际晶片中并不高。换句话说，由氮化硅层建构而成的掩模层在处理步骤中会不可避免地损坏，因此在实际工艺的应用并不可行。
发明内容
因此，本发明的目的在于提供一种半导体器件的制造方法，其能够在形成包括氧化硅层和氮化硅层间隔壁的用以降低负载电容的双重间隔壁时，防止由氮化硅层所建构成的掩模层的损失。
依照本发明的一个方面，提供一种方法，其为制造半导体器件的方法，包括步骤：
形成多个图案于衬底上，其中该图案藉层叠和图案化第一导电层、氮化硅掩模层和金属掩模层于衬底上而形成；
沿着包括图案的外形沉积第一氧化硅层；
蚀刻第一氧化硅层，以形成具有较氮化硅掩模层顶部更低的高度的氧化硅间隔壁，使得图案横向侧的顶部部分地露出，且同时蚀刻金属掩模层以露出氮化硅掩模层，其中金属掩模层防止氮化硅掩模层的损失；
形成氮化硅间隔壁于氧化硅间隔壁的表面和图案的横向侧；
形成第二氧化硅层于形成有氮化硅间隔壁的整个结构上；
选择性地蚀刻第二氧化硅层以露出氮化硅层间隔壁，及形成部分延伸至图案顶部的自对准接触孔；以及
通过以第二导电层填入自对准接触孔，而形成自对准接触结构。
依照本发明的另一方面，提供一种方法，其为制造半导体器件的方法，包括步骤：
形成第一层间绝缘层于衬底上，该衬底建构有包括栅极、电容接触区域和位线接触区域的晶体管；
选择性蚀刻第一层间绝缘层，以形成露出位线接触区域的位线接触孔；
形成数个通过位线接触孔接触至位线接触区域的位线图案，形成氮化硅掩模层于位线图案上，及形成金属掩模层于氮化硅掩模层上；
沉积氧化硅层，其沿着包括位线图案的外形；
蚀刻氧化硅层，以形成具有较氮化硅掩模层顶部低的高度的氧化硅间隔壁，使得部分地露出位线图案横向侧的顶部，且同时蚀刻金属掩模层以露出氮化硅掩模层，其中金属掩模层防止氮化硅掩模层的损失；
形成氮化硅间隔壁于位线图案的横向侧和氧化硅层间隔壁的表面；
形成第二层间绝缘层于形成有氮化硅间隔壁的整个结构上；
选择性地蚀刻第二层间绝缘层以露出氮化硅层间隔壁于电容器接触区域上，及形成部分扩张至每一位线图案上方的自对准接触孔；以及
通过以导电层填入自对准接触孔以形成自对准接触结构。
依照本发明的再一个方面，还提供一种制造半导体器件的方法，其具有用以在电容导电层形成时以位线横向侧上的间隔壁来降低负载电容量的特别结构。其中，氧化硅层间隔壁利用氧化硅层形成得具有比位线的氮化硅层掩模层顶部低的高度，同时，氮化硅层间隔壁形成于位线的露出的横向侧和氧化硅层间隔壁的表面上。此外，为了防止在形成氧化硅层间隔壁的蚀刻过程中，氧化硅层和氮化硅层间的蚀刻选择比的限制所导致的氮化硅层掩模层的损失，形成具有双重硬掩模结构的、层叠在氮化硅层掩模层上的金属掩模层，且蚀刻氧化硅层以在形成氧化硅层间隔壁时去除金属掩模层。
附图说明
本发明中如上所述及其它目的和特征，将经由下列优选实施例的叙述连同相关图示而趋于明显，其中：
图1为依照建议以解决单元电容量减少的问题的传统方法制造的半导体器件的剖面图；
图2为本发明优选实施例所适用的半导体器件的平面图；
图3为图2中沿A-A′方向的剖面图，其图示依本发明优选实施例的、具有自对准接触(SAC)结构的半导体器件；以及
图4A至4H为显示图3所图示半导体器件的制造过程的剖面图。
附图中的附图标记说明如下：
10   衬底                    11    导电层
12   掩模层                  13    导电图案
14   氧化硅层间隔壁          15    氮化硅层间隔壁
16   绝缘层                  17    插塞
200  衬底                    201   有源区域
202  场氧化层                204A  焊盘电极
204B 焊盘电极                205A  源极区域
205B 漏极区域                206   第一层间绝缘层
207  位线接触孔              208   接触线
210  掩模层                  211   位线导电图案
212  氧化硅层间隔壁             214  氮化硅层间隔壁
216  第二层间绝缘层             218  SAC接触孔
220  电容器导电层
具体实施方式
本发明的其它目的和方面，将经由下列优选实施例的叙述连同相关图示而趋于明显，其相关如下。
图2为依据本发明的优选实施例所应用的半导体器件的剖面图，尤其是，一存储单元区域示于图2中。图3为图2中沿A-A′方向的剖面图，其图示依本发明优选实施例的具有自对准接触(SAC)结构的半导体器件。
参照图2和图3，一包括提供至字线(word line)的栅极203，如源极区域205A的电容接触区域和如漏极区域205B的位线(bit line)接触区域的晶体管形成于半导电衬底200上。在此，半导电衬底200藉由场氧化物层202而被分成有源区域201和器件分隔区(device division area)。还可形成焊盘电极(pad electrode)204A和204B，以减少形成于晶体管的源极和漏极区域205A和205B上的接触孔的长径比。
在晶体管和衬底200上，一具有位线接触孔207以露出接触漏极区域205B的焊盘电极204B的第一层间绝缘层206得以形成。
一位线导电图案211形成于第一层间绝缘层206上，该图案包括藉由位线接触孔207电连接至漏极区域205B的位线208、以及由氮化硅层建构且层叠于位线208上的掩模层210。每一位线导电图案211均以线条形式图案化，且接触电容接触区域，即源极区域205A的焊盘电极204A位于位线导电图案211之间设定的空间下方。
在每一位线导电图案211的横向侧，是包括氧化硅层间隔壁212和氮化硅层间隔壁214的双重间隔壁。该氧化硅层间隔壁212以低于掩模层210顶部的高度而形成。在此，氧化硅层间隔壁212，如同其名所示那样，是通过应用化学气相沉积(以下称作CVD)技术形成的。
氮化硅层间隔壁214为双重间隔壁的外部间隔壁，其连续地形成于氧化硅层间隔壁212的表面和每一位线导电图案211的横向侧。
一第二层间绝缘层216形成于位线导电图案211和第一层间绝缘层206上。一自对准接触(以下称作SAC)孔218形成于第二层间绝缘层216上，其露出覆盖如源极区域205A的电容器接触区域的氮化硅层间隔壁214，并部分延伸到每一位线导电图案211的顶部上。
该SAC接触孔218以电容器导电层220填充，其在位线导电图案211中藉自对准方式形成SAC结构。如图3中所示，电容器导电层220以接触插塞形式形成，并经由传统光阻挡层(photo registry)构图成贮存电极图案。
图4A至4H是图示制造图3所述的半导体器件的过程的剖面图。参照图4A至4H，制造半导体器件的过程将被更详细解释。
图4A描述形成位线导电图案211的步骤。传统的器件分离工艺，如场氧化层202经由硅的局部氧化(以下称作LOCOS)工艺形成在衬底200上，以区分有源区域和器件分离区域。
其次，一晶体管形成于衬底200的有源区域(未显示)上。亦即，一薄栅极氧化层(未显示)藉应用热氧化工艺于有源区域的表面成长，然后被用于当作字线(word line)的晶体管栅极203形成于其上。优选的是，以多重结构(polycide structure)形成栅极203，该多重结构层叠有通过传统掺杂工艺，如扩散工艺、离子注入工艺或原位掺杂(in-situ doping)工艺，掺以高浓度杂质的多晶硅层和硅化钨层。虽未图示，但是在栅极203的顶部上，以氧化硅层或氮化硅层构建有一硬掩模，且在栅极203的横向侧上，以氧化硅层或氮化硅层形成有间隔壁。
接着，栅极203用作离子注入杂质的掩模，以形成源极区域205A和漏极区域(未显示)于有源区域的表面上。前述掺杂区域中的一个是接触至电容贮存电极的电容器接触区，另一个是接触到位线的位线接触区域。
在本发明的优选实施例中，当漏极区域205B(参照图2)为位线接触区域时，源极区域205A为电容接触区域。
一绝缘层(未显示)接着沉积于晶体管和衬底200上，且藉光蚀刻工艺而蚀刻。在被蚀刻绝缘层的整个表面上，连续地沉积和图案化一掺杂多晶硅层，以形成被接触至源极和漏极区域205A和205B(详如图2)的焊盘电极204A和204B(详如图2)。还可以藉由使用SAC工艺形成焊盘电极204A和204B。
通过利用均具优良平坦化特性的硼磷硅玻璃或未掺杂的硅玻璃，一第一层间绝缘层206形成于衬底200的整个表面上，该衬底以形成焊盘电极204A和204B而完成。然后，回流(reflow)工艺、回蚀(etchback)工艺或化学机械抛光(以下称作CMP)工艺被用于平坦化第一层间绝缘层206。在平坦化后，进行后续的光蚀刻工艺以蚀刻第一层间绝缘层206，从而形成位线接触孔207(参考图2)以露出接触至漏极区域205B(参考图2)的焊盘电极204B。
如钨(W)、钛(Ti)或氮化钛(TiN)的金属层得以沉积，以填充位线接触孔207直到具有约1000至约2000范围内的一厚度，且氮化硅层接着以约1500至约3000范围内的一厚度沉积于其上。然后，在氮化硅层的顶部，被用作硬掩模的金属层，如钨(W)、硅化钨(WSi)或氮化钨(WN)被沉积直到具有约200至约2000范围内的一厚度。
此作为硬掩模的金属层、氮化硅层和填充位线接触孔207的金属层藉由光蚀刻工艺图案化，使得包括位线208和由氮化硅层构成的掩模层210的线型位线导电图案211、以及层叠在线型位线导电图案211上的金属掩模层221得以形成。因而，金属掩模层221和以氮化硅层建构的掩模层210建立起一个双重掩模层。除了金属外，位线208还可采用掺杂多晶硅。
参照图4B，氧化硅层212′依照包括金属掩模层221的整个外形轮廓，沉积来具有约50至约2000的厚度。此外，对氧化硅层212′优选的是，采用藉由等离子体增强化学气相沉积(以下称作PECVD)技术、高温氧化(以下称作HTO)工艺或中温氧化(以下称作MTO)工艺所产生的氧化层。
参照图4C，以提供氧化硅层和氮化硅层之间的高蚀刻选择比的条件，对氧化硅层212′(显示于图4B中)进行各向异性蚀刻工艺，使得氧化硅层间隔壁212以低于掩模层210顶部的高度而形成，以部分地露出位线导电图案211的顶部和横向侧。此时，蚀刻工艺被施行，直到层间绝缘层206的高度低于位线208，或直到第一层间绝缘层206的顶部表面露出。
此各向异性蚀刻工艺采用以氧气、氩气和一种气体混合物混合而成的气体，该气体混合物中，氟和碳以约1比约1.5的比例混合，如选自包括C4F8、C5F8、CH2F2和C4F6的组中的任一种。在各向异性蚀刻工艺后，氧化硅层间隔壁212的一部分可以用如HF的氟基蚀刻剂或稀释为300∶1的缓冲氧化物蚀刻剂(BOE)加以蚀刻，以增加接触的开孔(opening)。
另外，于制造半导体器件的传统方法中，获致如上所述的氧化硅层和氮化硅层间的蚀刻选择比是受到局限的，因此，当试图获得所需的蚀刻外形轮廓时，采用氮化硅层的掩模层210的损失是无法避免的。因此，位线损失和错误的蚀刻外形轮廓可能于形成后续电容器接触孔的SAC蚀刻工艺中产生。为此原因，依照本发明，金属掩模层221层叠在氮化硅层建构成的掩模层210上，使得金属掩模层221于形成氧化硅层间隔壁212时，藉适当控制金属掩模层221的厚度和蚀刻条件而同时移除。
参照图4D，氮化硅层213藉由应用低压化学气相沉积(以下称作LPCVD)技术，沿着其中氧化硅层间隔壁212部分地形成在位线导电图案211的横向侧上的整体外形轮廓而沉积，直到具有约50至约500的厚度。
接着参照图4E，氮化硅层213被各向异性地蚀刻，以形成氮化硅层间隔壁214于露出的位线导电图案211的横向侧和氧化硅层间隔壁212的表面。该氮化硅层间隔壁214在施行蚀刻工艺以形成SAC结构时，用作遮蔽位线导电图案211的肩部。形成氮化硅层间隔壁214的各向异性蚀刻工艺可省略，亦即氮化硅层213被保留以覆盖位线导电图案211和氧化硅层间隔壁212。
参照图4F，藉由沉积厚度为约3000至约10000的氧化硅层而形成第二层间绝缘层216于整个结构上，该结构中形成有氮化硅层间隔壁214。
参照图4G，第二层间绝缘层216以光阻挡层薄膜涂覆，其依序利用用于形成SAC结构的掩模来曝光和显影，使得形成敞开SAC形成区域的光阻挡层图案(未显示)。然后，第二层间绝缘层216藉使用光阻挡层图案当作蚀刻掩模，在氧化硅层和氮化硅层间具有高蚀刻选择比的条件下，作各向异性蚀刻，以形成露出源极区域205A、接触源极区域205A的焊盘电极204A、或氮化硅层间隔壁214的顶部的SAC接触孔218。
参照图4H，光阻挡层图案经由灰化(ashing)和剥离(strip)工艺而移除。在移除后，填充SAC接触孔218的电容器导电层220，例如掺杂多晶硅层藉使用CVD技术沉积而成。于沉积后，电容器导电层220藉回蚀过程或CMP技术而移除，直到露出第二层间绝缘层216的顶面，使得电容器导电层220仅在SAC结构接触孔218内部以插塞形式(plug form)保留。
此外，作为选择地，电容器导电层220可藉传统光蚀刻工艺，以贮存电极图案的形式构图。
接着，通常采用的电容器形成工艺，被应用以形成包括经由SAC接触孔218电接触源极区域205A的贮存电极、介电层和平板电极的电容器(未示出)。
依照本发明的如前所述优选实施例，因位线208的横向侧由介电常数低于氮化硅层的氧化硅层间隔壁212包围，所以可以降低位线208和SAC接触孔内218内电容器导电层220间的负载电容量，即位线电容量。此外，氧化硅间隔壁212的顶部位于比由氮化硅层所建构的掩模层210低的位置的事实导致仅有氮化硅层间隔壁214在位线导电图案211的角落被保留。因此，即使在形成SAC结构的光蚀刻工艺中产生误对齐时，此氮化硅间隔壁214提供一肩部边界区，以堵塞(block)住位线208和电容器导电层220间的电路短路。
为了增强降低负载电容量的效果，氧化硅层间隔壁212的顶部优选地形成来使得其高于采用氮化硅层的掩模层210的底部，但低于掩模层210的厚度的一半。
此外，如由上述本发明优选实施例所看到的那样，金属掩模层221在各向异性蚀刻以形成氧化硅层间隔壁212的过程中防止掩模层210损失。
依照本发明的优选实施例，具有降低负载电容量的效果，如位线等，其因而提高了单元电容量。还可以防止位于位线顶部上的采用氮化硅层的掩模层的损失。最终，这些优点影响了半导体的功能、以及半导体器件的产量。
虽然本发明依照上述特定优选实施例进行了叙述，但显然的是，本领域技术人员可以在不偏离本发明的如所附权利要求所定义的范畴的情况下，对其作不同的变化和修改。

Claims (17)

1.一种制造半导体器件的方法，包括步骤：
形成多个图案于衬底上，其中该图案藉层叠和图案化第一导电层、氮化硅掩模层和金属掩模层于衬底上而形成；
沿着包括该图案的外形沉积第一氧化硅层；
蚀刻第一氧化硅层，以形成具有较氮化硅掩模层顶部更低的高度的氧化硅间隔壁，使得部分露出图案横向侧的顶部，且同时蚀刻金属掩模层以露出氮化硅掩模层，其中金属掩模层防止氮化硅掩模层的损失；
形成氮化硅间隔壁于氧化硅间隔壁的表面和图案的横向侧上；
形成第二氧化硅层于其中形成有氮化硅间隔壁的整个结构上；
选择性地蚀刻第二氧化硅层以露出氮化硅层间隔壁，及形成部分延伸至图案顶部的自对准接触孔；以及
通过以第二导电层填入自对准接触孔，而形成自对准接触结构。
2.如权利要求1所述的方法，其中，金属掩模层以约200至约2000的厚度形成。
3.如权利要求2所述的方法，其中，金属掩模层包括自钨、硅化钨和氮化钨所组成的组中选出的任一种材料。
4.如权利要求1所述的方法，其中，每一氧化硅间隔壁和氮化硅间隔壁以约50至约2000的厚度形成。
5.如权利要求1所述的方法，其中，氧化硅间隔壁的形成藉由各向异性地蚀刻氧化硅层和金属掩模层而实现。
6.如权利要求5所述的方法，其中，氧化硅层的各向异性蚀刻藉使用通过将氟和碳以约1.5比约1的比例混合而成的气体来进行。
7.如权利要求1所述的方法，还包括以氟基蚀刻剂来蚀刻第一氧化硅层的步骤。
8.如权利要求6所述的方法，其中，该混合气体是自C4F8、C5F8和C4F6所组成的组中选出的任一种气体。
9.如权利要求1所述的方法，其中，第一导电层由金属形成。
10.一种制造半导体器件的方法，包括步骤：
形成第一层间绝缘层于衬底上，该衬底建构有包括栅极、电容接触区域和位线接触区域的晶体管；
选择性蚀刻第一层间绝缘层，以形成露出位线接触区域的位线接触孔；
形成数个通过位线接触孔接触至位线接触区域的位线图案，形成氮化硅掩模层于位线图案上，及形成金属掩模层于氮化硅掩模层上；
沿着包括位线图案的外形沉积氧化硅层；
蚀刻氧化硅层，以形成具有较氮化硅掩模层顶部低的高度的氧化硅间隔壁，使得部分地露出位线图案横向侧的顶部，且同时蚀刻金属掩模层以露出氮化硅掩模层，其中金属掩模层防止了氮化硅掩模层的损失；
形成氮化硅间隔壁于位线图案的横向侧和氧化硅层间隔壁的表面上；
形成第二层间绝缘层于其中形成有氮化硅间隔壁的整个结构上；
选择性地蚀刻第二层间绝缘层以露出电容器接触区域上的氮化硅层间隔壁，及形成部分扩张至每一位线图案上方的自对准接触孔；以及
通过以导电层填入自对准接触孔而形成自对准接触结构。
11.如权利要求10所述的方法，其中，金属掩模层以约200至约2000的厚度形成。
12.如权利要求11所述的方法，其中，金属掩模层包括自钨、硅化钨和氮化钨所组成的组中选出的任一种材料。
13.如权利要求10所述的方法，其中，每一氧化硅间隔壁和氮化硅间隔壁以约50至约2000的厚度形成。
14.如权利要求10所述的方法，其中，氧化硅间隔壁藉由各向异性地蚀刻氧化硅层和金属掩模层而实现。
15.如权利要求14所述的方法，其中，氧化硅层的各向异性蚀刻藉使用通过将氟和碳以约1.5比约1的比例混合而成的气体来进行。
16.如权利要求15所述的方法，其中，混合气体是自C4F8、C5F8、CH2F2和C4F6所组成的组中选出的任一种气体。
17.如权利要求10所述的方法，其中，导电层由金属形成。
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