CN113130400A - 集成芯片的制造方法 - Google Patents

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CN113130400A CN202110095878.8A CN202110095878A CN113130400A CN 113130400 A CN113130400 A CN 113130400A CN 202110095878 A CN202110095878 A CN 202110095878A CN 113130400 A CN113130400 A CN 113130400A
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林京毅
杨智铨
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Abstract

本公开的实施例涉及一种集成芯片的制造方法。此方法包括：在半导体基底的第一部分的上方形成具有第一掺杂类型的外延结构。在外延结构的上方与半导体基底的第一部分的上方，形成半导体基底的第二部分。在半导体基底的第二部分与在外延结构的正上方，形成具有第一掺杂类型的第一掺杂区。在半导体基底的第二部分形成具有第二掺杂类型的第二掺杂区，第二掺杂类型与第一掺杂类型相反，第二掺杂区是形成在外延结构之一侧。通过将半导体基底的第二部分选择性地局部移除，形成半导体基底的多个鳍状物。

Description

集成芯片的制造方法
技术领域
本发明实施例涉及集成芯片及其制造方法，特别涉及具有闩锁效应抗扰性(latch-up immunity)的集成电路的集成芯片及其制造方法。
背景技术
集成电路(integrated circuit；IC)制造产业在过去几十年中经历了指数级的成长。随着集成电路的发展，功能密度(举例而言：每个芯片面积的互连的装置的数量)增加了，而部件尺寸却减少了。通过半导体行业在缩小半导体装置尺寸方面的一项进步是开发出鳍式场效应晶体管(fin field-effect transistors；FinFET)。虽然与传统的平面晶体管相比，鳍式场效应晶体管具有一些优势(如降低耗能、缩小特征尺寸等)，但在集成电路中使用鳍式场效应晶体管并非未带来问题。
具有鳍式场效应晶体管的集成电路可能会加剧的一个问题，是集成电路对闩锁效应(latch-up)的敏感性。闩锁效应是由于一个或多个寄生装置(举例而言：闸流晶体管(thyristor))被触发，而在集成电路无意中产生低阻抗路径。闩锁效应可能发生在集成电路中存在寄生结构的任何地方(举例而言：形成闸流晶体管的一PNPN结构，此PNPN结构由于集成电路的两个或多个装置相对接近而不理想地形成)。闩锁效应事件可由各种触发事件所触发，例如太阳闪焰(solar flares)、集成电路的一输入端子或一输出端子上的电压突波(voltage spike)或类似事件。如果触发了闩锁效应事件，则大电流可能流经低阻抗路径并导致集成电路故障和/或破坏集成电路。
发明内容
一实施例涉及一种集成芯片的制造方法。此方法包括：接收一半导体基底的一第一部分，其中上述半导体基底的上述第一部分具有一第一区域且具有一第二区域，上述第二区域置于上述第一区域的一第一侧。在上述半导体基底的上述第一部分的上述第一区域的正上方，形成一外延结构，上述外延结构具有一第一掺杂类型。在上述外延结构的上方、上述半导体基底的上述第一部分的上述第一区域的上方以及上述半导体基底的上述第一部分的上述第二区域的上方，形成上述半导体基底的一第二部分。在上述半导体基底的上述第二部分且在上述外延结构的正上方，形成一第一掺杂区，上述第一掺杂区具有上述第一掺杂类型。在上述半导体基底的上述第二部分形成一第二掺杂区，上述第二掺杂区具有一第二掺杂类型，上述第二掺杂类型与上述第一掺杂类型相反，其中上述第二掺杂区是形成在上述外延结构的一第二侧。通过将上述半导体基底的上述第二部分选择性地局部移除，形成上述半导体基底的多个鳍状物，其中上述鳍状物的一或多个鳍状物是置于上述外延结构的正上方，上述鳍状物的一或多个其他鳍状物是置于上述半导体基底的上述第一部分的上述第二区域的正上方。
另一实施例涉及一种集成芯片，其包括一第一区域与一第二区域，上述第二区域置于上述第一区域的一第一侧。上述集成芯片包括一半导体基底。上述半导体基底的一第一鳍状物是置于上述集成芯片的上述第一区域。上述半导体基底的一第二鳍状物是置于上述集成芯片的上述第二区域，且在一第一方向与上述第一鳍状物横向间隔。一第一掺杂区是置于上述半导体基底且置于上述集成芯片的上述第一区域，其中上述第一掺杂区具有一第一掺杂类型。一第二掺杂区是置于上述半导体基底且置于上述集成芯片的上述第二区域，其中上述第二掺杂区具有一第二掺杂类型，上述第二掺杂类型与上述第一掺杂类型相反。一外延结构是置于上述半导体基底且接触上述第一掺杂区，上述外延结构具有上述第一掺杂类型，其中上述外延结构是置于上述集成芯片的上述第一区域且置于上述第一掺杂区与上述半导体基底的一下表面之间，且其中上述外延结构所具有的上述第一掺杂类型的掺杂物的掺杂浓度高于上述第一掺杂区的上述第一掺杂类型的掺杂物的掺杂浓度。
又另一实施例涉及一种集成芯片的制造方法。此方法包括：在一半导体基底的一第一部分的一第一区域的正上方形成一外延结构，上述外延结构具有一第一掺杂类型。在上述外延结构的上方与上述半导体基底的上述第一部分的上方，形成上述半导体基底的一第二部分，其中上述半导体基底的上述第二部分接触上述外延结构的一上表面与上述半导体基底的上述第一部分的一第二区域的一上表面，且其中上述半导体基底的上述第一部分的上述第二区域是置于上述外延结构的一侧。在上述半导体基底的上述第二部分与在上述外延结构的正上方，形成一第一掺杂区，上述第一掺杂区具有上述第一掺杂类型。在上述半导体基底的上述第二部分与在上述半导体基底的上述第一部分的上述第二区域的正上方，形成一第二掺杂区，上述第二掺杂区具有一第二掺杂类型，上述第二掺杂类型与上述第一掺杂类型相反。通过将上述半导体基底的上述第二部分选择性地局部移除，形成上述半导体基底的一第一鳍状物与上述半导体基底的一第二鳍状物，其中上述第一鳍状物是置于上述外延结构的正上方，上述第二鳍状物是形成为与上述第一鳍状物横向间隔且置于上述半导体基底的上述第一部分的上述第二区域的正上方。
附图说明
根据以下的详细说明并配合说明书附图来阅读，可以更加理解本发明实施例的形貌。应注意的是，根据本产业的一般作业，各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1显示具有改良的闩锁效应抗扰性的一集成芯片的一些实施例的等角视图。
图2显示图1的集成芯片的包括一寄生装置的一电路的一些实施例的电路图。
图3显示图1的集成芯片的一些实施例的等角视图。
图4A至图4C显示图1的集成芯片的一些其他实施例的各种视图。
图5A显示图4A至图4C的集成芯片的一些其他实施例的剖面图。
图5B显示图4A至图4C的集成芯片的一些其他实施例的剖面图。
图6A显示图4A至图4C的集成芯片的一些其他实施例的剖面图。
图6B显示图4A至图4C的集成芯片的一些其他实施例的剖面图。
图7A显示图4A至图4C的集成芯片的一些其他实施例的剖面图。
图7B显示图4A至图4C的集成芯片的一些其他实施例的剖面图。
图8显示图4A至图4C的集成芯片的一些其他实施例的布局图。
图9显示图4A至图4C的集成芯片的一些其他实施例的布局图。
图10显示图4A至图4C的集成芯片的一些其他实施例的布局图。
图11A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图11B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图12A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图12B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图13A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图13B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图14A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图14B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图15A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图15B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图16A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图16B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图17A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图17B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图18A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图18B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图19A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图19B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图20A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图20B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图21A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图21B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图22A显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图22B显示用以形成图6A至图6B的集成芯片的一些实施例的剖面图。
图23显示用以形成具有改良的闩锁效应抗扰性的一集成芯片的方法的一些实施例的流程图。
附图标记说明：
100：集成芯片
102：半导体基底
102a：上部区域
102b：下部区域
104：第一区域
106：第二区域
108：鳍状物
108a：第一组鳍状物
108a1：第一鳍状物
108a2：第二鳍状物
108a3：第三鳍状物
108a4：第七鳍状物
108a5：第八鳍状物
108b：第二组鳍状物
108b1：第四鳍状物
108b2：第五鳍状物
108b3：第六鳍状物
108c：第三组鳍状物
108c1：第九鳍状物
108d：第四组鳍状物
108e：第五组鳍状物
108f：第六组鳍状物
110：第一掺杂区
112：第二掺杂区
114：第一源极/漏极区
114a：第一对
114b：第二对
114c：第五对
114d：第六对
116：第一拾取区域
118：第二源极/漏极区
118a：第三对
118b：第四对
120：第二拾取区域
122：第一外延结构
200：电路图
202：PNP双极性接面晶体管
204：NPN双极性接面晶体管
206：第一电压节点
208：第二电压节点
210：第一电阻器
212：第二电阻器
214：第三电阻器
402：隔离结构
404：连续栅极结构
404a：第一连续栅极结构
404b：第二连续栅极结构
404c：第三连续栅极结构
404d：第四连续栅极结构
404e：第五连续栅极结构
406：连续栅极介电质结构
408：连续栅极电极结构
410：栅极结构
502：侧壁间隔物
504：层间介电质结构
504a：第一层间介电质结构
504b：第二层间介电质结构
504c：第三层间介电质结构
506：第一导体接触件
508：第二导体接触件
602：基础基底
604：第二外延结构
604a：第一部分
604b：第二部分
901：第四区域
902：高电流存储器单元
903：第五区域
904：高密度存储器单元
905：第六区域
906：第三区域
908：第三掺杂区
910：第三源极/漏极区
910a：第七对
912：第四掺杂区
914：第五掺杂区
916：第六掺杂区
918：第四源极/漏极区
920：第五源极/漏极区
922：第六源极/漏极区
924：第三外延结构
926：第四外延结构
928：第五外延结构
1102：外延层
1202：第一图形化的遮罩层
1204：第一蚀刻工艺
1402：研磨工艺
1504：第一注入工艺
1602：第三图形化的遮罩层
1604：第二注入工艺
1802：栅极介电层
1804：栅极电极层
2300：流程图
2302,2304,2306,2308,2310,2312,2314,2316：操作
H1：第一高度
T1：第一厚度
T2：第二厚度
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实现本发明实施例的不同构件。以下的公开内容叙述各个构件及其排列方式的特定实施例或范例，以简化本发明实施例的说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一构件形成于一第二构件之上或上方，即表示其可能包括上述第一构件与上述第二构件是直接接触的实施例，亦可能包括了有附加构件形成于上述第一构件与上述第二构件之间，而使上述第一构件与第二构件可能未直接接触的实施例。此外，本发明实施例可能会在各种范例重复使用相同的元件符号。这样的重复是为了叙述上的简化与明确，而非意指所讨论的各种实施例及/或结构之间的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，为了便于描述附图中所示的一个元件或构件与另一个(些)元件或构件之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包括使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
在一些实施例中，一集成芯片包括一n通道金属―氧化物―半导体场效晶体管(metal–oxide–semiconductor field-effect transistor；MOSFET)与p通道金属―氧化物―半导体场效晶体管。此外，上述集成芯片包括一掺杂区，此掺杂区是位于一半导体基底。典型地，上述半导体基底具有一第一掺杂类型(举例而言：p型)，并且上述掺杂区域具有一第二掺杂类型(举例而言：n型)，上述第二掺杂类型与上述第一掺杂类型相反。上述p通道金属―氧化物―半导体场效晶体管位于上述掺杂区域的正上方，而上述n通道金属―氧化物―半导体场效晶体管则位于上述半导体基底的上方并与上述掺杂区横向间隔。在另外的实施例中，上述n通道金属―氧化物―半导体场效晶体管可以是一n通道鳍式场效晶体管(fin field-effect transistor；FinFET)，而上述p通道金属―氧化物―半导体场效晶体管可以是一p通道鳍式场效晶体管。在又另外的实施例中，上述n通道鳍式场效晶体管与上述p通道鳍式场效晶体管可以电性耦合在一起以形成一互补式金属―氧化物―半导体(complementary metal–oxide–semiconductor；CMOS)装置(举例而言：CMOS反相器(inverter))。
由于设计上的考虑(举例而言：功能密度上的考虑，导致上述n通道鳍式场效晶体管与上述p通道鳍式场效晶体管之间的间距相对较小)，上述集成芯片可能具有位于上述半导体基底中的一寄生结构。例如，寄生NPN双极性接面晶体管(bipolar junctiontransistor；BJT)是通过上述n通道鳍式场效晶体管(举例而言：n型)的一源极/漏极区、上述半导体基底与上述掺杂区的接面所产生。此外，一PNP双极性接面晶体管是由上述p通道鳍式场效晶体管(举例而言：p型)的一源极/漏极区、上述掺杂区与上述半导体基板的接面所产生。上述PNP双极性接面晶体管与上述NPN双极性接面晶体管以这样的方式连接在一起，以在上述半导体基底产生一第一寄生装置(举例而言：包含一PNPN结构的闸流晶体管)。
在上述集成芯片的操作期间，上述掺杂区与上述p通道鳍式场效晶体管的源极/漏极可以被耦合到一第一电压(举例而言：Vdd，其可以是例如5伏特(V))，且上述半导体基底与上述n通道鳍式场效晶体管的源极/漏极区可以被耦合到不同于上述第一电压的一第二电压(举例而言：Vss，其可例如为接地)。在正常的操作条件下，上述第一寄生装置处于“OFF”状态(举例而言：没有(或最小的)电流流过上述闸流晶体管)，且上述集成芯片按预期操作。
然而，可能发生一触发事件(举例而言：上述集成芯片中的一不慎的电压尖峰)，上述触发事件导致上述第一寄生装置切换到“ON”状态，借此导致一闩锁效应事件。在闩锁效应事件的期间，形成一低阻抗路径，上述低阻抗路径导致大电流流过上述第一寄生装置(举例而言：在一Vdd端子与一Vss端子之间)，借此导致上述集成芯片故障，或者在某些情况下，破坏上述集成芯片。为了使上述触发事件引起上述闩锁效应事件，上述触发事件必须至少部分地使跨越上述第一寄生装置的电压达到(或超过)一第一闩锁效应触发电压。上述闩锁效应触发电压取决于上述半导体基底的一电阻(举例而言：基底电阻)，由于上述基底电阻影响上述NPN双极性接面晶体管的一基极―射极电压是否足以使上述NPN双极性接面晶体管顺向偏置。
本发明实施例的各种实施形态是针对一集成芯片，其具有改良的闩锁效应抗扰性。上述集成芯片包括一第一区域与一第二区域。一n通道鳍式场效晶体管是位于一半导体基底的上方并在上述第一区域。一p通道鳍式场效晶体管是位于上述半导体基底的上方，并位于上述第二区域。一第一掺杂区是位于上述半导体基底与位于上述第一区域，其中上述第一掺杂区具有一第一掺杂类型(举例而言：p型)。一第二掺杂区是位于半导体基底与位于上述第二区域，其中上述第二掺杂区具有一第二掺杂类型(举例而言：n型)，上述第二掺杂类型与上述第一掺杂类型相反。具有上述第一掺杂类型的一外延结构是位于上述半导体基底。上述外延结构电性耦合于上述第一掺杂区。上述外延结构位于上述第一区域且在上述第一掺杂区与上述半导体基底的一下表面之间。上述外延结构所具有的第一掺杂类型的掺杂物的掺杂浓度高于上述第一掺杂区的第一掺杂类型的掺杂物的掺杂浓度。
上述集成芯片仍可能具有位于上述半导体基底的多个寄生结构。例如，上述集成芯片可能包括一第二寄生装置，其是由上述p通道鳍式场效晶体管的一源极/漏极、上述第二掺杂区、上述第一掺杂区以及上述p通道鳍式场效晶体管的一源极/漏极的通道所产生。如此一来，为了使一触发事件引起一闩锁效应事件，上述触发事件必须至少部分地使跨上述第二寄生装置的电压达到(或超过)一第二闩锁效应触发电压。然而，对于具有改良的闩锁效应抗扰性的上述集成芯片，上述第二闩锁效应触发电压取决于上述外延结构的电阻与上述第一掺杂区的电阻的等效电阻，而不是只是一基底电阻(或仅仅是上述第一掺杂区的电阻)。
例如，由于上述外延结构是电性耦合于上述第一掺杂区，上述第二闩锁效应触发电压是取决于上述外延结构的电阻与上述第一掺杂区的电阻的等效电阻(举例而言：由于上述外延结构是电荷载子可能从上述第一掺杂区流入其中的一额外电流路径)。因为上述外延结构是位于上述第一掺杂区与上述半导体基底的上述下表面之间，所以上述等效电阻可以通过将上述外延结构与上述第一掺杂区建模为两个并联的电阻器来决定。由于上述外延结构所具有的第一掺杂类型的掺杂物的掺杂浓度是高于上述第一掺杂区的第一掺杂类型的掺杂物的掺杂浓度，因此上述外延结构所具有电阻低于上述第一掺杂区的电阻。因此，上述等效电阻可以小于上述基底电阻(或小于上述第一掺杂区的电阻)。因此，由于上述集成芯片包含上述外延结构，上述第二闩锁效应触发电压可以比上述第一闩锁效应触发电压更加改良(举例而言：增加)。因此，上述集成芯片可以比不包含上述外延结构的集成芯片具有改良的闩锁效应抗扰性。
图1显示具有改良的闩锁效应抗扰性的集成芯片的一些实施例的等角视图。
如图1所示，集成芯片100包括一半导体基底102。半导体基底102可以包括任何类型的半导体本体(semiconductor body)(举例而言：单晶硅/CMOS块体、硅锗(silicon-germanium；SiGe)、碳化硅等)。集成芯片100包括集成芯片100的一第一区域104与集成芯片100的一第二区域106。集成芯片100的第二区域106是置于集成芯片100的第一区域104的一侧。在一些实施例中，将集成芯片100的第一区域104称为一NMOS(n型金属―氧化物―半导体)区域，而将集成芯片100的第二区域106称为一PMOS(p型金属―氧化物―半导体)区域。
半导体基底102包括多个鳍状物108。每个鳍状物108彼此平行地延伸(沿着“y”方向)。在一些实施例中，分别将鳍状物108称为半导体基底102的鳍状物。鳍状物108的第一组鳍状物108a是置于集成芯片100的第一区域104。鳍状物108的第二组鳍状物108b是置于集成芯片100的第二区域106。
鳍状物108是彼此横向间隔(在“z”方向)。每个鳍状物108包括半导体基底102的一上部区域102a的一部分。半导体基底102的上部区域102a是垂直延伸(沿着“x”方向)自半导体基底102的一下部区域102b。例如，一第一鳍状物108a1包括垂直延伸自半导体基底102的下部区域102b的半导体基底102的上部区域102a的一第一部分，而一第二鳍状物108a2包括垂直延伸自半导体基底102的下部区域102b的半导体基底102的上部区域102a的第二部分。
一第一掺杂区110是置于半导体基底102及置于集成芯片100的第一区域104。在一些实施例中，集成芯片100的第一区域104是由第一掺杂区110的周界(perimeter)所定义。在另一些实施例中，第一掺杂区110是置于第一组鳍状物108a及置于半导体基底102的下区域102b的一第一部分，半导体基底102的下区域102b的上述第一部分是置于集成芯片100的第一区域104。
一第二掺杂区112是置于半导体基底102及置于集成芯片100的第二区域106。第二掺杂区112是置于第一掺杂区110的一侧。在一些实施例中，第二掺杂区112是置于第二组鳍状物108b及置于半导体基底102的下区域102b的一第二部分，半导体基底102的下区域102b的上述第二部分是置于集成芯片100的第二区域106。在另外的实施例中，集成芯片100的第二区域106是由第二掺杂区112的周界所定义。
第一掺杂区110具有一第一掺杂类型(举例而言：p型)。第二掺杂区112具有与上述第一掺杂类型相反的一第二掺杂类型(举例而言：n型)。第一掺杂区110具有第一掺杂类型的掺杂物(举例而言：p型掺杂物，例如硼原子、铝原子或类似物)的一第一掺杂浓度。
一对第一源极/漏极区114是置于第一组鳍状物108a的一些鳍状物108上/中。例如，第一源极/漏极区114的一第一对114a是置于第一鳍状物108a1上/中，而第二源极/漏极区114的一第二对114b是置于第二鳍状物108a2上/中。为了明确起见，以下可能只叙述第一源极/漏极区114的第一对114a的特征(举例而言：结构特征、掺杂类型等)及/或第一鳍状物108a1的特征，然而，要理解的是，第一源极/漏极区114的每一对及/或第一组鳍状物108a的每一个鳍状物108可以包括实质上相似的特征。例如，第一源极/漏极区114的第一对114a可以是第一鳍状物108a1的具有第二掺杂类型的区域。因此，要理解的是，第一源极/漏极区114的第二对114b可以是第二鳍状物108a2的具有上述第二掺杂类型的区域。在其它实施例中，第一源极/漏极区114的第一对114a可以是置于第一鳍状物108a1上/中的外延结构。在这样的实施例中，上述外延结构是半导体材料(举例而言：外延SiGe、外延碳化硅(SiC)或类似的材料)。在其他的此类实施例中，置于第一鳍状物108a1上/中的上述外延结构可以具有上述第二掺杂类型。
第一鳍状物108a1的一部分是置于第一源极/漏极区114的第一对114a之间。在一些实施例中，第一掺杂区110是置于第一鳍状物108a1的置于第一源极/漏极区114的第一对114a之间的部分。第一选择性传导通道是置于第一鳍状物108a1的上述部分，上述部分是置于第一源极/漏极电区域114的第一对114a之间。上述第一选择性传导通道在第一源极/漏极区114的第一对114a之间延伸(沿着“y”方向)。在另外的实施例中，第一源极/漏极区114的第一对114a与上述第一选择性传导通道是n通道鳍式场效晶体管(fin field-effecttransistor；FinFET)的一部分。
一个或多个第一拾取区域116是置于第一组鳍状物108a的一个或多个鳍状物上/中。例如，上述一个或多个第一拾取区域116是置于一第三鳍状物108a3上/中。上述一个或多个第一拾取区域116可以是第三鳍状物108a3的具有与第一掺杂区110相同掺杂类型的区域。在其它实施例中，上述一个或多个第一拾取区域116可以是置于第三鳍状物108a3上/中的外延结构。在这样的实施例中，上述外延结构是一半导体材料(举例而言：外延SiGe、外延SiC或类似的材料)。在另外的这样的实施例中，置于第三鳍状物108a3上/中的上述外延结构可以具有与第一掺杂区110相同的掺杂类型。上述一个或多个第一拾取区域116在一第一拾取接触件(未示出)(举例而言：一金属接触件)与第一掺杂区110之间提供低电阻电连接，使得第一掺杂区110可以电性耦合(或被施加偏压(biased))到一第一电压(举例而言：Vss，其可例如为接地)。
一对第二源极/漏极区118是置于第二组鳍状物108b的一些鳍状物108上/中。例如，第二源极/漏极区118的一第三对118a是置于一第四鳍状物108b1上/中，而第二源极/漏极区118的一第四对118b是置于一第五鳍状物108b2上。为了明确起见，可能仅叙述第二源极/漏极区118的第三对118a的特征(举例而言：结构特征、掺杂类型等)及/或第四鳍状物108b1的特征，然而要理解的是，第二源极/漏极区118的每一对及/或第二组鳍状物108b的每一个可以包括实质上相似的特征。例如，第二源极/漏极区118的第三对118a可以是第四鳍状物108b1的具有上述第一掺杂类型的区域。因此，可以理解的是，第二源极/漏极区118的第四对118b可以是第五鳍状物108b2的具有第一掺杂类型的区域。在其他实施例中，第二源极/漏极区118的第三对118a可以是置于第四鳍状物108b1上/中的外延结构。在这样的实施例中，上述外延结构是一半导体材料(举例而言：外延SiGe、外延SiC或类似的材料)。在另外的这样的实施例中，置于第四鳍状物108b1上/中的上述外延结构可以具有第一掺杂类型。
第四鳍状物108b1的一部分是置于第二源极/漏极区118的第三对118a之间。在一些实施例中，第二掺杂区112是置于第四鳍状物108b1的一部分，上述部分是置于第二源极/漏极区118的第三对118a之间。一第二选择性传导通道是置于第四鳍状物108b1的一部分，上述部分是置于第二源极/漏极区118的第三对118a之间。上述第二选择性传导通道在第二源极/漏极区118的第三对118a之间延伸(沿着“y”方向)。在另外的实施例中，第二源极/漏极区118的第三对118a与上述第二选择性传导通道是一p通道鳍式场效晶体管的一部分。
一或多个第二拾取区域120是置于第二组鳍状物108b的一个或多个鳍状物108上/中。例如，一或多个第二拾取区域120是置于一第六鳍状物108b3上/中。上述一个或多个第二拾取区域120可以是第六鳍状物108b3中具有与第二掺杂区112相同掺杂类型的区域。在其它实施例中，上述一个或多个第二拾取区域120可以是置于第六鳍状物108b3上/中的外延结构。在这样的实施例中，上述外延结构是一半导体材料(举例而言：外延SiGe、外延SiC或类似的材料)。在另外的这样的实施例中，置于第六鳍状物108b3上/中的上述外延结构可以具有与第二掺杂区112相同的掺杂类型。上述一个或多个第二拾取区域120在一第二拾取接触件(未示出)(举例而言：一金属接触件)与第二掺杂区112之间提供低电阻电连接，使得第二掺杂区112可以电性耦合(或被施加偏压)到一第二电压(举例而言：Vdd，其可例如为5伏特(V))。
一第一外延结构122是置于半导体基底102与置于集成芯片100的第一区域104。第一外延结构122是一半导体材料。第一外延结构122可以是例如外延硅、外延锗、外延SiGe、一些其他通过外延工艺成长的半导体材料或上述材料的组合。在一些实施例中，第一外延结构122与半导体基底102是相同的半导体材料。例如，第一外延结构122可以是硅，而半导体基底102可以是硅。在另外的实施例中，第一外延结构122可以具有与半导体基底102相同的晶体结构。例如，第一外延结构122可以是单晶硅，而半导体基底102可以是单晶硅。
第一外延结构122是置于第一掺杂区110与半导体基底102的一下表面之间。第一外延结构122是置于第二掺杂区112的一侧。第一外延结构122具有上述第一掺杂类型。第一外延结构122电性耦合至第一掺杂区110(举例而言：由于第一外延结构122、第一掺杂区110及/或上述基底的在第一外延结构122与第一掺杂区110之间延伸的部分各自具有上述第一掺杂类型)。
第一外延结构122具有上述第一掺杂类型的掺杂物的一第二掺杂浓度。上述第二掺杂浓度大于上述第一掺杂浓度。因为上述第二掺杂浓度大于上述第一掺杂浓度，所以第一外延结构122的电阻(举例而言：片电阻)低于第一掺杂区110的电阻。在一些实施例中，第一外延结构122电性耦合至上述第一电压。在另一些实施例中，第一外延结构122可以经由第一掺杂区110与上述一个或多个第一拾取区域116而电性耦合至上述第一电压。在其他实施例中，第一外延结构122可以经由置于半导体基底102的上方的一第三拾取接触件(未示出)(举例而言：一金属接触件)而电性耦合至上述第一电压。在另外的此类实施例中，上述一个或多个具有第一掺杂类型的第三拾取区域(未示出)可以置于半导体基底102并接触第一外延结构122，而使上述一个或多个第三拾取区域可以在上述一个或多个第三拾取区域与第一外延结构122之间提供低电阻路径。
图2显示了包括图1的集成芯片100的一寄生装置的一电路的一些实施例的一电路图200。
如图2所示，电路图200包括一PNP双极性接面晶体管(BJT)202。PNP双极性接面晶体管202由第二源极/漏极区118之一、第二掺杂区112与第一掺杂区110之间的接面而产生(举例而言：请参见图1)。此外，电路200包括由第一源极/漏极区114之一、第一掺杂区110与第二掺杂区112产生的一NPN双极性接面晶体管204(举例而言：见图1)。PNP双极性接面晶体管202与NPN双极性接面晶体管204以这样的方式连接在一起，以产生一寄生装置(举例而言：一闸流晶体管)。
NPN双极性接面晶体管204的射极、NPN双极性接面晶体管204的基极与PNP双极性接面晶体管202的集极是电性耦合至一第一电压节点206。第一电压节点206可以具有上述第一电压(举例而言：Vss，其可例如为接地)。PNP双极性接面晶体管202的射极、PNP双极性接面晶体管202的基极与NPN双极性接面晶体管204的集极是电性耦合至一第二电压节点208。第二电压节点208可以具有上述第二电压(举例而言：Vdd，其可例如为5V)。
电路200包括一第一电阻器210、一第二电阻器212与一第三电阻器214。第一电阻器210代表第二掺杂区112的电阻。第二电阻器212代表第一掺杂区110的电阻。第三电阻器214代表第一外延结构122的电阻。
在正常操作条件下，上述寄生装置是处于“OFF”状态(举例而言：没有(或最小)电流流过上述闸流晶体管)。然而，可能发生一触发事件(举例而言：集成芯片100中的不慎的电压尖峰)，上述触发事件导致上述寄生装置切换到“ON”状态，从而导致一闩锁效应事件。在上述闩锁效应事件期间，形成一低阻抗路径，上述低阻抗路径导致大电流流过上述寄生装置(举例而言：在Vdd端子与Vss端子之间)，从而导致集成芯片100故障，或者在某些情况下，破坏集成芯片100。
为了使上述触发事件引起上述闩锁效应事件，上述触发事件必须至少部分地使跨越上述寄生装置的一电压达到(或超过)一闩锁效应触发电压。如在电路200中可以看到，上述闩锁效应触发电压是取决于第二电阻器212的电阻与第三电阻器214的电阻(举例而言：由于第二电阻器212的电阻与第三电阻器214的电阻影响NPN双极性接面晶体管204的基极―射极电压是否足以使NPN双极性接面晶体管204顺向偏压)。换句话说，上述闩锁效应触发电压是取决于第一掺杂区110的电阻与第一外延结构122的电阻。
如上所述，第一外延结构122的电阻小于第一掺杂区110的电阻。因此，第一掺杂区110的电阻与第一外延结构122的电阻的等效电阻小于第一掺杂区110的电阻(举例而言：由于第二电阻212与第三电阻214为并联配置)。因此，由于集成芯片100包括第一外延结构122(举例而言：请参见图1)，集成芯片100的闩锁效应触发电压可以比不包括第一外延结构122的集成芯片有所改良(举例而言：增加)。因此，集成芯片100可以具有改良的闩锁效应抗扰性(举例而言：由于改良的闩锁效应触发电压防止集成芯片100的失灵(及/或破坏))。在一些实施例中，集成芯片100的闩锁效应触发电压可以平均比不包括第一外延结构122的集成芯片的闩锁效应触发电压大了至少50毫伏特(mV)。
图3显示了部分解构的图1的集成芯片100的一些实施例的等角视图。图3显示了部分解构的图1的集成芯片100，这是由于第一外延结构122与半导体基底102分离，并且在第一外延结构122之上的部件(举例而言：第一掺杂区110、第一组鳍状物108a、第一源极/漏极区114与一个或多个第一拾取区域116)与第一外延结构122分离。
如图3所示，第一外延结构122可以在第一掺杂区110的下方连续地延伸。在一些实施例中，第一外延结构122可以在第一组鳍状物108a的每个鳍状物108的下方连续地延伸。第一外延结构122的侧壁可以置于第一组鳍状物108a与第二组鳍状物108b之间。在另外的实施例中，第一外延结构122的侧壁可以置于第二鳍状物108a2与第五鳍状物108b2之间。第二鳍状物108a2可以是置于第五鳍状物108b2旁边的第一组鳍状物108a中最近的鳍状物，及/或反的亦然。在另外的实施例中，第一外延结构122的侧壁可以与第一掺杂区110的一第一侧实质上对准。在还另外的实施例中，第一外延结构122的侧壁可以与第二掺杂区112的一第一侧基本实质上对准。
第一外延结构122是置于第一掺杂区110的下方。在一些实施例中，第一外延结构122是置于第一掺杂区110的正下方。第一外延结构122可以接触第一掺杂区110。在另外的实施例中，第一外延结构122的一上表面可以接触第一掺杂区110的一下侧。在还另外的实施例中，第一掺杂区110的上述下侧可以在第一外延结构122的整个上表面上连续地接触第一外延结构122的上述上表面。
在一些实施例中，第一外延结构122是置于第二掺杂区112的下方。在另一些实施例中，第一外延结构122的周界是置于第二掺杂区112的周界之外，反的亦然。第一外延结构122可以与第二掺杂区112间隔开。在其他实施例中，第一外延结构122可以接触第二掺杂区112的第一侧。在另一些实施例中，第一外延结构122的上表面是实质上与第二掺杂区112的下侧对准。在其他实施例中，第二掺杂区112的下侧是设置为低于第一外延结构122的上表面。在另一些实施例中，第一掺杂区110的下侧可以实质上与第二掺杂区112的下侧对准。
第一掺杂区110的宽度与第一外延结构122的宽度可以实质上相同。在其他实施例中，第一外延结构122的宽度可以小于第一掺杂区110的宽度。在另外的其他实施例中，第一外延结构122的宽度可以大于第一掺杂区110的宽度。第一掺杂区110的长度与第一外延结构122的长度可以实质上相同。在其他实施例中，第一外延结构122的长度可以小于第一掺杂区110的长度。在另外的其他实施例中，第一外延结构122的长度可以大于第一掺杂区110的长度。
第一外延结构122具有一第一厚度T1。第一厚度T1可以小于或等于3微米(μm)。在一些实施例中，第一厚度T1是介于1μm与3μm之间。鳍状物108具有一第一高度H1。第一高度H1可以小于或等于100纳米(nm)。在一些实施例中，第一高度H1是在50纳米与100纳米之间。第一高度H1对比于第一厚度T1的比例可以在1：10与1：600之间。如果第一高度H1对比于第一厚度T1的比例小于1：10，则集成芯片100的闩锁效应抗扰性没有得到充分的改善(举例而言：由于第一厚度T1不够大，无法降低第一外延结构122的电阻，无法充分改善集成芯片100的闩锁效应抗扰性)，或者在制造过程中出现问题(举例而言：由于半导体基底102的材料的物理限制，导致鳍状物108的塌陷)；如果上述比例大于1：600，则制造成本增加，没有明显改善。在另外的实施例中，第一高度H1对比于第一厚度T1的比例为1：10至1：60之间。如果第一高度H1对比于第一厚度T1的比例小于1：10，则集成芯片100的闩锁效应抗扰性没有得到充分的改善(举例而言：由于第一厚度T1不够大，无法降低第一外延结构122的电阻，无法充分改善集成芯片100的闩锁效应抗扰性)，或者在制造过程中出现问题(举例而言：由于半导体基底102的材料的物理限制，导致鳍状物108塌陷)；如果上述比例大于1：60，则制造成本增加，没有明显的改善。
第一掺杂区110具有上述第一掺杂类型的掺杂物的第一掺杂浓度，第一外延结构122具有上述第一掺杂类型的掺杂物的第二掺杂浓度。上述第二掺杂浓度大于上述第一掺杂浓度。在一些实施例中，上述第一掺杂类型的掺杂物的第一掺杂浓度小于或等于1×1015cm-3(举例而言：原子数/cm3)。在另外的实施例中，上述第一掺杂类型的掺杂物的第二掺杂浓度大于或等于1×1016cm-3。上述第一掺杂类型的掺杂物的第二掺杂浓度可以在1×1016cm-3与1×1018cm-3之间。
上述第一掺杂类型的掺杂物的第二掺杂浓度对比于上述第一掺杂类型的掺杂物的第一掺杂浓度的比例可以在10：1与1000：1之间。如果上述第二掺杂浓度对比于上述第一掺杂浓度的比例小于10：1，则集成芯片100的闩锁效应抗扰性没有得到充分提高(举例而言：由于第一外延结构122的电阻没有充分小于第一掺杂区110的电阻，无法提高集成芯片100的闩锁效应抗扰性)；如果上述第二掺杂浓度对比于上述第一掺杂浓度的比例大于1000：1，则集成芯片100的闩锁效应抗扰性没有得到充分提高(举例而言：由于第一外延结构122的电阻与第一掺杂区110的电阻无充分差异，无法提高集成芯片100的闩锁效应抗扰性)。在另外的实施例中，上述第一掺杂类型的掺杂物的第二掺杂浓度对比于上述第一掺杂类型的掺杂物的第一掺杂浓度的比例可以在10：1与100：1之间。如果上述第二掺杂浓度对比于上述第一掺杂浓度的比例小于10：1，则集成芯片100的闩锁效应抗扰性没有得到充分提高(举例而言：由于第一外延结构122的电阻没有充分小于第一掺杂区110的电阻，无法提高集成芯片100的闩锁效应抗扰性)；如果上述第二掺杂浓度对比于上述第一掺杂浓度的比例大于100：1，则集成芯片100的闩锁效应抗扰性没有得到充分提高(举例而言：由于第一外延结构122的电阻与第一掺杂区110的电阻无充分差异，无法提高集成芯片100的闩锁效应抗扰性)。上述第一掺杂类型的掺杂物可以是例如硼原子、铝原子、一些其他的p型掺杂物原子或上述的组合。在又一实施例中上述，第一掺杂类型的掺杂物是硼原子。
在一些实施例中，半导体基底102的未标记的部分(举例而言：未标记为第一掺杂区110、第二掺杂区112、上述一或多个第一拾取区域116、上述一个多个第二拾取区域120、第一源极/漏极区114或第二源极/漏极区118)可以具有上述第一掺杂类型。在另外的实施例中，半导体基底102的未标记的部分具有上述第一掺杂类型的掺杂物的一第三掺杂浓度。上述第三掺杂浓度小于上述第二掺杂浓度。在另外的实施例中，上述第一掺杂类型的掺杂物的第三掺杂浓度小于或等于1×1015cm-3。在又一实施例中，上述第一掺杂类型的掺杂物的第三掺杂浓度可以与上述第一掺杂类型的掺杂物的第一掺杂浓度相同。
第一外延结构122具有一第一片电阻。在一些实施例中，上述第一片电阻小于或等于1.2欧姆/平方(ohms/sq)。上述第一片电阻可以在0.8欧姆/平方与1.2欧姆/平方之间。第一掺杂区110具有一第二片电阻。上述第一片电阻小于上述第二片电阻。在一些实施例中，上述第二片电阻可以大于或等于8欧姆/平方。上述第二片电阻可以是8欧姆/平方与12欧姆/平方之间。在另外的实施例中，上述第一片电阻比第二片电阻小一个数量级。在又一实施例中，半导体基底102的未标记的部分可以具有一第三片电阻。上述第三片电阻可以与上述第二片电阻相同。
图4A至图4C显示了图1的集成芯片100的一些其他实施例的各种视图。图4A显示了图1的集成芯片的一些其它实施例的等角视图。图4B显示了沿着图4A的线A-A取得的图4A的集成芯片的一些实施例的剖面图。图4C显示了沿着图4A的线B-B取得的图4A的集成芯片的一些实施例的剖面图。
如图4A至图4C所示，一隔离结构402是置于半导体基底102的下部区域102b的上方。半导体基底102的上部区域102a垂直延伸而穿过隔离结构402，而使鳍状物108至少部分地置于隔离结构402的上方。隔离结构402将鳍状物108彼此电性隔离。在一些实施例中，隔离结构402可以包括例如氧化物(举例而言：二氧化硅(SiO2))、氮化物(举例而言：氮化硅(SiN))、氮氧化物(举例而言：氮氧化硅(SiOXNY))、一些其它的介电材料或上述材料的组合。隔离结构402可以是多层结构，例如，包括一或多个衬垫层。
一连续栅极结构404是置于隔离结构402的上方与鳍状物108的上方。连续栅极结构404越过隔离结构402且在鳍状物108的上方连续延伸(沿着“z”方向)。连续栅极结构404在每一对第一源极/漏极区114与每一对第二源极/漏极区118之间延伸(沿着“z”方向)。
连续栅极结构404包括一连续栅极介电质结构406与一连续栅极电极结构408。连续栅极介电结构406连续地延伸而越过隔离结构402(沿着“z”方向)，并且在三侧与每个鳍状物108啮合。例如，连续栅极介电质结构408连续地延伸而越过隔离结构402(沿着“z”方向)并啮合第二鳍状物108a2的三侧与第五鳍状物108b2的三侧。连续栅极结构404连续地(沿着“z”方向)在第一源极/漏极区114的每一对与第二源极/漏极区118的每一对之间延伸。
连续栅极电极结构408是置于连续栅极介电质结构406的上方。连续栅极电极结构408在连续栅极介电结构406上并在鳍状物108的上方连续地(沿着“z”方向)延伸。在一些实施例中，连续栅极电极结构408具有实质上平坦的上表面。
在一些实施例中，连续栅极介电结构406包括氧化物(举例而言：SiO2)、一高介电常数(high-k)介电材料(举例而言：介电常数大于3.9的一介电材料)、一些其它介电材料或上述材料的组合。连续栅极介电质结构406可以是一多层结构，例如，包括一个或多个界面层。在另外的实施例中，连续栅极电极结构408可以包括例如多晶硅、金属(举例而言：钨(W))、一些其它传导材料或前述材料的组合。连续栅极电极结构408可以是一多层结构。例如，在一些实施例中，连续栅极电极结构408可以包括例如一功函数金属层与一金属填充层。在另一些实施例中，连续栅极结构404可以包括一界面层、置于上述界面层的上方的一高介电常数介电层、置于上述高介电常数介电层的上方的一阻障层、置于上述阻障层的上方的一功函数金属层以及置于上述功函数金属层的上方的一金属填充层。
连续栅极结构404包括多个栅极结构410。为了明确起见，在图4A至图4C中，仅标示了栅极结构410中的一个。在一些实施例中，栅极结构410是分别置于一对源极/漏极区之间的连续栅极结构404的部分。例如，一第一栅极结构，即连续栅极结构404的一第一部分，是置于第一源极/漏极区114的第一对114a之间；而一第二栅极结构，即连续栅极结构404的一第二部分，是置于第二源极/漏极区118的第三对118a之间。栅极结构410中的每一个都可以啮合鳍状物108中的一个的三侧。例如，上述第一栅极结构啮合第一鳍状物108a1的三侧，而上述第二栅极结构啮合第四鳍状物108b1的三侧。
每个栅极结构410包括连续栅极介电质结构406的一部分(可将其称为一栅极介电质结构)以及连续栅极电极结构408的一部分(可将其称为一栅极电极结构)。例如，上述第一栅极结构包括连续栅极介电质结构406的一第一部分(可将其称为一第一栅极介电质结构)以及连续栅极电极结构408的一第一部分(可将其称为一第一栅极电极结构)。连续栅极介电质结构406的上述第一部分与隔离结构402接触，并在三侧与第一鳍状物108a1啮合，而连续栅极电极结构408的上述第一部分直接覆盖在连续栅极介电质结构406的上述第一部分上。每一个栅极结构410可以通过置于两个相邻栅极结构410之间的连续栅极结构404的其他部分而电性耦合在一起。例如，从上述第一栅极结构延伸到上述第二栅极结构的连续栅极结构404的一第三部分，可以将上述第一栅极结构电性耦合到上述第二栅极结构。可以理解的是，与其说栅极结构410是连续栅极结构404的部分，不如说是栅极结构410可以是通过一介电结构(举例而言：通过一层间介电结构)彼此分离的离散的栅极结构。
栅极结构410控制置于每对源极/漏极区之间的选择性传导通道的传导性(举例而言：在一个或多个传导状态与非传导状态之间切换)。例如，上述第一栅极结构被配置为控制置于第一源极/漏极区114的第一对114a之间的上述第一选择性传导通道的传导性，并且上述第二栅极结构被配置为控制置于第二源极/漏极区118的第三对118a之间的上述第二选择性传导通道的传导性。
上述第一栅极结构、上述第一选择性传导通道以及第一源极/漏极区114的第一对114a形成一第一鳍式场效晶体管，且上述第二栅极结构、上述第二选择性传导通道以及第二源极/漏极区118的第三对118a形成一第二鳍式场效晶体管。更具体而言，由于第一源极/漏极区114的第一对114a与第一掺杂区110的掺杂类型，第一源极/漏极区114的第一对114a、上述第一栅极结构以及上述第一选择性传导通道形成一n通道鳍式场效晶体管；而且由于第二源极/漏极区118的第三对118a与第二掺杂区112的掺杂类型，第二源极/漏极区118的第三对118a、上述第二栅极结构以及上述第二选择性传导通道形成一p通道鳍式场效晶体管。在一些实施例中，由于连续栅极结构404的上述第三部分可将上述第一栅极结构电性耦合到上述第二栅极结构，因此上述n通道鳍式场效晶体管与上述p通道鳍式场效晶体管可形成一互补式金属―氧化物―半导体(complementary metal–oxide–semiconductor；CMOS)装置(举例而言：CMOS反相器)。可以理解的是，一互连结构(举例而言：铜互连)可以将上述第一栅极结构与上述第二栅极结构电性耦合在一起，而使上述n通道鳍式场效晶体管与上述p通道鳍式场效晶体管形成上述互补式金属―氧化物―半导体装置。在另外的实施例中，置于集成芯片100的第一区域104中的鳍式场效晶体管的唯一类型是n通道鳍式场效晶体管。在又一实施例中，置于集成芯片100的第二区域106中的鳍式场效晶体管的唯一类型是p通道鳍式场效晶体管。
在一些实施例中，上述n通道鳍式场效晶体管与上述p通道鳍式场效晶体管是置于集成芯片100上的一存储器装置(举例而言：静态随机存取存储器(static random-accessmemory；SRAM)装置、动态随机存取存储器(dynamic random-access memory)装置、快闪存储器(flash memory device)装置等)的一部分。在另外的实施例中，上述一个或多个第一拾取区域116(举例而言：请参见图1)、上述一个或多个第二拾取区域120(举例而言：请参见图1)及/或上述一个或多个第三拾取区域(未示出)可以置于集成芯片100的一指定拾取区域。例如，集成芯片100可包括置于集成芯片100的一边缘(或上述存储器装置的一边缘)附近的一指定边缘拾取区(或中间拾取区)，其中一个或多个第一拾取区域116、一个或多个第二拾取区域120及/或一个或多个第三拾取区域被安置在其中。
在一些实施例中，每个第一源极/漏极区114及/或每个第二源极/漏极区118至少部分地设置为低于隔离结构402的一上表面，并且至少部分地设置为高于隔离结构402的上述上表面。例如，第一源极/漏极区114的第五对114c是置于一第七鳍状物108a4上/中，且第一源极/漏极区114的第五对114c的每一个源极/漏极区是至少部分地设置为低于隔离结构402的上述上表面并且部分地设置为高于隔离结构402的上表面。
第一组鳍状物108a具有每单位面积(举例而言：1μm×1μm的面积)的一第一鳍状物密度。上述第一鳍状物密度是置于单位面积中的第一组鳍状物108a的鳍状物数量。第二组鳍状物108b具有每单位面积的一第二鳍状物密度。上述第二鳍状物密度是置于单位面积中的第二组鳍状物108b的鳍状物数量。在一些实施例中，上述第一鳍状物密度大上述于第二鳍状物密度。在另外的实施例中，如果上述第一鳍状物密度大于上述第二鳍状物密度，则置于集成芯片100上的上述存储器装置可以是一大电流存储器装置(举例而言：一大电流静态随机存取存储器的存储器装置)。通过在上述高电流存储器装置中使用第一外延结构122，可以提高集成芯片100的闩锁效应抗扰性(举例而言：由于上述高电流存储器装置比其他类型的存储器装置(例如高密度静态随机存取存储器的存储器装置)对闩锁效应事件更敏感)。在又一实施例中，上述第一鳍状物密度是上述第二鳍状物密度的至少二倍。
图5A至图5B显示了图4A至图4C的集成芯片100的一些其他实施例的各种剖面图。图5A显示了沿着图4A的A-A线取得的图4A的集成芯片的一些其它实施例的剖面图。图5B显示了沿着图4A的线B-B取得的图4A的集成芯片的一些实施例的剖面图。
如图5A至图5B所示，第一源极/漏极区114及/或第二源极/漏极区118可以具有一菱形轮廓。在这样的情况下，第一源极/漏极区114与第二源极/漏极区118可以是外延结构(举例而言：外延SiGe、外延SiC或类似物)。在另外的实施例中，菱形轮廓的侧壁的表面可以沿着一(111)结晶面。
在一些实施例中，一侧壁间隔物502是置于每个栅极结构410的两侧。在另一些实施例中，侧壁间隔物502是置于连续栅极结构404的两侧的一连续结构。侧壁间隔物502可以包括例如氧化物(例如SiO2)、氮化物(例如SiN)、氮氧化物(SiOXNY)、一些其它介电材料或上述材料的组合。侧壁间隔层502可以是一多层结构，例如，包括一个或多个侧壁间隔物层。在另外的实施例中，第一源极/漏极区114及/或第二源极/漏极区118可以在高于半导体基底102的上部区域102a的最上表面处垂直延伸。在这样的实施例中，第一源极/漏极区114及/或第二源极/漏极区118可以接触侧壁间隔物502。
一层间介电质(interlayer dielectric；ILD)结构504是置于以上讨论的各种结构(举例而言：半导体基底102、第一掺杂区110、第二掺杂区112、第一外延结构122、鳍状物108、栅极结构410、隔离结构402、第一源极/漏极区114、第二源极/漏极区118、一或多个第一拾取区域116以及一或多个第二拾取区域120)的上方。层间介电质结构504包括一或多个堆叠的层间介电层，其可分别包括一低介电常数介电质(举例而言：介电常数小于约3.9的介电质材料)、氧化物(举例而言：SiO2)或类似物。在一些实施例中，层间介电质结构504包括一第一层间介电质结构504a、一第二层间介电质结构504b及一第三层间介电质结构504c。在另一些实施例中，第一层间介电质结构504a可以具有与连续栅极电极结构408的一上表面及/或侧壁间隔物502的一上表面实质上共平面的一上表面。第二层间介电质结构504b是置于第一层间介电质结构504a的上方、栅极结构410的上方及侧壁间隔物502的上方。第三层间介电质结构504c是置于第二层间介电质结构504b的上方。第一层间介电质结构504a、第二层间介电质结构504b及第三层间介电质结构504c可以各自包括一或多个堆叠的层间介电层，其可以分别包括一低介电常数介电质(举例而言：介电常数小于约3.9的介电质材料)、氧化物(举例而言：SiO2)或类似物。
多个第一导体接触件506是置于半导体基底102的上方以及第一层间介电质结构504a中与第二层间介电质结构504b中。第一导体接触件506，在半导体基底102的上方延伸，垂直穿过第一层间介电质结构504a与第二层间介电质结构504b二者。在一些实施例中，每个第一导体接触件506电性耦合至第一源极/漏极区114、第二源极/漏极区118、一个或多个第一拾取区116或一个或多个第二拾取区120中的一个。在另外的实施例中，第一导体接触件506的上表面可以与第二层间介电质结构504b的上表面实质上共平面。在还另外的实施例中，第一导体接触件506可以包括例如钨(W)、铝(Al)、铜(Cu)或类似物。
一或多个第二导体接触件508是置于连续栅极结构404的上方以及第三层间介电质结构504c中与第二层间介电质结构504b中。上述一或多个第二导体接触件508电性耦合至连续栅极电极结构408。在一些实施例中，上述一个或多个第二导体接触件508的上表面可以与第三层间介电质结构504c的一上表面实质上共平面。在另外的实施例中，上述一个或多个第二导体接触件508可以包括例如W、Al、Cu或类似物。在还另外的实施例中，每个上述一个或多个第二导体接触件508接触栅极结构410中的一栅极电极。可以理解的是，可以在第三层间介电质结构504c的上方设置任意数量的附加层间介电质结构，并且可以在附加层间介电质结构中设置任意数量的其他导体部件(举例而言：金属线、金属导孔(via)等)。还将进一步理解的是，可将其他导体部件电性耦合到第一导体接触件506及/或上述一个或多个第二导体接触件508，以形成置于半导体基底102的上方的一互连结构(举例而言：铜互连)，上述互连结构将集成芯片100的各种半导体装置互连。
图6A至图6B显示了图4A至图4C的集成芯片100的一些其他实施例的各种剖面图。图6A显示了沿着图6B的A-A线取得的图6B的集成芯片的一些其它实施例的剖面图。图6B显示了沿着图6A的线B-B取得的图6A的集成芯片的一些实施例的剖面图。
如图6A至图6B所示，半导体基底102的下部区域102b包括一基础基底602与一第二外延结构604。基础基底602可以包括任何类型的半导体本体(举例而言：单晶硅/CMOS块体、硅锗(SiGe)、碳化硅等)。在一些实施例中，基础基底602具有上述第一掺杂类型。在另一些实施例中，基础基底602具有上述第一掺杂类型的掺杂物的上述第三掺杂浓度。
基础基底602具有一第二厚度T2。第二厚度T2可以小于或等于800μm。在一些实施例中，第二厚度T2是在600μm与800μm之间。第一厚度T1对比于第二厚度T2的比例可以在1：200与1：800之间。在另外的实施例中，如果第一厚度T1对比于第二厚度T2的比例在1：200和1：800之间，那么第一外延结构122与基础基底602之间的一界面处的差排缺陷就会减少，借此提高集成芯片100的闩锁效应抗扰性(举例而言：由于差排缺陷的减少，降低了第一外延结构122的电阻)。换句话说，如果第一厚度T1对比于第二厚度T2的比例小于1：200，则第一外延结构122与基础基底602之间的上述界面处的差排缺陷没有充分减少；如果上述比例大于1：800，则制造成本增加，没有显着改善。
第二外延结构604为一半导体材料(举例而言：硅、锗、SiGe或类似材料)。在一些实施例中，第二外延结构604从基础基底602的一上表面及第一外延结构122的上述上表面延伸到半导体基底102的一最上表面。第二外延结构604与基础基底602可以是相同的半导体材料(举例而言：硅)。在另外的实施例中，第二外延结构604、基础基底602以及第一外延结构122可以是相同的半导体材料(举例而言：硅)。在另外的实施例中，第二外延结构604可以具有与基础基底602及/或第一外延结构122相同的晶体结构。例如，第二外延结构604可以是单晶硅，而基础基底602可以是单晶硅及/或第一外延结构122可以是单晶硅。在又一实施例中，可以将基础基底602称为半导体基底102的一第一部分，可以将第二外延结构604称为半导体基底102的一第二部分。
同样如图6A至图6B所示，第一组鳍状物108a包括一第八鳍状物108a5。第一源极/漏极区114的一第六对114d置于第八鳍状物108a5上/中。
图7A至图7B显示了图4A至图4C的集成芯片100的一些其他实施例的各种剖面图。图7A显示了沿着图7B的线A-A取得的图7B的集成芯片的一些其它实施例的剖面图。图7B显示了沿着图7A的线B-B取得的图7A的集成芯片的一些实施例的剖面图。
如图7A至图7B所示，第二掺杂区112的下侧是设置为低于第一外延结构122的上述上表面。在一些实施例中，第二掺杂区112的下侧是设置为低于第一外延结构122的下表面。在另一些实施例中，第二掺杂区112部分地置于基础基底602中。
图8显示了图4A至图4C的集成芯片100的一些其他实施例的布局图。
如图8所示，集成芯片100包括多个连续栅极结构。例如，上述集成芯片包括一第一连续栅极结构404a、一第二连续栅极结构404b、一第三连续栅极结构404c、一第四连续栅极结构404d以及一第五连续栅极结构404e。在一些实施例中，上述连续栅极结构中的一些可以连续地延伸到第一组鳍状物108a的一或多个鳍状物108的上方以及第二组鳍状物108b的一个或多个鳍状物108的上方。例如，第一连续栅极结构404a在第八鳍状物108a5的上方、第七鳍状物108a4的上方、第一鳍状物108a1的上方、第二鳍状物108a2的上方、第五鳍状物108b2的上方以及第四鳍状物108b1的上方连续延伸。在另外的实施例中，上述连续栅极结构的其他一些连续栅极结构可以未连续地延伸到第一组鳍状物108a的一些鳍状物108的上方及第二组鳍状物108b的一些鳍状物108的上方。例如，第二连续栅极结构404b在第八鳍状物108a5的上方、第七鳍状物108a4的上方、第一鳍状物108a1的上方以及第二鳍状物108a2的上方连续延伸，并且具有置于第二鳍状物108a2和第五鳍状物108b2之间的一侧壁。在又一实施例中，置于第二鳍状物108a2与第五鳍状物108b2之间的上述第二连续栅极结构404b的侧壁可以置于第一外延结构122的侧壁(其在图8中以虚线显示)与第四连续栅极结构404d的侧壁之间。
尽管图8显示了包括五个连续栅极结构的集成芯片100，但要理解的是，集成芯片100可以包括任何数量的连续栅极结构。此外，尽管图8显示了包括六个鳍状物的集成芯片100，但要理解的是，集成芯片100可包括任何数量的鳍状物。此外，尽管图8显示了第一源极/漏极区114与第二源极/漏极区118在两个相邻的上述连续栅极结构之间连续延伸，但要理解的是，第一源极/漏极区114的一些(或全部)及/或第二源极/漏极区118的一些(或全部)可以不在两个相邻的上述连续栅极结构之间连续延伸。例如，图8显示了第一源极/漏极区114的第一对114a中的一个从第一连续栅极结构404a连续延伸到第二连续栅极结构404b。然而，可以理解的是，第一源极/漏极区114中的一个可以不从第一连续栅极结构404a连续延伸到第二连续栅极结构404b。在这样的实施例中，第一源极/漏极区114中的一个可以与第二连续栅极结构404b间隔开来，并且可以将不同的一对第一源极/漏极区114以置于第二连续栅极结构404b的二侧。在另外的此类实施例中，隔离结构(未示出)可以将第一源极/漏极电区域114中的一个与不同的一对第一源极/漏极电区域114分开。
图9显示了图4A至图4C的集成芯片100的一些其他实施例的布局图。
如图9所示，集成芯片100包括一大电流存储器单元902(举例而言：大电流静态随机存取存储器单元)与一高密度存储器单元904(举例而言：高密度静态随机存取存储器单元)。高密度存储器单元904是置于高电流存储器单元902的资第一侧。高电流存储器单元902的上述第一侧以及与高电流存储器单元902的上述第一侧相反的高电流存储器单元902的一第二侧，是在一第一方向横向间隔。在其他实施例中，高密度存储器单元904是置于大电流存储器单元902的一第三侧。高电流存储单元902的上述第三侧以及与高电流存储单元902的第三侧相对的一第四侧，在垂直于上述第一方向的一第二方向横向间隔。
集成芯片100包括一第三区域906、一第四区域901、一第五区域903与一第六区域905。在这种情况下，将集成芯片100的第一区域104称为一第一NMOS区域，将集成芯片100的第二区域106被称为一第一PMOS区域，将第三区域906称为一第二NMOS区域，将第四区域901称为一第三NMOS区域，将第五区域903称为一第二PMOS区域，将第六区域905称为第四NMOS区域。第一区域104、第二区域106及第三区域906是置于大电流存储器单元902。第二区域106是置于第一区域104与第三区域906之间。第四区域901、第五区域903及第六区域905是置于高密度存储器单元904。第五区域903是置于第四区域901与第六区域905之间。
一第三组鳍状物108c是置于集成芯片100的第三区域906。在一些实施例中，第三组鳍状物108c的鳍状物108包括与第一组鳍状物108a的鳍状物108实质上相似的特征(举例而言：结构特征、掺杂类型、掺杂浓度等)。一对第三源极/漏极区910是置于第三组鳍状物108c的鳍状物108的一些上/中。例如，第三源极/漏极区910的一第七对910a是置于一第九鳍状物108c1上/中。在另外的实施例中，第三源极/漏极区910包括与第一源极/漏极区114实质上相似的特征(举例而言：结构特征、掺杂类型、掺杂浓度等)。
一第三掺杂区908是置于半导体基底102并置于第三区域906。在一些实施例中，集成芯片100的第三区域906是由第三掺杂区908的周界所定义。在另一些实施例中，第三掺杂区908包括与第一掺杂区110实质上相似的特征(举例而言：结构特征、掺杂类型、掺杂浓度等)。例如，第三掺杂区908包括上述第一掺杂类型，并且第三掺杂区908至少部分地置于第三组鳍状物108c。
第九鳍状物108c1的一部分是置于第三源极/漏极区910的第七对910a之间。在一些实施例中，第三掺杂区908是置于第九鳍状物108c1的置于第三源极/漏极区910的第七对910a之间的部分中。一第三选择性传导通道是置于第九鳍状物108c1的置于第三源极/漏极区910的第七对910a之间的部分中。上述第三选择性传导通道在第三源极/漏极区910的第七对910a之间延伸。在另外的实施例中，第三源极/漏极区910的第七对910a与上述第三选择性传导通道是一n通道鳍式场效晶体管的一部分。
第三组鳍状物108c具有一第三鳍状物密度。上述第三鳍状物密度是指第三组鳍状物108c置于单位面积内的鳍状物数量。上述第三鳍状物密度大于上述第二鳍状物密度。在一些实施例中，上述第三鳍状物密度至少是上述第二鳍状物密度的两倍。在另一些实施例中，上述第三鳍状物密度与上述第一鳍状物密度相同。
高密度存储器单元904包括与高电流密度单元902实质上相似的特征(举例而言：结构特征、掺杂类型、掺杂浓度等)，但是所具有的鳍状物密度比与高电流存储器单元902的鳍状物密度比。例如，高密度存储器单元904包括：(1)一第四掺杂区912，置于第四区域901且包括与第一掺杂区110实质上相似的特征；(2)一第五掺杂区914，置于第五区域903且包括与第二掺杂区112实质上相似的特征；(3)一第六掺杂区916，置于第六区域905中且包括与第三掺杂区908实质上相似的特征；(4)一第四组鳍状物108d，置于第四区域901，其中第四组鳍状物108d的鳍状物108包括与第一组鳍状物108a的鳍状物108实质上相似的特征；(5)一第五组鳍状物108e，置于第五区域903，其中第五组鳍状物108e的鳍状物108包含与第二组鳍状物108b的鳍状物108实质上相似的特征；(6)一第六组鳍状物108f，置于第六区域905，其中第六组鳍状物108f的鳍状物108包括与第三组鳍状物108c的鳍状物108实质上相似的特征；(7)多个第四源极/漏极区918，置于第四组鳍状物108d的鳍状物108上/中，并包括与第一源极/漏极区114实质上相似的特征；(8)多个第五源极/漏极区920，置于第五组鳍状物108e的鳍状物108上/中，并且包括与第二源极/漏极区118实质上相似的特征；以及(9)多个第六源极/漏极区922，置于第六组鳍状物108f的鳍状物108上/中，并且包括与第三源极/漏极区910实质上相似的特征。
第四组鳍状物108d具有一第四鳍状物密度。上述第四鳍状物密度是置于面积单位中的第四组鳍状物108d的鳍状物108的数量。第五组鳍状物108e具有一第五鳍状物密度。上述第五鳍状物密度是置于面积单位中的第五组鳍状物108e的鳍状物108的数量。第六组鳍状物108f具有一第六鳍状物密度。上述第六鳍状物密度是置于面积单位中的第六组鳍状物108f的鳍状物108的数量。上述第四鳍状物密度、上述第五鳍状物密度以及上述第六鳍状物密度均小于上述第一鳍状物密度与上述第三鳍状物密度。在一些实施例中，上述第四鳍状物密度、上述第五鳍状物密度以及上述第六鳍状物密度相同。在另一些实施例中，上述第四鳍状物密度、上述第五鳍状物密度、上述第六鳍状物密度与上述第二鳍状物密度相同。
高密度存储器单元904的鳍状物密度比，是指第四鳍状物密度对比于第五鳍状物密度对比于第六鳍状物密度的比例(举例而言：“第四鳍状物密度”：“第五鳍状物密度”：“第六鳍状物密度”)。在一些实施例中，高密度存储器单元904的鳍状物密度比为1：1：1。高电流存储器单元902的鳍状物密度比，是指第二鳍状物密度对比于第一鳍状物密度对比于第三鳍状物密度的比例(举例而言：“第二鳍状物密度”：“第一鳍状物密度”：“第三鳍状物密度”)。在一些实施例中，大电流存储器单元902的鳍状物密度比为1：2：2。
由于高密度存储器单元904包括与高电流密度单元902实质上相似的特征(但具有不同的鳍状物密度比)，因此可理解n通道鳍式场效晶体管是置于第一区域104、第三区域906、第四区域901与第六区域905，并且p通道鳍式场效晶体管是置于第二区域106与第五区域903。在一些实施例中，n通道鳍式场效晶体管可以是上拉晶体管(pull-up transistors)及/或下拉晶体管(pull-down transistors)。在另外的实施例中，p通道鳍式场效晶体管可以是传输闸晶体管(pass-gate transistors)(举例而言：存取晶体管(accesstransistors))。上述上拉晶体管、上述下拉晶体管及/或上述传输闸晶体管可以是多鳍式晶体管(multi-fin transistors)(举例而言：二鳍式上拉晶体管(2-fin pull-uptransistor))及/或单鳍式晶体管(single fin transistors)(举例而言：一鳍式上拉晶体管(1-fin pull-up transistor))。
一第三外延结构924是置于半导体基底102并置于集成芯片100的第三区域906。第三外延结构924包括与第一外延结构122实质上相似的特征(举例而言：结构特征、掺杂类型、掺杂浓度等)。在一些实施例中，第三外延结构902与第一外延结构122横向间隔。
在一些实施例中，一第四外延结构926是置于半导体基底102并置于集成芯片100的第四区域901。第四外延结构926包括与第一外延结构122实质上相似的特征(举例而言：结构特征、掺杂类型、掺杂浓度等)。在一些实施例中，第四外延结构926是横向间隔于第一外延结构122及第三外延结构924。在其他实施例中，第四外延结构926及第一外延结构122是第一连续外延结构的横向间隔于第三外延结构924的部分。在这种情况下，上述第一连续外延结构从集成芯片100的第一区域104连续延伸到集成芯片100的第四区域901。
在一些实施例中，一第五外延结构928是置于半导体基底102并置于集成芯片100的第六区域905。第六外延结构928包括与第一外延结构122实质上相似的特征(举例而言：结构特征、掺杂类型、掺杂浓度等)。在一些实施例中，第六外延结构928是横向间隔于第一外延结构122、第三外延结构924及第四外延结构926。在其他实施例中，第五外延结构928及第三外延结构924是上述第二连续外延结构的横向间隔于第一外延结构122和第四外延结构926(或上述第一连续外延结构)横向间隔的部分。在这种情况下，上述第二连续外延结构从集成芯片100的第三区域906连续延伸到集成芯片100的第六区域905。
在一些实施例中，第一掺杂区110与第四掺杂区912是一第一连续掺杂区的部分，上述第一连续掺杂区是从集成芯片100的第一区域104连续延伸到集成芯片100的第四区域901。在另外的实施例中，第二掺杂区112与第五掺杂区914是一第二连续掺杂区的部分，上述第二连续掺杂区的部分是从集成芯片100的第二区域106连续延伸到集成芯片100的第五区域903。在又一实施例中，第三掺杂区908与第六掺杂区916是一第三连续掺杂区的部分，上述第三连续掺杂区是从集成芯片100的第三区域906连续延伸到集成芯片100的第六区域905。
图10显示图4A至图4C的集成芯片100的一些其它实施例的布局图。
如图10所示，第四外延结构926与第五外延结构928并未置于集成芯片100的半导体基底102，但第一外延结构122与第三外延结构924是置于集成芯片100的半导体基底102。在这种实施例中，高密度存储器单元904可以不包括任何包含与第一外延结构122及/或第三外延结构924实质上相似的特征的外延结构。例如，高密度存储器单元904不包括具有上述第一掺杂类型并置于第四掺杂区912与基础基底602之间的外延结构，高密度存储器单元904也不包括具有上述第一掺杂类型并置于第六掺杂区916与基础基底602之间的外延结构。
图11A-图11B至图22A-图22B显示了用于形成图6A至图6B的集成芯片100的一些实施例的一系列的各种剖面图。图号带有尾码“A”的附图(举例而言：图11A)显示了用于形成图6A所示结构的一些实施例的一系列剖面图。图号带有尾码“B”的附图(举例而言：图11B)显示了用于形成图6B中所示结构的一些实施例的一系列剖面图。
如图11A至图11B所示，在基础基底602上形成一外延层1102。基础基底602可以包括任何类型的半导体本体(举例而言：单晶硅/CMOS块体、硅锗(SiGe)、碳化硅等)。在一些实施例中，基础基底602具有上述第一掺杂类型。在另一些实施例中，基础基底602具有上述第一掺杂类型的掺杂物的上述第三掺杂浓度。
外延层1102是一半导体材料(举例而言：硅、锗、SiGe或类似材料)。在一些实施例中，外延层1102与基础基底602是相同的半导体材料(举例而言：硅)。在另一些实施例中，外延层1102可以具有与基础基底602相同的结晶结构。例如，外延层1102可以是单晶硅，基础基底602可以是单晶硅。外延层1102具有上述第一掺杂类型。外延层1102具有上述第一掺杂类型的掺杂物的上述第二掺杂浓度。在一些实施例中，外延层1102具有第一厚度T1。
在一些实施例中，外延层1102的一形成工艺包括经由一第一外延工艺将外延层1102成长在基础基底602上。上述第一外延工艺可以是，例如，一气相外延工艺(vapor-phase epitaxial process)、一液相外延工艺(liquid-phase epitaxial process)、分子束外延工艺(molecular-beam epitaxial process)、其他一些外延工艺或上述工艺的组合。在另外的实施例中，外延层1102同步掺杂上述第一掺杂类型的掺杂物(举例而言：在外延层1102经由上述第一外延工艺成长时，以上述第一掺杂类型的掺杂物掺杂)，而将外延层1102形成为具有上述第一掺杂类型的掺杂物的上述第二掺杂浓度。例如，在上述第一外延工艺期间，在正在形成外延层1102时，以一第一预定速率使一掺杂物气体(举例而言：二硼烷(diborane))流入一工艺室(process chamber)，借此将外延层1102形成为具有上述第一掺杂类型的掺杂物的上述第二掺杂浓度。在另外的实施例中，由于外延层1102是由上述第一外延工艺形成的，并且是被同步掺杂，因此与通过注入工艺(例如离子注入工艺)掺杂的半导体材料(举例而言：基础基底602)相比，外延层1102的上表面可以是相对光滑。因此，外延层1102的电阻可以小于通过上述注入工艺(举例而言：离子注入工艺)形成的一半导体材料(举例而言：基础基底602)中的一掺杂区的电阻。
如图12A至图12B所示，在基础基底602的上方形成一第一外延结构122。第一外延结构122是外延层1102的一部分(举例而言：请参见图11A至图11B)。在一些实施例中，用以形成第一外延结构122的一工艺包括在外延层1102上形成一第一图形化的遮罩层1202(举例而言：负/正光刻胶、一遮罩层(举例而言：氧化物、氮化物或类似物)等)。在一些实施例中，第一图形化遮罩层1202可以通过在外延层1102上形成一遮罩层、将上述遮罩层暴露于一图形(举例而言：通过光学光刻)以及将上述遮罩层显影以形成第一图形化遮罩层1202。其后，对外延层1102执行一第一蚀刻工艺1204，以移除外延层1102中未被第一图形化的遮罩层1202遮蔽的部分，借此形成第一外延结构122。随后，可以将第一图形化遮蔽层1202剥离。在一些实施例中，第一蚀刻工艺1204可以是一干式蚀刻工艺、一湿式蚀刻工艺、一反应性离子蚀刻(reactive ion etching)工艺、其他一些蚀刻工艺或上述工艺的组合。
如图13A至图13B所示，在基础基底602的上方与第一外延结构122的上方，形成一第二外延结构604。在一些实施例中，第二外延结构604具有上述第一掺杂类型。在另一些实施例中，用以形成第二外延结构604的工艺包括经由一第二外延工艺将第二外延结构604成长在基底基底602上与第一外延结构122上。上述第二外延工艺可以是，例如，一气相外延工艺、一液相外延工艺、分子束外延工艺、其他一些外延工艺或上述工艺的组合。在另外的实施例中，第二外延结构604以上述第一掺杂类型的掺杂物进行同步掺杂(举例而言：在经由上述第二外延工艺成长第二外延结构604时，以上述第一掺杂类型的掺杂物进行掺杂)，而将第二外延结构604形成为具有上述第一掺杂类型的掺杂物的第四掺杂浓度。例如，在第二外延工艺的期间，在正在形成第二外延结构604时，以一第二预定速率使一掺杂物气体(举例而言：二硼烷)流入工艺室，从而形成具有上述第一掺杂类型的掺杂物的上述第四掺杂浓度的第二外延结构604。在另外的实施例中，上述第二预定速率小于上述第一预定速率。在又一实施例中，上述第一掺杂类型的掺杂物的上述第四掺杂浓度与上述第一掺杂类型的掺杂物的上述第三掺杂浓度实质上相同。
如图14A至图14B所示，移除第二外延结构604的上部(在图14A至图14B中以虚线显示)。在一些实施例中，用以移除第二外延结构604的上述上部的工艺包括对第二外延结构604执行一研磨工艺1402(举例而言：化学机械研磨(chemical mechanical polishing；CMP))。研磨工艺1402将第二外延结构604的一上表面平坦化。在另外的实施例中，可以将基础基底602称为半导体基底102的一第一部分，而可以将第二外延结构604称为半导体基底102的一第二部分。在又一实施例中，在执行研磨工艺1402后，第二外延结构604与基底基底602形成半导体基底102。
如图15A至图15B所示，在半导体基底102形成一第二掺杂区112。可以将第二掺杂区112形成为与基础基底602的一上表面垂直间隔。在其他实施例中，可以将第二掺杂区112形成为垂直地延伸到基础基底602中。在一些实施例中，第二掺杂区112从第二外延结构604的一上表面穿过半导体基底102，垂直延伸到与第一外延结构122的一上表面实质上对准的位置。在其他实施例中，第二掺杂区112从第二外延结构604的上述上表面垂直地穿过半导体基底102，延伸到置于低于第一外延结构122的上表面的位置。在另外的实施例中，可以将第二掺杂区112形成为与第二外延结构604的上表面垂直间隔。
在一些实施例中，用以形成第二掺杂区112的工艺包括在第二外延结构604上形成一第二图形遮蔽层1502。此后，执行一第一注入工艺1504(举例而言：离子注入工艺)，以将上述第二掺杂类型的掺杂物(举例而言：n型掺杂物，例如磷原子、砷原子或类似物)注入到半导体基底102中，借此形成第二掺杂区112。随后，可以将第二图形化遮蔽层1502剥离。
在一些实施例中，在第二外延结构604形成第二掺杂区112之后，第二外延结构604包括一第一部分604a与一第二部分604b。第二外延结构604的第一部分604a置于第二掺杂区112的一侧并且置于第一外延结构122的上方。第二外延结构604的第二部分604b垂直地置于第二掺杂区112与基础基底602之间并且置于第一外延结构122的一侧。可以理解的是，第二掺杂区112是置于第二外延结构604的一第三部分(为了清楚起见，未在图15A至图15B示出)，上述第三部分通过第二外延结构604的第二部分604b而与基础基底602隔开。
如图16A至图16B所示，在半导体基底102形成一第一掺杂区110。第一掺杂区110是形成在第一外延结构122的正上方。换句话说，第一掺杂区110是形成在第二外延结构604的第一部分604a(为了清楚起见，未在图16A至图16B示出)。在一些实施例中，将第一掺杂区110形成为与第一外延结构122接触。在另一些实施例中，第一掺杂区110可以从第二外延结构604的上表面垂直地延伸到半导体基底102中。在其他实施例中，可以将第一掺杂区110形成为与第二外延结构604的上表面垂直间隔。
在一些实施例中，用以形成第一掺杂区110的工艺包括在第二外延结构604上形成一第三图形化的遮罩层1602。其后，执行一第二注入工艺1604(举例而言：离子注入工艺)，以将上述第一掺杂类型的掺杂物(举例而言：p型掺杂物，例如硼原子、铝原子或类似物)注入到半导体基底102中，借此形成第一掺杂区110。随后，可以将第三图形化遮罩层1602剥离。可以理解的是，在一些实施例中，第一掺杂区110可以在第二掺杂区112的前形成。
如图17A至图17B所示，在基础基底602的上方形成多个鳍状物108。一第一组鳍状物108a形成在第一外延结构122的正上方，并且将一第二组鳍状物108b形成在相邻于第一组鳍状物108a的处。在一些实施例中，用以形成鳍状物108的工艺包括在第二外延结构604上形成一图形化遮罩层(未示出)(举例而言：一硬遮罩)。其后，对第二外延结构604执行一蚀刻工艺，以在第二外延结构604形成多个凹槽，借此将第二外延结构604的被上述图形化遮罩层遮蔽的部分留在原地，作为鳍状物108。上述蚀刻工艺可以是一干式蚀刻工艺、一湿式蚀刻工艺、一反应离子蚀刻工艺、其他一些蚀刻工艺或上述工艺的组合。在另外的实施例中，鳍状物108可以使用一心轴―间隔物双重图形化工艺(mandrel-spacer doublepatterning process)、一些其他的多重图形化工艺或前述工艺的组合来形成。在又另外的实施例中，在鳍状物108形成后，半导体基底102可以包括半导体基底102的一上部区域102a与半导体基底102的一下部区域102b。
另外，如图17A至图17B所示，在半导体基底102的下部区域102b的上方形成一隔离结构402。在一些实施例中，用以形成隔离结构402的工艺包括在半导体基底102的上部区域102a的上方沉积一隔离层(未示出)并覆盖鳍状物108。在另外的实施例中，可以通过例如化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapordeposition；PVD)、原子层沉积(atomic layer deposition；ALD)、加热氧化(thermaloxidation)、一些其它沉积工艺或上述工艺的组合来沉积上述隔离层。然后，执行一化学机械研磨工艺，以移除上述隔离层的上部。上述化学机械研磨工艺还可以移除第二外延结构604上的图形化的遮罩层。其后，对上述隔离层执行一蚀刻工艺，以使上述隔离层凹陷至低于鳍状物108的上表面，借此形成隔离结构402。在一些实施例中，相对于鳍状物108，上述蚀刻工艺对上述隔离层有较大的选择性。
如图18A至图18B所示，在隔离结构402的上方形成一栅极介电层1802，并覆盖鳍状物108。在一些实施例中，栅极介电层1802是一连续的层，其延伸跨越隔离结构402并在三侧与每个鳍状物108啮合。在另一些实施例中，栅极介电层1802包括氧化物(举例而言：SiO2)、一高介电常数介电材料(举例而言：介电常数大于3.9的介电材料)、一些其它介电材料或上述材料的组合。栅极介电质层1802可以包括多层结构，例如，包括一或多个界面层。在又一实施例中，用以形成栅极介电层1802的工艺包括通过例如化学气相沉积、物理气相沉积、原子层沉积、一些其它沉积工艺或前述工艺的组合，将栅极介电层1802沉积在隔离结构上与沉积在鳍状物108上。
同样如图18A至图18B所示，在栅极介电质层1802的上方形成一栅极电极层1804。在另外的实施例中，栅极电极层1804包括例如多晶硅、金属(举例而言：W)、一些其它导体材料或上述材料的组合。栅极电极层1804可以包括多层。例如，在一些实施例中，栅极电极层1804可以包括例如一功函数金属层与一金属填充层。在另一些实施例中，用以形成栅极电极层1804的工艺包括通过例如化学气相沉积、物理气相沉积、原子层沉积、溅镀、电化学镀、无电镀(electroless plating)、其他一些沉积工艺或上述工艺的组合，将栅极电极层1804沉积在栅极介电质层1802上。
如图19A至图19B所示，在隔离结构402的上方与鳍状物108的上方，形成一连续栅极结构404。连续栅极结构404包括一连续栅极介电质结构406与一连续栅极电极结构408。此外，连续栅极结构404包括多个栅极结构410。
在一些实施例中，用以形成连续栅极结构404的工艺包括在栅极电极层1804(请参见，例如图18A至图18B)上形成一图形化的遮罩层(未示出)(举例而言：一硬遮罩)。其后，对栅极电极层1804及栅极介电质层1802(举例而言：请参见图18A至图18B)执行一蚀刻工艺，以移除栅极电极层1804的未被遮蔽的部分与栅极介电质层1802的未被遮蔽的部分，借此分别形成连续栅极电极结构408与连续栅极介电质结构406。上述蚀刻工艺可以是一干式蚀刻工艺、一湿式蚀刻工艺、一反应性离子蚀刻工艺、其他一些蚀刻工艺或上述工艺的组合。
如图20A至图20B所示，在连续栅极结构404的两侧壁上形成一侧壁间隔物502。侧壁间隔物502沿着连续栅极介电质结构406的两侧壁与连续栅极电极结构408的两侧壁而垂直延伸。在一些实施例中，侧壁间隔物502横向地连续延伸而跨越隔离结构402并在鳍状物108的上方(沿着“z”方向)。
在一些实施例中，用以形成侧壁间隔物502的工艺包括在隔离结构402的上方、鳍状物108的上方与连续栅极结构404的上方，沉积一间隔物层(未示出)。在另外的实施例中，可以通过物理气相沉积、化学气相沉积、原子层沉积、溅镀或类似方式来沉积上述间隔物层。随后将上述间隔物层从水平表面蚀刻而移除，沿连续栅极结构404的两侧壁留下上述间隔物层，作为侧壁间隔物502。在又一实施例中，上述间隔物层可以包括例如氮化物(例如SiN)、氮氧化物(例如SiOXNY)或类似物。
同样如图20A至图20B所示，在第一组鳍状物108a的每一个鳍状物108上/中形成一对第一源极/漏极区114，并且在第二组鳍状物108b的每一个鳍状物108上/中形成一对第二源极/漏极区118。在一些实施例中，用以形成第一源极/漏极区114与第二源极/漏极区118的工艺包括对鳍状物108执行一蚀刻工艺，以形成置于每个鳍状物108中的连续栅极结构404的两侧的凹槽。在一些实施例中，上述蚀刻工艺可以是一干式蚀刻工艺、一湿式蚀刻工艺、一些其他合适的蚀刻工艺或上述工艺的组合。
其后，执行一第一外延工艺，以从置于第一组鳍状物108a的鳍状物108上的凹槽成长出第一源极/漏极区114。上述第一外延工艺可以是，例如，一气相外延工艺、一液相外延工艺、分子束外延工艺、一些其他外延工艺或上述工艺的组合。在一些实施例中，上述第一外延工艺可以使用上述第二掺杂类型的掺杂物(举例而言：n型掺杂物)对第一源极/漏极区114进行同步掺杂。然后，执行一第二外延工艺，以从置于第二组鳍状物108b的鳍状物108上的凹槽成长出第二源极/漏极区118。上述第二外延工艺可以是，例如，一气相外延工艺、一液相外延工艺、分子束外延工艺、一些其他外延工艺或上述工艺的组合。在一些实施例中，上述第二外延工艺可以使用上述第一掺杂类型的掺杂物(举例而言：p型掺杂物)对第二源极/漏极区118进行同步掺杂。可以理解的是，第一源极/漏极区114与第二源极/漏极区118可以通过其他合适的工艺形成(举例而言：通过一或多道离子注入工艺，在对应的鳍状物108上/中形成第一源极/漏极区114与第二源极/漏极区118)。
如图21A至图21B所示，在隔离结构402的上方、鳍状物108的上方、第一源极/漏极区114的上方以及第二源极/漏极区118的上方，形成一第一层介电质(interlayerdielectric；ILD)结构504a。在一些实施例中，用以形成第一层间介电质结构504a的工艺包括在隔离结构402上沉积一第一层间介电层，并覆盖连续栅极结构404、侧壁间隔物502、鳍状物108、第一源极/漏极区114与第二源极/漏极区118。其后，对上述第一层间介电层进行一平坦化处理(举例而言：化学机械研磨)，以移除上述第一层间介电层的一上部，借此形成第一层间介电质结构504a。在一些实施例中，将第一层间介电质结构504a形成为其具有的上表面是与连续栅极电极结构408的上表面实质上为共平面，并且与侧壁间隔物502的上表面实质上为共平面。可以理解的是，在形成第一层间介电质结构504a之后，在一些实施例中，可以执行一栅极替换工艺，以将连续栅极电极结构408替换为一连续金属栅极电极结构(举例而言：通过一高介电常数/金属栅极替换栅极工艺)。
同样如图21A至图21B所示，在第一层间介电质结构504a的上方、连续栅极结构404的上方与侧壁间隔物502的上方，形成一第二层间介电质结构504b。此外，在鳍状物108的上方以及在第一层间介电质结构504a与第二层间介电质结构504b中都形成多个第一导体接触件506。第一导体接触件506形成在半导体基底102的上方并垂直延伸而穿过第一层间介电质结构504a与第二层间介电质结构504b。在一些实施例中，用以形成第二层间介电质结构504b与第一导体接触件506的工艺包括在第一层间介电质结构504a上形成一第二层间介电层，并覆盖连续栅极结构404与侧壁间隔物502。其后，形成多个第一接触开口，其延伸穿过第二层间介电层并穿过第一层间介电质结构504a。在上述第二层间介电层上形成一导体材料(举例而言：W)并填充上述第一接触开口。其后，对上述导体材料与上述第二层间介电层进行一平坦化处理(举例而言：化学机械研磨)，以形成第一导体接触件506与第二层间介电质结构504b。
如图22A至图22B所示，在第二层间介电质结构504b的上方形成一第三层间介电质结构504c，在连续栅极结构404上形成一个或多个第二导体接触件508。将上述一个或多个第二导体接触件508形成为垂直地延伸而穿过第二层间介电质结构504b与第三层间介电质结构504c。
在一些实施例中，用以形成第三层间介电质结构504c与上述一个或多个第二导体接触件508的工艺包括在第二层间介电质结构504b上形成一第三层间介电层并覆盖第一导体接触件506。其后，形成一个或多个第二接触开口，其延伸穿过上述第三层间介电层并穿过第二层间介电质结构504b。在上述第三层间介电层上形成一导体材料(举例而言：W)并填充上述第二接触开口。其后，对上述导体材料与上述第三层间介电层进行一平坦化处理(举例而言：化学机械研磨)，以形成一或多个第二导体接触件508与第三层间介电质结构504c。虽然未示出，但可以理解的是，可以在第三层间介电质结构504c的上方形成任意数量的附加层间介电质结构，并且可以在上述附加层间介电质结构形成任意数量的其他导体部件(举例而言：金属线、金属导孔等)，以形成一互连结构(举例而言：铜互连)，上述互连结构将集成芯片100的各种半导体装置互连。
图23显示了用于形成具有改良的闩锁效应抗扰性的集成芯片的方法的一些实施例的流程图。虽然将图23的流程图2300显示并在此叙述为一系列的操作或事件，但要理解的是，所示的这些操作或事件的顺序不应被解释为有限制性意义。例如，一些操作可以以不同的顺序及/或与在此图示及/或叙述的操作或事件以外的其他操作或事件同时发生。此外，并非所有显示的操作可能都需要实施在此处叙述的一个或多个方面或实施例，并且在此处叙述的一或多个操作可以在一或多个单独的操作及/或阶段中进行。
在操作2302，在一基础基底的上方形成具有一第一掺杂类型的一第一外延结构，其中上述外延结构具有一第一掺杂形式的一第一掺杂物浓度。图11A-图11B至图12A-图12B显示了对应于操作2302的一些实施例的一系列的各种剖面图。
在操作2304，在上述基础基底的上方与上述第一外延结构的上方形成一第二外延结构。图13A-图13B至图14A-图14B显示了对应于操作2304的一些实施例的一系列各种剖面图。
在操作2306，在上述第二外延结构形成具有一第二掺杂形式的一第一掺杂区。图15A至图15B显示了对应于操作2306的一些实施例的各种剖面图。
在操作2308，在上述基础基底并在上述第一外延结构的正上方形成具有上述第一掺杂形式的一第二掺杂区，其中上述第二掺杂区是置于上述第一掺杂区的一侧上，并且上述第一掺杂区的上述第一掺杂形式的掺杂物的一第二掺杂浓度小于上述第一掺杂浓度。图16A至图16B显示了对应于操作2308的一些实施例的各种剖面图。
在操作2310，在上述基础基底的上方形成多个鳍状物。图17A至图17B显示了对应于操作2310的一些实施例的各种剖面图。
在操作2312，在上述第二外延结构的上方形成多个栅极结构，上述多个栅极结构分别与上述多个鳍状物接合。图18A-图18B至图19A-图19B显示了一系列对应于操作2312的一些实施例的各种剖面图。
在操作2314，在每个鳍状物上/中形成一对源极/漏极区。图20A至图20B显示了对应于操作2314的一些实施例的各种剖面图。
在操作2316，在上述鳍状物的上方与上述栅极结构的上方形成一层间介电质(ILD)结构，其中一或多个导体接触件置于上述层间介电质结构。图21A-图21B至图22A-图22B显示了一系列对应于操作2316的一些实施例的各种剖面图。
在一些实施例中，本发明实施例提供一种集成芯片的制造方法。此方法包括：接收一半导体基底的一第一部分，其中上述半导体基底的上述第一部分具有一第一区域且具有一第二区域，上述第二区域置于上述第一区域的一第一侧。在上述半导体基底的上述第一部分的上述第一区域的正上方，形成一外延结构，上述外延结构具有一第一掺杂类型。在上述外延结构的上方、上述半导体基底的上述第一部分的上述第一区域的上方以及上述半导体基底的上述第一部分的上述第二区域的上方，形成上述半导体基底的一第二部分。在上述半导体基底的上述第二部分且在上述外延结构的正上方，形成一第一掺杂区，上述第一掺杂区具有上述第一掺杂类型。在上述半导体基底的上述第二部分形成一第二掺杂区，上述第二掺杂区具有一第二掺杂类型，上述第二掺杂类型与上述第一掺杂类型相反，其中上述第二掺杂区是形成在上述外延结构的一第二侧。通过将上述半导体基底的上述第二部分选择性地局部移除，形成上述半导体基底的多个鳍状物，其中上述鳍状物的一或多个鳍状物是置于上述外延结构的正上方，上述鳍状物的一或多个其他鳍状物是置于上述半导体基底的上述第一部分的上述第二区域的正上方。
在上述方法的一些实施例中，形成上述外延结构包括：经由一外延工艺，在上述半导体基底的上述第一部分的一上表面上成长一外延层，其中将上述外延层形成为一连续层而延伸跨过上述半导体基底的上述第一区域及上述半导体基底的上述第二区域二者；在上述外延层上形成一图形化的遮罩层而覆盖上述外延层的一第三部分，其中上述外延层的上述第三部分是置于上述半导体基底的上述第一部分的正上方；以及使用在定位(in place)的上述图形化的遮罩层，移除上述外延层的一第四部分，上述外延层的上述第四部分是置于上述半导体基底的上述第二部分的正上方，借此在定位的上述外延层的上述第三部分留下来而作为上述外延结构。
在上述方法的一些实施例中，在上述外延工艺的期间以第一掺杂类型的掺杂物同步(in-situ)掺杂上述外延层，而使上述外延层具有上述第一掺杂类型的掺杂物的一第一掺杂浓度。
在上述方法的一些实施例中，形成上述第一掺杂区包括：在形成上述外延结构之后，施行一注入工艺以将上述第一掺杂类型的掺杂物植入上述半导体基底的上述第二部分，而使上述第一掺杂区具有上述第一掺杂类型的掺杂物的一第二掺杂浓度，上述第二掺杂浓度小于上述第一掺杂浓度。
在一些实施例中，本发明实施例提供一种集成芯片，其包括一第一区域与一第二区域，上述第二区域置于上述第一区域的一第一侧。上述集成芯片包括一半导体基底。上述半导体基底的一第一鳍状物是置于上述集成芯片的上述第一区域。上述半导体基底的一第二鳍状物是置于上述集成芯片的上述第二区域，且在一第一方向与上述第一鳍状物横向间隔。一第一掺杂区是置于上述半导体基底且置于上述集成芯片的上述第一区域，其中上述第一掺杂区具有一第一掺杂类型。一第二掺杂区是置于上述半导体基底且置于上述集成芯片的上述第二区域，其中上述第二掺杂区具有一第二掺杂类型，上述第二掺杂类型与上述第一掺杂类型相反。一外延结构是置于上述半导体基底且接触上述第一掺杂区，上述外延结构具有上述第一掺杂类型，其中上述外延结构是置于上述集成芯片的上述第一区域且置于上述第一掺杂区与上述半导体基底的一下表面之间，且其中上述外延结构所具有的上述第一掺杂类型的掺杂物的掺杂浓度高于上述第一掺杂区的上述第一掺杂类型的掺杂物的掺杂浓度。
在上述集成芯片的一些实施例中：上述外延结构具有上述第一掺杂类型的掺杂物的一第一掺杂浓度；上述第一掺杂区具有上述第一掺杂类型的掺杂物的一第二掺杂浓度；以及上述第一掺杂浓度对比于上述第二掺杂浓度的比例是在10：1与1000：1之间。
在上述集成芯片的一些实施例中：上述外延结构具有一第一厚度；上述外延结构的一下表面与上述半导体基底的上述下表面相隔一第一距离；以及上述第一厚度对比于上述第一距离的比例是在1：200与1：800之间。
在上述集成芯片的一些实施例中：上述第一鳍状物具有一第一高度；上述外延结构具有一第一厚度；以及上述第一高度对比于上述第一厚度的比例是在1：10与1：600之间。
在上述集成芯片的一些实施例中：上述第一鳍状物置于上述第一掺杂区的周界(perimeter)内；上述第二鳍状物置于上述第二掺杂区的周界内；上述第一掺杂区的上述第一侧是置于上述第一鳍状物与上述第二鳍状物之间；上述第二掺杂区的一第二侧是置于上述第一鳍状物与上述第二鳍状物之间；以及上述外延结构的一外侧壁是置于上述第一鳍状物与上述第二鳍状物之间。
在一些实施例中，上述集成芯片还包括：上述半导体基底的第一多个鳍状物，置于上述集成芯片的上述第一区域，其中上述第一鳍状物是上述第一多个鳍状物之一；以及上述半导体基底的第二多个鳍状物，置于上述集成芯片的上述第二区域，且在上述第一方向与上述第一多个鳍状物横向间隔，其中上述第二鳍状物是上述第二多个鳍状物之一，其中上述第一多个鳍状物具有每单位面积的一第一鳍状物密度，其中上述第二多个鳍状物具有每单位面积的一第二鳍状物密度，且其中上述第一鳍状物密度大于上述第二鳍状物密度。
在一些实施例中，上述集成芯片还包括：一对第一源极/漏极区，置于上述第一多个鳍状物的每个鳍状物上，其中上述第一源极/漏极区具有上述第二掺杂类型；以及一对第二源极/漏极区，置于上述第二多个鳍状物的每个鳍状物上，其中上述第二源极/漏极区具有上述第一掺杂类型。
在上述集成芯片的一些实施例中，上述第一鳍状物密度是上述第二鳍状物密度的至少二倍。
在上述集成芯片的一些实施例中，上述外延结构具有上述第一掺杂类型的掺杂物的一第一掺杂物浓度，其大于或等于1×1016cm-3；以及上述第一掺杂区具有上述第一掺杂类型的掺杂物的一第二掺杂物浓度，其小于或等于1×1015cm-3。
在上述集成芯片的一些实施例中，上述第一掺杂类型的掺杂物的上述第一掺杂物浓度是在1×1016cm-3与1×1018cm-3之间。
在上述集成芯片的一些实施例中，上述外延结构具有一第一厚度，其在1微米(μm)与3μm之间。
在上述集成芯片的一些实施例中，上述外延结构的一下表面与上述半导体基底的上述下表面相隔一第一距离，其中上述第一距离在600μm与800μm之间。
在一些实施例中，本发明实施例提供一种集成芯片的制造方法。此方法包括：在一半导体基底的一第一部分的一第一区域的正上方形成一外延结构，上述外延结构具有一第一掺杂类型。在上述外延结构的上方与上述半导体基底的上述第一部分的上方，形成上述半导体基底的一第二部分，其中上述半导体基底的上述第二部分接触上述外延结构的一上表面与上述半导体基底的上述第一部分的一第二区域的一上表面，且其中上述半导体基底的上述第一部分的上述第二区域是置于上述外延结构的一侧。在上述半导体基底的上述第二部分与在上述外延结构的正上方，形成一第一掺杂区，上述第一掺杂区具有上述第一掺杂类型。在上述半导体基底的上述第二部分与在上述半导体基底的上述第一部分的上述第二区域的正上方，形成一第二掺杂区，上述第二掺杂区具有一第二掺杂类型，上述第二掺杂类型与上述第一掺杂类型相反。通过将上述半导体基底的上述第二部分选择性地局部移除，形成上述半导体基底的一第一鳍状物与上述半导体基底的一第二鳍状物，其中上述第一鳍状物是置于上述外延结构的正上方，上述第二鳍状物是形成为与上述第一鳍状物横向间隔且置于上述半导体基底的上述第一部分的上述第二区域的正上方。
在上述方法的一些实施例中，形成上述半导体基底的上述第二部分包括：通过一第一外延工艺，在上述外延结构与上述半导体基底的上述第一部分的上述第二区域上，都成长上述半导体基底的上述第二部分，其中将上述半导体基底的上述第二部分形成为具有一第一上表面与一第二上表面，上述第一上表面置于上述外延结构的正上方，上述第二上表面置于上述半导体基底的上述第一部分的上述第二区域的正上方，其中上述第一上表面是高于上述第二上表面。
在一些实施例中，上述方法还包括：在形成上述第一鳍状物或上述第二鳍状物之前，对于上述半导体基底的上述第二部分施行一平坦化工艺，以将上述第一上表面与上述第二上表面平坦化而成为上述半导体基底的上述第二部分的一实质上平坦的第三上表面。
在上述方法的一些实施例中：形成上述外延结构包括，通过一第二外延工艺，在上述半导体基底的上述第一部分上形成一外延层，其中在上述第二外延工艺的期间以第一掺杂类型的掺杂物同步(in-situ)掺杂上述外延层，而使上述外延层具有上述第一掺杂类型的掺杂物的一第一掺杂浓度；以及形成上述第一掺杂区包括，施行一注入工艺以将上述第一掺杂类型的掺杂物植入上述半导体基底的上述第二部分，而使上述第一掺杂区具有上述第一掺杂类型的掺杂物的一第二掺杂浓度，上述第二掺杂浓度小于上述第一掺杂浓度。
前述内文概述了许多实施例的特征，使所属技术领域中技术人员可以从各个方面优选地了解本发明实施例。所属技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。所属技术领域中技术人员也应了解这些均等的结构并未背离本发明实施例的发明构思与范围。在不背离本发明实施例的发明构思与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (1)

1.一种集成芯片的制造方法，包括：
接收一半导体基底之一第一部分，其中该半导体基底的该第一部分具有一第一区域且具有一第二区域，该第二区域置于该第一区域的一第一侧；
在该半导体基底的该第一部分的该第一区域的正上方，形成一外延结构，该外延结构具有一第一掺杂类型；
在该外延结构的上方、该半导体基底的该第一部分的该第一区域的上方以及该半导体基底的该第一部分的该第二区域的上方，形成该半导体基底的一第二部分；
在该半导体基底的该第二部分且在该外延结构的正上方，形成一第一掺杂区，该第一掺杂区具有该第一掺杂类型；
在该半导体基底的该第二部分形成一第二掺杂区，该第二掺杂区具有一第二掺杂类型，该第二掺杂类型与该第一掺杂类型相反，其中该第二掺杂区是形成在该外延结构的一第二侧；以及
通过将该半导体基底的该第二部分选择性地局部移除，形成该半导体基底的多个鳍状物，其中所述多个鳍状物的一或多个鳍状物是置于该外延结构的正上方，所述多个鳍状物的一或多个其他鳍状物是置于该半导体基底的该第一部分的该第二区域的正上方。
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