JPH03245562A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03245562A JPH03245562A JP2417705A JP41770590A JPH03245562A JP H03245562 A JPH03245562 A JP H03245562A JP 2417705 A JP2417705 A JP 2417705A JP 41770590 A JP41770590 A JP 41770590A JP H03245562 A JPH03245562 A JP H03245562A
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明形成されたＮＰＮ型トランジスタとＰＮＮ型低抵
抗トランジスタとを含む半導体集積回路に関するもので
ある。 ［０００２］
抗トランジスタとを含む半導体集積回路に関するもので
ある。 ［０００２］
図１に示す従来のＰＮＮ型低抵抗トランジスタとＮＰＮ
型トランジスタとを含むコンプリメンタリな半導体集積
回路の製造方法は、Ｐ−型基板（１）にＰＮＮ型低抵抗
トランジスタを分離するためのＮ型埋込拡散層（２）を
形成する工程と、ＮＰＮ型トランジスタのコレクタ低抵
抗領域となるＮ＋＋埋込拡散層（３）を形成する工程と
、分離領域を形成するためのＰ＋ｆｆ１ｌ＋込拡散層（
４ａ）及びＰＮＮ型低抵抗トランジスタのコレクタ領域
となるＰ＋型埋込拡散層（４ｂ）を形成する工程と、基
板（１）上にＮ−型エピタキシャル層（５）を形成する
工程と、Ｐ＋型分離用拡散層（６ａ）及びコレクタ引き
出し用Ｐ＋型拡散層（６ｂ）を形成する工程と、コ＋ レクタ引き出し用Ｎ 型拡散層（７）を形成する工程と
、ベース領域となるＰ＋型拡散層（８ａ）及びエミッタ
領域となるＰ＋型拡散層（８ｂ）を形成する工程と、エ
ミッタ領域となるＮ＋型型数散層９ａ）及びベース引き
出し領域となるＮ十型拡散層（９ｂ）を形成する工程と
を有する。 ［０００３］ ＋ 従って、従来の方法では分離領域としてＰ 型埋込拡散
層（４ａ）及びＰ＋型拡散層（６ａ）を設ける工程、更
にＮ型埋込拡散層（２）を設ける工程が必要になる。こ
のため、製造工程が多く、且つチップ面積が必然的に大
になった。 ［０００４］ そこで、本発明の目的は、製造工程の簡略化及びチップ
面積の低減が可能な半導体集積回路を提供することにあ
る。 ［０００５］
型トランジスタとを含むコンプリメンタリな半導体集積
回路の製造方法は、Ｐ−型基板（１）にＰＮＮ型低抵抗
トランジスタを分離するためのＮ型埋込拡散層（２）を
形成する工程と、ＮＰＮ型トランジスタのコレクタ低抵
抗領域となるＮ＋＋埋込拡散層（３）を形成する工程と
、分離領域を形成するためのＰ＋ｆｆ１ｌ＋込拡散層（
４ａ）及びＰＮＮ型低抵抗トランジスタのコレクタ領域
となるＰ＋型埋込拡散層（４ｂ）を形成する工程と、基
板（１）上にＮ−型エピタキシャル層（５）を形成する
工程と、Ｐ＋型分離用拡散層（６ａ）及びコレクタ引き
出し用Ｐ＋型拡散層（６ｂ）を形成する工程と、コ＋ レクタ引き出し用Ｎ 型拡散層（７）を形成する工程と
、ベース領域となるＰ＋型拡散層（８ａ）及びエミッタ
領域となるＰ＋型拡散層（８ｂ）を形成する工程と、エ
ミッタ領域となるＮ＋型型数散層９ａ）及びベース引き
出し領域となるＮ十型拡散層（９ｂ）を形成する工程と
を有する。 ［０００３］ ＋ 従って、従来の方法では分離領域としてＰ 型埋込拡散
層（４ａ）及びＰ＋型拡散層（６ａ）を設ける工程、更
にＮ型埋込拡散層（２）を設ける工程が必要になる。こ
のため、製造工程が多く、且つチップ面積が必然的に大
になった。 ［０００４］ そこで、本発明の目的は、製造工程の簡略化及びチップ
面積の低減が可能な半導体集積回路を提供することにあ
る。 ［０００５］
上記目的を達成するための本発明は、理解を容易にする
ために実施例を示す図面の符号を参照して説明すると、
Ｎ型半導体基板（１１）の中に互いに離間して形成され
たＮＰＮ型トランジスタのためのＮ型低抵抗分離領域（
１２ａ）及びＰＮＮ型低抵抗トランジスタのためのＮ型
低抵抗コレクタ領域（１２ｂ）と、前記Ｎ型低抵抗分離
領域（１２ａ）の中に形成されたＮ型低抵抗コレクタ領
域（１３）と、前記Ｎ型低抵抗分離領域（１２ａ）と前
記Ｎ型低抵抗コレクタ領域（１２ｂ）と前記Ｎ型低抵抗
コレクタ領域（１３）とを含む前記基板（１１）上に形
成された前記Ｎ型低抵抗コレクタ領域（１３）よりも高
い抵抗値を有するＮ型エピタキシャル層（１４）と、前
記Ｎ型エピタキシャル層（１４）の表面から前記Ｎ型低
抵抗分離領域（１２ａ）に達するように不純物拡散で形
成されたＮ型低抵抗環状分離領域（１５ａ）と、前記Ｎ
型エピタキシャル層（１４）の表面から前記Ｎ型低抵抗
コレクタ領域（１２ｂ）に達するように不純物拡散で形
成され且つ前記Ｎ型エピタキシャル層（１４）によって
前記Ｎ型低抵抗環状分離領域（１５ａ）から分離されて
いるＮ型低抵抗環状コレクタ引き出し領域（１５ｂ）と
、前記Ｎ型エピタキシャル層（１４）の表面から前記Ｎ
型低抵抗コレクタ領域（１３）に達するか又は近づくよ
うに不純物拡散で形成され且つ前記Ｎ型エピタキシャル
層（１４）よりも高い不純物濃度を有しているＮ型コレ
クタ電極形成領域（１６）と、前記Ｎ型低抵抗環状分離
領域（１５ａ）で囲まれた前記Ｎ型エピタキシャル層（
１４）の島状領域（１４ａ）に不純物拡散で形成された
Ｎ型低抵抗ベース領域（１８ａ）と、前記Ｎ型低抵抗ベ
ース領域（１８ａ）の中に形成されたＮ型エミッタ領域
（１９）と、前記Ｎ型低抵抗環状コレクタ引き出し領域
（１５ｂ）で囲まれた前記Ｎ型エピタキシャル層（１４
）の島状領域（１４ｂ）にＮ型不純物の拡散で形成され
たＮ型低抵抗ベース領域（１７）と、前記Ｎ型低抵抗ベ
ース領域（１７）に隣接するように形成されたＮ型低抵
抗エミッタ領域（１８ｂ）とを備えた半導体集積回路に
係わるものである。 ［０００６］
ために実施例を示す図面の符号を参照して説明すると、
Ｎ型半導体基板（１１）の中に互いに離間して形成され
たＮＰＮ型トランジスタのためのＮ型低抵抗分離領域（
１２ａ）及びＰＮＮ型低抵抗トランジスタのためのＮ型
低抵抗コレクタ領域（１２ｂ）と、前記Ｎ型低抵抗分離
領域（１２ａ）の中に形成されたＮ型低抵抗コレクタ領
域（１３）と、前記Ｎ型低抵抗分離領域（１２ａ）と前
記Ｎ型低抵抗コレクタ領域（１２ｂ）と前記Ｎ型低抵抗
コレクタ領域（１３）とを含む前記基板（１１）上に形
成された前記Ｎ型低抵抗コレクタ領域（１３）よりも高
い抵抗値を有するＮ型エピタキシャル層（１４）と、前
記Ｎ型エピタキシャル層（１４）の表面から前記Ｎ型低
抵抗分離領域（１２ａ）に達するように不純物拡散で形
成されたＮ型低抵抗環状分離領域（１５ａ）と、前記Ｎ
型エピタキシャル層（１４）の表面から前記Ｎ型低抵抗
コレクタ領域（１２ｂ）に達するように不純物拡散で形
成され且つ前記Ｎ型エピタキシャル層（１４）によって
前記Ｎ型低抵抗環状分離領域（１５ａ）から分離されて
いるＮ型低抵抗環状コレクタ引き出し領域（１５ｂ）と
、前記Ｎ型エピタキシャル層（１４）の表面から前記Ｎ
型低抵抗コレクタ領域（１３）に達するか又は近づくよ
うに不純物拡散で形成され且つ前記Ｎ型エピタキシャル
層（１４）よりも高い不純物濃度を有しているＮ型コレ
クタ電極形成領域（１６）と、前記Ｎ型低抵抗環状分離
領域（１５ａ）で囲まれた前記Ｎ型エピタキシャル層（
１４）の島状領域（１４ａ）に不純物拡散で形成された
Ｎ型低抵抗ベース領域（１８ａ）と、前記Ｎ型低抵抗ベ
ース領域（１８ａ）の中に形成されたＮ型エミッタ領域
（１９）と、前記Ｎ型低抵抗環状コレクタ引き出し領域
（１５ｂ）で囲まれた前記Ｎ型エピタキシャル層（１４
）の島状領域（１４ｂ）にＮ型不純物の拡散で形成され
たＮ型低抵抗ベース領域（１７）と、前記Ｎ型低抵抗ベ
ース領域（１７）に隣接するように形成されたＮ型低抵
抗エミッタ領域（１８ｂ）とを備えた半導体集積回路に
係わるものである。 ［０００６］
本発明は次の作用効果を有する。
（１） ＰＮＮ型低抵抗トランジスタのコレクタ領域
（１２ｂ）及びコレクタ引き出し領域（１５ｂ）がＰＮ
Ｎ型低抵抗トランジスタの分離領域にも使用されている
ので、分離のための特別な拡散領域を設けることが不要
になり、チップ面積を小さくすることができる。 （２） ＰＮＮ型低抵抗トランジスタが不純物拡散で
形成されたＮ型低抵抗ベース領域（１７）を有するので
、ベース領域がエピタキシャル層のみによる均一ベース
型トランジスタに比べて、電気的特性（耐圧、電流増幅
率、電流増幅率の電流依存性、飽和電圧等）をベースに
拡散型トランジスタであるＮＰＮ型トランジスタに近づ
けることができ、コンプリメンタリペアとして好都合に
なる。 ［０００７］
（１２ｂ）及びコレクタ引き出し領域（１５ｂ）がＰＮ
Ｎ型低抵抗トランジスタの分離領域にも使用されている
ので、分離のための特別な拡散領域を設けることが不要
になり、チップ面積を小さくすることができる。 （２） ＰＮＮ型低抵抗トランジスタが不純物拡散で
形成されたＮ型低抵抗ベース領域（１７）を有するので
、ベース領域がエピタキシャル層のみによる均一ベース
型トランジスタに比べて、電気的特性（耐圧、電流増幅
率、電流増幅率の電流依存性、飽和電圧等）をベースに
拡散型トランジスタであるＮＰＮ型トランジスタに近づ
けることができ、コンプリメンタリペアとして好都合に
なる。 ［０００７］
次に、図１〜図１１を参照して本発明の実施例に係わる
集積回路及びその製造方法について述べる。本実施例の
集積回路は、図１１に示すモータ制御回路の一部、即ち
、ＮＰＮ型の第１のトランジスタＱ１とＰＮＮ型低抵抗
の第２のトランジスタＱ２とを含む回路、又形成された
ＮＰＮ型の第３のトランジスタＱ３とＰＮＮ型低抵抗の
第４のトランジスタＱ４とを含む回路から成る。 ［０００８］ 図１１の回路で要求するＮＰＮ型Ｓｉ）ランジスタとＰ
ＮＮ型低抵抗Ｓｉ）ランジスタとを同一の基板に形成す
るために、まず、図２に示す如く、５〜１０Ω・ｃｍ＋ 散深さＸ、＝１５μｍのＰ 型分離領域（１２ａ）及び
Ｐ＋型コレクタ領域（Ｉ２ｂ）を硼素の選択拡散法によ
り形成する。なお、図２〜図９では選択拡散のマスクと
なるＳ １０ ｚ膜が夫々省略されている。また、ＮＰ
Ｎ型トランジスタを高耐圧化する時は、まず、Ｐ＋型コ
レクタ領域（１２ｂ）のためのプレデポジット拡散を行
い、次いでｐ ＋ Ｗ分離領域（１２ａ）のためのプレ
デポジット拡散を行い、その後同時にドライブ拡散を行
う方法によってＰ＋型分離領域（１２ａ）をｐ ＝５
００Ω／口、Ｘ、＝１０μｍとし、Ｐ＋型コレクタ領域
（１２ｂ）をρｓ ３ ８＝５０Ω／口、Ｘ−＝１５μｍとしてもより）。 ［０００９］ 次に、図３に示す如く、砒素（あるいはアンチモン）を
選択することによって＋ ρ ＝１５Ω／口、Ｘ、＝３μｍのＮ 型低抵抗コレク
タ領域（１３）をＰ＋型Ｊ 分離領域（１２ａ）の中に形成する。 ［００１０］ 次に、図４に示す如く、基板（１１）上に燐をドープし
たＮ−型シリコンを成長させることによって比抵抗１〜
２Ω・ｃｍ、厚さ１６μｍのＮ−型エピタキシャル層（
１４）を形成する。この時、領域（１２ａ）（１２ｂ）
（１３）は上に延びる。 ［００１１］ 次に、図５に示す如く、硼素を選択拡散することによっ
て、第１のＮ−型島状領域（１４ａ）が生じるようにＰ
＋型環状分離領域（１５ａ）を形成し、同時に第２のＮ
−型島状領域（１４ｂ）が生じるようにＰ＋型コレクタ
領域（１５ｂ）を環状に形成する。この時、領域（１５
ａ）（１５ｂ）のρ は１０Ω／口であす、Ｘ、は１２
μｍである。なお１、領域（１５ａ） （１５ｂ）は
互いに独立し且つエピタキシャル層（１４）の残存領域
（１４ｃ）によって囲まれている。また領域（１５ａ）
（１５ｂ）はＰ 型分離領域（１２ａ）とＰ＋型コレク
タ領域＋ （１２ｂ）とに夫々達している。しかし、この工程で領
域（１５ａ）（１５ｂ）と領域（１２ａ）（１２ｂ）と
を接続させずに、以後の加熱工程において接続させても
よい。 ［００１２］ 次に、図６に示す如く、第１の島状領域（１４ａ）の中
に燐の選択拡散法によってρ ＝１５Ω／口、Ｘ、＝１
０μｍのＮ＋型コレクタ電極形成領域（１６）Ｓ
Ｊ を環状に形成する。この実施例では、この工程で領域（
１６）が領域（１３）に達しているが、後の加熱工程で
領域（１３）に達するようにしてもよい。また、ＮＰＮ
型トランジスタの飽和電圧があまり問題にならないとき
は、最終工程においても、領域（１６）から分離されて
いてもよい。 ［００１３］ 次に、図７に示す如く、第２の島状領域（１４ａ）に燐
の選択拡散法によってｐ８＝６０Ω／口、Ｘ 、＝ ７
ｐ ｍノＮ−型島状領域（１４ｂ）よりも低抵抗（７
）Ｎ」 型低抵抗ベース領域（１７）を形成する。 図７では領域（１７）と領域（１２ｂ）との間にＮ″″
″′″型島状領域（１４ｂ）の一部が残存するように領
域（１７）が形成されているが、領域（１７）が領域（
１２ｂ）に達するように拡散してもよい。領域（１７）
とＰ＋型コレクタ引き出し領域（１５ｂ）との間に、Ｐ
ＮＮ型低抵抗トランジスタの耐圧向上のためにＮ−型島
状領域（１４ｂ）の一部を残存させる。 ［００１４］ 時に形成する。この際、一方の領域（１８ａ）形成され
たＮ−型の第１の島状領域（１４ａ）のほぼ中央に形成
するが、他方の領域（１８ｂ）形成されたＮ型低抵抗ベ
ース領域（１７）の右側に片寄った状態に形成する。領
域（１８ｂ）と領域（１７）との関係を更に詳しく説明
する。Ｐ＋型エミッタ領域（１８ｂ）の右側面とＮ型低
抵抗ベース領域（１７）の右側面とが重なるように、領
域（１８ｂ）を形成する。このように、領域（１８ｂ）
を片寄った状態に形成すると、チップ面積を減少させる
ことが出来る。実施例では、領域（１８ｂ）の右側面と
領域（１７）の右側面とがほぼ重なっているが、領域（
１８ｂ）の右側面と領域（１４ｂ）との間に領域（１７
）の一部が少し露出する場合においてもチップ面積の低
減の効果が得られる。この場合には、領域（１７）の露
出面の距離が領域（１８ｂ）の下部領域（１７）の厚さ
Ｌよりも小であることが望ましい。また、実施例のよう
に領域（１７）（１８ｂ）の右側面が重なる場合には、
領域（１８ｂ）の深さＸ、の２／３以下の深さで領域（
１８ｂ）の拡散層と領域（１７）の拡散層とが交差する
ように選択することが望ましい。上述の如く、領域（１
８ｂ）を領域（１７）の中に片寄った状態に配置しても
、領域（１７）（１８ｂ）をＮ−型領域（１４ｂ）が囲
んでいるので、ＰＮＮ型低抵抗トランジスタを得ること
が出来る。 ［００１５］ お、この工程で領域（１７）にＮ＋型のベース電極接続
領域を同時に形成している。 ［００１６］ 次に、図１０に示す如く、アルミニウムの蒸着によって
、ＮＰＮｉ）ランジスタのコレクタ電極（２０ａ）、ベ
ース電極（２１ａ）、及びエミッタ電極（２２ａ）を形
成すると共にＰＮＰＷ）ランジスタのコレクタ電極（２
０ｂ） 及びエミッタ電極（２２ｂ）を形成し、更に
Ｎ−型エピタキシャル層（１４）の残存領域（１４ａ）
に電源電圧＋Ｖｃｃ（最高電圧）を印加する電極（２３
）を形成し、更にＰ＋型分離領域（１２ａ）（１５ａ）
をグランド（最低電源ライン）に接続するための電極（
２４）を形成する。なお、図１０の（２５）はＳｉＯ３
膜である。また、図示されていない領域の半導体素子も
、図示のトランジスタと同様に形成する。 ［００１７］ 本実施例の集積回路には次の作用効果がある。 （Ａ） Ｎ−型エピタキシャル層（１４）の残存領域
（１４ｃ）にＰ＋型コレクタ領域（１２ｂ）よりも高い
電圧（＋Ｖｃｃ）を加えることによって、領域（１１）
（１４ｃ）と領域（１２ｂ）（１５ｂ）との間が逆バイ
アス状態となり、ＰＮＮ型低抵抗トランジスタの分離が
達成される。従って、分離領域を形成するための特別な
工程を設けないで、分離が達成される。即ち、図１に示
す従来の集積回路の領域（２）を設ける工程が不要にな
る。この結果、製造工程が１工程分簡略化される。 （Ｂ） 図１の領域（２）、及び領域（４ａ）（６Ａ
）のうち右側の部分に相当する部分が不要になるので、
分離のための面積が減少し、チップ面積の低減が可能に
なる。 （Ｃ） 領域（１７）の中に領域（１８ｂ）を片寄っ
て配置することにより、領域（１７）の面積を低減させ
ることが可能になり、チップ面積を低減することが出来
る。 （Ｄ） 領域（１４ｂ）の中に低抵抗ベース領域（１
７ｂ）を設けるので、ベース拡散型トランジスタに近い
構造あるいはベース拡散型トランジスタとすることが可
能になり、耐圧、電流増幅率、電流増幅率の電流依存性
、飽和電圧等の電気的特性を、左側のベース拡散型のＮ
ＰＮ）ランジスタに近づけることが可能になる。従って
、図１１に示す回路を構成する際には好都合になる。
集積回路及びその製造方法について述べる。本実施例の
集積回路は、図１１に示すモータ制御回路の一部、即ち
、ＮＰＮ型の第１のトランジスタＱ１とＰＮＮ型低抵抗
の第２のトランジスタＱ２とを含む回路、又形成された
ＮＰＮ型の第３のトランジスタＱ３とＰＮＮ型低抵抗の
第４のトランジスタＱ４とを含む回路から成る。 ［０００８］ 図１１の回路で要求するＮＰＮ型Ｓｉ）ランジスタとＰ
ＮＮ型低抵抗Ｓｉ）ランジスタとを同一の基板に形成す
るために、まず、図２に示す如く、５〜１０Ω・ｃｍ＋ 散深さＸ、＝１５μｍのＰ 型分離領域（１２ａ）及び
Ｐ＋型コレクタ領域（Ｉ２ｂ）を硼素の選択拡散法によ
り形成する。なお、図２〜図９では選択拡散のマスクと
なるＳ １０ ｚ膜が夫々省略されている。また、ＮＰ
Ｎ型トランジスタを高耐圧化する時は、まず、Ｐ＋型コ
レクタ領域（１２ｂ）のためのプレデポジット拡散を行
い、次いでｐ ＋ Ｗ分離領域（１２ａ）のためのプレ
デポジット拡散を行い、その後同時にドライブ拡散を行
う方法によってＰ＋型分離領域（１２ａ）をｐ ＝５
００Ω／口、Ｘ、＝１０μｍとし、Ｐ＋型コレクタ領域
（１２ｂ）をρｓ ３ ８＝５０Ω／口、Ｘ−＝１５μｍとしてもより）。 ［０００９］ 次に、図３に示す如く、砒素（あるいはアンチモン）を
選択することによって＋ ρ ＝１５Ω／口、Ｘ、＝３μｍのＮ 型低抵抗コレク
タ領域（１３）をＰ＋型Ｊ 分離領域（１２ａ）の中に形成する。 ［００１０］ 次に、図４に示す如く、基板（１１）上に燐をドープし
たＮ−型シリコンを成長させることによって比抵抗１〜
２Ω・ｃｍ、厚さ１６μｍのＮ−型エピタキシャル層（
１４）を形成する。この時、領域（１２ａ）（１２ｂ）
（１３）は上に延びる。 ［００１１］ 次に、図５に示す如く、硼素を選択拡散することによっ
て、第１のＮ−型島状領域（１４ａ）が生じるようにＰ
＋型環状分離領域（１５ａ）を形成し、同時に第２のＮ
−型島状領域（１４ｂ）が生じるようにＰ＋型コレクタ
領域（１５ｂ）を環状に形成する。この時、領域（１５
ａ）（１５ｂ）のρ は１０Ω／口であす、Ｘ、は１２
μｍである。なお１、領域（１５ａ） （１５ｂ）は
互いに独立し且つエピタキシャル層（１４）の残存領域
（１４ｃ）によって囲まれている。また領域（１５ａ）
（１５ｂ）はＰ 型分離領域（１２ａ）とＰ＋型コレク
タ領域＋ （１２ｂ）とに夫々達している。しかし、この工程で領
域（１５ａ）（１５ｂ）と領域（１２ａ）（１２ｂ）と
を接続させずに、以後の加熱工程において接続させても
よい。 ［００１２］ 次に、図６に示す如く、第１の島状領域（１４ａ）の中
に燐の選択拡散法によってρ ＝１５Ω／口、Ｘ、＝１
０μｍのＮ＋型コレクタ電極形成領域（１６）Ｓ
Ｊ を環状に形成する。この実施例では、この工程で領域（
１６）が領域（１３）に達しているが、後の加熱工程で
領域（１３）に達するようにしてもよい。また、ＮＰＮ
型トランジスタの飽和電圧があまり問題にならないとき
は、最終工程においても、領域（１６）から分離されて
いてもよい。 ［００１３］ 次に、図７に示す如く、第２の島状領域（１４ａ）に燐
の選択拡散法によってｐ８＝６０Ω／口、Ｘ 、＝ ７
ｐ ｍノＮ−型島状領域（１４ｂ）よりも低抵抗（７
）Ｎ」 型低抵抗ベース領域（１７）を形成する。 図７では領域（１７）と領域（１２ｂ）との間にＮ″″
″′″型島状領域（１４ｂ）の一部が残存するように領
域（１７）が形成されているが、領域（１７）が領域（
１２ｂ）に達するように拡散してもよい。領域（１７）
とＰ＋型コレクタ引き出し領域（１５ｂ）との間に、Ｐ
ＮＮ型低抵抗トランジスタの耐圧向上のためにＮ−型島
状領域（１４ｂ）の一部を残存させる。 ［００１４］ 時に形成する。この際、一方の領域（１８ａ）形成され
たＮ−型の第１の島状領域（１４ａ）のほぼ中央に形成
するが、他方の領域（１８ｂ）形成されたＮ型低抵抗ベ
ース領域（１７）の右側に片寄った状態に形成する。領
域（１８ｂ）と領域（１７）との関係を更に詳しく説明
する。Ｐ＋型エミッタ領域（１８ｂ）の右側面とＮ型低
抵抗ベース領域（１７）の右側面とが重なるように、領
域（１８ｂ）を形成する。このように、領域（１８ｂ）
を片寄った状態に形成すると、チップ面積を減少させる
ことが出来る。実施例では、領域（１８ｂ）の右側面と
領域（１７）の右側面とがほぼ重なっているが、領域（
１８ｂ）の右側面と領域（１４ｂ）との間に領域（１７
）の一部が少し露出する場合においてもチップ面積の低
減の効果が得られる。この場合には、領域（１７）の露
出面の距離が領域（１８ｂ）の下部領域（１７）の厚さ
Ｌよりも小であることが望ましい。また、実施例のよう
に領域（１７）（１８ｂ）の右側面が重なる場合には、
領域（１８ｂ）の深さＸ、の２／３以下の深さで領域（
１８ｂ）の拡散層と領域（１７）の拡散層とが交差する
ように選択することが望ましい。上述の如く、領域（１
８ｂ）を領域（１７）の中に片寄った状態に配置しても
、領域（１７）（１８ｂ）をＮ−型領域（１４ｂ）が囲
んでいるので、ＰＮＮ型低抵抗トランジスタを得ること
が出来る。 ［００１５］ お、この工程で領域（１７）にＮ＋型のベース電極接続
領域を同時に形成している。 ［００１６］ 次に、図１０に示す如く、アルミニウムの蒸着によって
、ＮＰＮｉ）ランジスタのコレクタ電極（２０ａ）、ベ
ース電極（２１ａ）、及びエミッタ電極（２２ａ）を形
成すると共にＰＮＰＷ）ランジスタのコレクタ電極（２
０ｂ） 及びエミッタ電極（２２ｂ）を形成し、更に
Ｎ−型エピタキシャル層（１４）の残存領域（１４ａ）
に電源電圧＋Ｖｃｃ（最高電圧）を印加する電極（２３
）を形成し、更にＰ＋型分離領域（１２ａ）（１５ａ）
をグランド（最低電源ライン）に接続するための電極（
２４）を形成する。なお、図１０の（２５）はＳｉＯ３
膜である。また、図示されていない領域の半導体素子も
、図示のトランジスタと同様に形成する。 ［００１７］ 本実施例の集積回路には次の作用効果がある。 （Ａ） Ｎ−型エピタキシャル層（１４）の残存領域
（１４ｃ）にＰ＋型コレクタ領域（１２ｂ）よりも高い
電圧（＋Ｖｃｃ）を加えることによって、領域（１１）
（１４ｃ）と領域（１２ｂ）（１５ｂ）との間が逆バイ
アス状態となり、ＰＮＮ型低抵抗トランジスタの分離が
達成される。従って、分離領域を形成するための特別な
工程を設けないで、分離が達成される。即ち、図１に示
す従来の集積回路の領域（２）を設ける工程が不要にな
る。この結果、製造工程が１工程分簡略化される。 （Ｂ） 図１の領域（２）、及び領域（４ａ）（６Ａ
）のうち右側の部分に相当する部分が不要になるので、
分離のための面積が減少し、チップ面積の低減が可能に
なる。 （Ｃ） 領域（１７）の中に領域（１８ｂ）を片寄っ
て配置することにより、領域（１７）の面積を低減させ
ることが可能になり、チップ面積を低減することが出来
る。 （Ｄ） 領域（１４ｂ）の中に低抵抗ベース領域（１
７ｂ）を設けるので、ベース拡散型トランジスタに近い
構造あるいはベース拡散型トランジスタとすることが可
能になり、耐圧、電流増幅率、電流増幅率の電流依存性
、飽和電圧等の電気的特性を、左側のベース拡散型のＮ
ＰＮ）ランジスタに近づけることが可能になる。従って
、図１１に示す回路を構成する際には好都合になる。
【図１】
従来の集積回路の断面図である。
【図２】
本発明の実施例の第１の工程を示す断面図である。
【図３】
第２の工程を示す断面図である。
【図４】
第３の工程を示す断面図である。
【図５】
第４の工程を示す断面図である。
【図６】
第５の工程を示す断面図である。
【図７】
第６の工程を示す断面図である。
【図８】
第７の工程を示す断面図である。
【図９】
第８の工程を示す断面図である。
【図１０】
完成した集積回路を示す断面図である。
【図１１】
集積回路を使用したモータ制御回路を示す回路図である
。
。
１１ 基板
１２ａ Ｐ＋型分離領域
１２ｂ Ｐ＋型コレクタ領域
１３ Ｎ＋型低抵抗コレクタ領域
図面
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０１
【図１１】
Claims (1)
- 【請求項１】Ｎ型半導体基板（１１）の中に互いに離間
して形成されたＮＰＮ型トランジスタのためのＰ型分離
領域（１２ａ）及びＰＮＰ型トランジスタのためのＰ型
コレクタ領域（１２ｂ）と、 前記Ｐ型分離領域（１２ａ）の中に形成されたＮ型低抵
抗コレクタ領域（１３）と、 前記Ｐ型分離領域（１２ａ）と前記Ｐ型コレクタ領域（
１２ｂ）と前記Ｎ型低抵抗コレクタ領域（１３）とを含
む前記基板（１１）上に形成された前記Ｎ型低抵抗コレ
クタ領域（１３）よりも高い抵抗値を有するＮ型エピタ
キシャル層（１４）と、 前記Ｎ型エピタキシャル層（１４）の表面から前記Ｐ型
分離領域（１２ａ）に達するように不純物拡散で形成さ
れたＰ型環状分離領域（１５ａ）と、前記Ｎ型エピタキ
シャル層（１４）の表面から前記Ｐ型コレクタ領域（１
２ｂ）に達するように不純物拡散で形成され且つ前記Ｎ
型エピタキシャル層（１４）によって前記Ｐ型環状分離
領域（１５ａ）から分離されているＰ型環状コレクタ引
き出し領域（１５ｂ）と、 前記Ｎ型エピタキシャル層（１４）の表面から前記Ｎ型
低抵抗コレクタ領域（１３）に達するか又は近づくよう
に不純物拡散で形成され且つ前記Ｎ型エピタキシャル層
（１４）よりも高い不純物濃度を有しているＮ型コレク
タ電極形成領域（１６）と、 前記Ｐ型環状分離領域（１５ａ）で囲まれた前記Ｎ型エ
ピタキシャル層（１４）の島状領域（１４ａ）に不純物
拡散で形成されたＰ型ベース領域（１８ａ）と、前記Ｐ
型ベース領域（１８ａ）の中に形成されたＮ型エミッタ
領域（１９）と、前記Ｐ型環状コレクタ引き出し領域（
１５ｂ）で囲まれた前記Ｎ型エピタキシャル層（１４）
の島状領域（１４ｂ）にＮ型不純物の拡散で形成された
Ｎ型低抵抗ベース領域（１７）と、 前記Ｎ型低抵抗ベース領域（１７）に隣接するように形
成されたＰ型エミッタ領域（１８ｂ）とを備えた半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417705A JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068534A JPS59194465A (ja) | 1983-04-19 | 1983-04-19 | 半導体集積回路の製造方法 |
| JP2417705A JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068534A Division JPS59194465A (ja) | 1983-04-19 | 1983-04-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03245562A true JPH03245562A (ja) | 1991-11-01 |
| JPH0472390B2 JPH0472390B2 (ja) | 1992-11-18 |
Family
ID=26409753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417705A Granted JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03245562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000049662A1 (de) * | 1999-02-16 | 2000-08-24 | Infineon Technologies Ag | Igbt mit pn-isolation |
-
1990
- 1990-12-14 JP JP2417705A patent/JPH03245562A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000049662A1 (de) * | 1999-02-16 | 2000-08-24 | Infineon Technologies Ag | Igbt mit pn-isolation |
| US6914270B2 (en) | 1999-02-16 | 2005-07-05 | Infineon Technologies Ag | IGBT with PN insulation and production method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472390B2 (ja) | 1992-11-18 |
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