JPH01140657A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01140657A JPH01140657A JP62297509A JP29750987A JPH01140657A JP H01140657 A JPH01140657 A JP H01140657A JP 62297509 A JP62297509 A JP 62297509A JP 29750987 A JP29750987 A JP 29750987A JP H01140657 A JPH01140657 A JP H01140657A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、・半導体集積回路装置に関し、特に、バイポ
ーラトランジスタとＭＩＳＦＥＴとを有する半導体集積
回路装置（バイポーラ−０ＭＯ８ＬＳＩ）に適用して有
効な技術に関するものである。
ーラトランジスタとＭＩＳＦＥＴとを有する半導体集積
回路装置（バイポーラ−０ＭＯ８ＬＳＩ）に適用して有
効な技術に関するものである。
近年、バイポーラトランジスタと相補型ＭＩＳＦＥＴと
を同一基板上に形成したバイポーラ−０ＭＯ５ＬＳＩの
研究開発が盛んに行われている（例えば、■アイ・イー
・デイ−・エム、 １９８５年。
を同一基板上に形成したバイポーラ−０ＭＯ５ＬＳＩの
研究開発が盛んに行われている（例えば、■アイ・イー
・デイ−・エム、 １９８５年。
テクニカル ダイジェスト 第４２３頁から第４２６頁
（ＩＥＤＭ １９８５．Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ ｐｐ、４２３−４２６）。
（ＩＥＤＭ １９８５．Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ ｐｐ、４２３−４２６）。
■特開昭６１−６５７２８号公報）。
特願昭６１−６５７３０号においては、このバイポーラ
−０ＭＯ８ＬＳＩにおける入力保護素子について論じら
れている。この入力保護素子においては、ソース及びゲ
ートが接地されたｎチャネルＭＩ ５ＦＥＴが電圧クラ
ンプ用に用いられている。このｎチャネルＭＩＳＦＥＴ
は、ｐ型のシリコン基板上にｐ型の分離拡散領域を介し
て設けられたｐウェル中に設けられている。そして、こ
のｎチャネルＭＩＳＦＥＴのドレイン・ソース間耐圧以
上の正の異常電圧が入力に印加された時にはドレイン・
ソース間を通して電流を接地側に流し、また、前記ｎチ
ャネルＭＩＳＦＥＴのドレイン領域とｐウェルとから成
る寄生ダイオードの順方向立上がり電圧７２以上の負の
異常電圧が入力に印加された時にはこの寄生ダイオード
を通して入力側に電流を流すことにより、内部ゲート回
路に異常電圧が印加されるのを防止し、これによって静
電破壊を防止している。また、この入力保護素子におい
ては、入力信号波形のアンダーシュートによる負電圧印
加時の基板電流を制限するため、前記ｎチャネルＭＩＳ
ＦＥＴのドレインと入力との間に多結晶シリコン抵抗が
設けられている。
−０ＭＯ８ＬＳＩにおける入力保護素子について論じら
れている。この入力保護素子においては、ソース及びゲ
ートが接地されたｎチャネルＭＩ ５ＦＥＴが電圧クラ
ンプ用に用いられている。このｎチャネルＭＩＳＦＥＴ
は、ｐ型のシリコン基板上にｐ型の分離拡散領域を介し
て設けられたｐウェル中に設けられている。そして、こ
のｎチャネルＭＩＳＦＥＴのドレイン・ソース間耐圧以
上の正の異常電圧が入力に印加された時にはドレイン・
ソース間を通して電流を接地側に流し、また、前記ｎチ
ャネルＭＩＳＦＥＴのドレイン領域とｐウェルとから成
る寄生ダイオードの順方向立上がり電圧７２以上の負の
異常電圧が入力に印加された時にはこの寄生ダイオード
を通して入力側に電流を流すことにより、内部ゲート回
路に異常電圧が印加されるのを防止し、これによって静
電破壊を防止している。また、この入力保護素子におい
ては、入力信号波形のアンダーシュートによる負電圧印
加時の基板電流を制限するため、前記ｎチャネルＭＩＳ
ＦＥＴのドレインと入力との間に多結晶シリコン抵抗が
設けられている。
しかしながら１本発明者の検討によれば、上述の従来の
バイポーラ−０ＭＯ５ＬＳＩは、静電破壊強度が低いと
いう問題がある。また、電流制限用の前記多結晶シリコ
ン抵抗は絶縁膜により取り囲まれており、通電時に生じ
る熱の放散を十分に行うことができないため、配線のコ
ンタクト部で焼き切れ不良が多発するという問題もある
。
バイポーラ−０ＭＯ５ＬＳＩは、静電破壊強度が低いと
いう問題がある。また、電流制限用の前記多結晶シリコ
ン抵抗は絶縁膜により取り囲まれており、通電時に生じ
る熱の放散を十分に行うことができないため、配線のコ
ンタクト部で焼き切れ不良が多発するという問題もある
。
本発明の目的は、静電破壊強度の向上を図ることができ
る技術を提供することにある。
る技術を提供することにある。
本発明の他の目的は、電流制限抵抗の焼き切れ不良の防
止を図ることができる技術を提供することにある。
止を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、第１導電型の半導体領域により分離された第
２導電型の半導体領域中に設けられた第１導電型の拡散
抵抗により入力保護素子の電流制限抵抗を構成している
。
２導電型の半導体領域中に設けられた第１導電型の拡散
抵抗により入力保護素子の電流制限抵抗を構成している
。
上記した手段によれば、第１導電型の拡散抵抗と、第２
導電型の半導体領域と、ｉ１導電型の半導体領域とによ
り寄生バイポーラトランジスタが形成されるので、この
寄生バイポーラトランジスタにより電圧クランプを行う
ことができ、従って静電破壊強度の向上を図ることがで
きる。また、拡散抵抗は熱伝導の良好な半導体中に直接
設けられているため１通電時に生じる熱の放散を良好に
行うことができ、従って電流制限抵抗の焼き切れ不良の
防止を図ることができる。
導電型の半導体領域と、ｉ１導電型の半導体領域とによ
り寄生バイポーラトランジスタが形成されるので、この
寄生バイポーラトランジスタにより電圧クランプを行う
ことができ、従って静電破壊強度の向上を図ることがで
きる。また、拡散抵抗は熱伝導の良好な半導体中に直接
設けられているため１通電時に生じる熱の放散を良好に
行うことができ、従って電流制限抵抗の焼き切れ不良の
防止を図ることができる。
以下１本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全回において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
第１図は、本発明の一実施例によるバイポーラ−ＣＭＯ
Ｓ ＬＳＩを示す断面図であり、スタチツクＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｓｓｓ Ｍｅｍｏｒｙ）への適
用例を示す。
Ｓ ＬＳＩを示す断面図であり、スタチツクＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｓｓｓ Ｍｅｍｏｒｙ）への適
用例を示す。
第１図に示すように、本実施例によるバイポーラ−０Ｍ
Ｏ８ＬＳＩによるスタチックＲＡＭは、入力部、周辺回
路部及びメモリセル部を有する。
Ｏ８ＬＳＩによるスタチックＲＡＭは、入力部、周辺回
路部及びメモリセル部を有する。
このバイポーラ−０ＭＯ８ＬＳＩにおいては、例えばｐ
型シリコン基板のような半導体基板１中に例えばｎ＋型
の埋め込み層２及び例えばｐ・型の分離拡散領域３が設
けられている。また、前記半導体基板１上には例えばシ
リコン層のようなエピタキシャル層４が設けられている
。なお、このエピタキシャル層４を成長する前の半導体
基板１の表面を一点鎖線で示す。このエピタキシャル層
４中には１例えばｎウェル５及びｎウェル６がそれぞれ
前記埋め込み層２及び分離拡散領域３に対応して設けら
れている。前記エピタキシャル層４の表面には例えばＳ
ｉ○、膜のようなフィールド絶縁膜７が選択的に設けら
れ、これにより素子分離が行われている。また、このフ
ィールド絶縁膜７で囲まれた部分における前記ｎウェル
５及びｎウェル６の表面には１例えば５ｉｎ２膜のよう
な絶縁膜８が設けられている。
型シリコン基板のような半導体基板１中に例えばｎ＋型
の埋め込み層２及び例えばｐ・型の分離拡散領域３が設
けられている。また、前記半導体基板１上には例えばシ
リコン層のようなエピタキシャル層４が設けられている
。なお、このエピタキシャル層４を成長する前の半導体
基板１の表面を一点鎖線で示す。このエピタキシャル層
４中には１例えばｎウェル５及びｎウェル６がそれぞれ
前記埋め込み層２及び分離拡散領域３に対応して設けら
れている。前記エピタキシャル層４の表面には例えばＳ
ｉ○、膜のようなフィールド絶縁膜７が選択的に設けら
れ、これにより素子分離が行われている。また、このフ
ィールド絶縁膜７で囲まれた部分における前記ｎウェル
５及びｎウェル６の表面には１例えば５ｉｎ２膜のよう
な絶縁膜８が設けられている。
前記入力部においては、接地電位にあるＰウェル６中に
例えばｎ゛型の半導体領域から成る拡散抵抗Ｒが設けら
れ、この拡散抵抗Ｒによって後述の入力保護素子の電流
制限抵抗が構成されている。
例えばｎ゛型の半導体領域から成る拡散抵抗Ｒが設けら
れ、この拡散抵抗Ｒによって後述の入力保護素子の電流
制限抵抗が構成されている。
この拡散抵抗Ｒは、熱伝導が良好な半導体中に直接設け
られているため、通電時に発生する熱を半導体基板１側
に迅速に逃すことにより熱放散を良好に行うことができ
、従ってこの拡散抵抗Ｒに対するアルミニウム配線ＡＬ
のコンタクト部（コンタクトホールを符号Ｃで示す）で
焼き切れ不良が生じるのを防止することができる。この
拡散抵抗Ｒは１例えば２００〜６００Ωの抵抗値を有す
る。
られているため、通電時に発生する熱を半導体基板１側
に迅速に逃すことにより熱放散を良好に行うことができ
、従ってこの拡散抵抗Ｒに対するアルミニウム配線ＡＬ
のコンタクト部（コンタクトホールを符号Ｃで示す）で
焼き切れ不良が生じるのを防止することができる。この
拡散抵抗Ｒは１例えば２００〜６００Ωの抵抗値を有す
る。
なお、この拡散抵抗Ｒの平面形状を第２図に示す。
この第２図のＡ−Ａ線に沿っての断面が第１図に示され
ている。
ている。
一方、符号９は、例えば′多結晶シリコン膜上に例えば
タングステンシリサイド（Ｗ Ｓ ｘ ｚ ）膜のよう
な高融点金属シリサイド膜を設けたポリサイド膜から成
るゲート電極である。なお、このゲート電極９は、例え
ば多結晶シリコン膜のみにより構成することも可能であ
る。ｎウェル６中には、このゲート電極９に対して自己
整合的に例えばｎ・型のソース領域１０及びドレイン領
域１１が設けられている。これらのゲート電極９、ソー
ス領域１０及びドレイン領域１１によりｎチャネルＭＯ
８ＦＥＴ（ＭＩＳＦＥＴ）Ｑｉが構成されている。この
ゲート電極９の側面には、例えば５ｉｎ２のような絶縁
物から成る側壁１２が設けられている。そして、前記ソ
ース領域１０及びドレイン領域１１のうちの前記側壁１
２の下方の部分には、例えばｎ−型の低不純物濃度部１
０ａ、ｌｌａが設けられている。すなわち、前記ｎチャ
ネルＭＯ８ＦＥＴＱ□は、この低不純物濃度部１１ａに
よりドレイン領域１１の近傍の電界を緩和した。いわゆ
るＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造を有する。また、前記ゲート電極９及びソー
ス領域１０は接地されている。さらに、このｎチャネル
ＭＯ８ＦＥＴＱ□が設けられている前記ｎウェル６中に
は、例えばｐ４型の半導体領域１３ａがこのｎチャネル
ＭＯ８ＦＥＴＱ、及び前記拡散抵抗Ｒを取り囲むように
設けられている。この半導体領域１３ａは接地されてお
り、従って前記ｐウェル６も接地されている。なお、こ
のｎチャネルＭＯ３ＦＥＴＱ□の平面形状を第３図に示
す。この第３図のＢ−Ｂ線に沿っての断面が第１図に示
されている。
タングステンシリサイド（Ｗ Ｓ ｘ ｚ ）膜のよう
な高融点金属シリサイド膜を設けたポリサイド膜から成
るゲート電極である。なお、このゲート電極９は、例え
ば多結晶シリコン膜のみにより構成することも可能であ
る。ｎウェル６中には、このゲート電極９に対して自己
整合的に例えばｎ・型のソース領域１０及びドレイン領
域１１が設けられている。これらのゲート電極９、ソー
ス領域１０及びドレイン領域１１によりｎチャネルＭＯ
８ＦＥＴ（ＭＩＳＦＥＴ）Ｑｉが構成されている。この
ゲート電極９の側面には、例えば５ｉｎ２のような絶縁
物から成る側壁１２が設けられている。そして、前記ソ
ース領域１０及びドレイン領域１１のうちの前記側壁１
２の下方の部分には、例えばｎ−型の低不純物濃度部１
０ａ、ｌｌａが設けられている。すなわち、前記ｎチャ
ネルＭＯ８ＦＥＴＱ□は、この低不純物濃度部１１ａに
よりドレイン領域１１の近傍の電界を緩和した。いわゆ
るＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造を有する。また、前記ゲート電極９及びソー
ス領域１０は接地されている。さらに、このｎチャネル
ＭＯ８ＦＥＴＱ□が設けられている前記ｎウェル６中に
は、例えばｐ４型の半導体領域１３ａがこのｎチャネル
ＭＯ８ＦＥＴＱ、及び前記拡散抵抗Ｒを取り囲むように
設けられている。この半導体領域１３ａは接地されてお
り、従って前記ｐウェル６も接地されている。なお、こ
のｎチャネルＭＯ３ＦＥＴＱ□の平面形状を第３図に示
す。この第３図のＢ−Ｂ線に沿っての断面が第１図に示
されている。
本実施例においては、前記拡散抵抗Ｒの下方における半
導体基板１中に例えばｎ゛型の半導体領域１４が設けら
れている。このため、この拡散抵抗Ｒが設けられている
ｎウェル６及び分離拡散領域３は、この半導体領域１４
、埋め込み層２及びｎウェル５によって半導体基板１か
ら完全に分離されている。これによって、入力信号波形
のアンダーシュートにより拡散抵抗Ｒから半導体基板１
に少数キャリアが注入されるのを防止することができる
。
導体基板１中に例えばｎ゛型の半導体領域１４が設けら
れている。このため、この拡散抵抗Ｒが設けられている
ｎウェル６及び分離拡散領域３は、この半導体領域１４
、埋め込み層２及びｎウェル５によって半導体基板１か
ら完全に分離されている。これによって、入力信号波形
のアンダーシュートにより拡散抵抗Ｒから半導体基板１
に少数キャリアが注入されるのを防止することができる
。
従って、この入力信号波形のアンダーシュートに起因す
るラッチアップやソフトエラーの発生を防止することが
できる。また、拡散抵抗Ｒと、Ｐウェル６及び分離拡散
領域３と、半導体領域１４とにより寄生ｎｐｎ型バイポ
ーラトランジスタＱ２が形成されている。この寄生ｎｐ
ｎ型バイポーラトランジスタＱ２のベース領域を構成す
る前記ｐウェル６及び分離拡散領域３は接地されている
。この寄生ｎｐｎ型バイポーラトランジスタＱ２のコレ
々りを構成する前記半導体領域１４は、埋め込み層２と
、ｎウェル５中に設けられた例えばｎ゛型の半導体領域
１５とを通じて電源電位ＶＣＣに設定されている。なお
、この半導体領域１４は必ずしも電源電位ｖｃ０に設定
する必要はなく１例えば接地電位７と電源電位Ｖｃｃと
の間の所定のバイアス電位に設定してもよい。さらに、
拡散抵抗Ｒと、ｐウェル６及び分離拡散領域３と、ｐウ
ェル６中に設けられた例えばｐ゛型の半導体領域１３ｂ
とにより寄生ラテラルｎｐｎ型バイポーラトランジスタ
Ｑ２′が形成されている。
るラッチアップやソフトエラーの発生を防止することが
できる。また、拡散抵抗Ｒと、Ｐウェル６及び分離拡散
領域３と、半導体領域１４とにより寄生ｎｐｎ型バイポ
ーラトランジスタＱ２が形成されている。この寄生ｎｐ
ｎ型バイポーラトランジスタＱ２のベース領域を構成す
る前記ｐウェル６及び分離拡散領域３は接地されている
。この寄生ｎｐｎ型バイポーラトランジスタＱ２のコレ
々りを構成する前記半導体領域１４は、埋め込み層２と
、ｎウェル５中に設けられた例えばｎ゛型の半導体領域
１５とを通じて電源電位ＶＣＣに設定されている。なお
、この半導体領域１４は必ずしも電源電位ｖｃ０に設定
する必要はなく１例えば接地電位７と電源電位Ｖｃｃと
の間の所定のバイアス電位に設定してもよい。さらに、
拡散抵抗Ｒと、ｐウェル６及び分離拡散領域３と、ｐウ
ェル６中に設けられた例えばｐ゛型の半導体領域１３ｂ
とにより寄生ラテラルｎｐｎ型バイポーラトランジスタ
Ｑ２′が形成されている。
第４図に示すように、本実施例においては、前記拡散抵
抗Ｒ１前記ｎチャネルＭＯ８ＦＥＴＱよ、前記ドレイン
領域１１とｐウェル６とから成る寄生ダイオードＤい寄
生ｎｐｎ型バイポーラトランジスタＱ２１、寄生ラテラ
ルｎｐｎ型バイポーラトランジスタＱ２′及び拡散抵抗
Ｒとｐウェル６とから成る寄生ダイオードＤ２により入
力保護素子が構成されている。この入力保護素子におい
ては、ｎチャネルＭＩＳＦＥＴＱ、のドレイン・ソース
間耐圧以上の正の異常電圧が入力に印加された時にはド
レイン・ソース間を通して電流を接地側に流し、また、
前記寄生ダイオード口工、Ｄ２の順方向立上がり電圧ｖ
Ｐ以上の負の異常電圧が入力に印加された時にはこれら
の寄生ダイオードＤ０、Ｄ２を通して入力側に電流を流
すこと、により、内部ゲート回路（入力バッファ）に異
常電圧が印加されるのを防止し、これによって静電破壊
を防止することができる。さらに、本実施例においては
、寄生ｎｐｎ型バイポーラトランジスタＱ２゜Ｑ２′も
電圧クランプ素子として機能する。すなわち、コレクタ
・エミッタ間耐圧以上の正の異常電圧が入力に印加され
た時にはこれらの寄生ｎｐｎ型バイポーラトランジスタ
Ｑ３、Ｑ２′のコレクタ・エミッタ間を通して電源電位
Ｖｃｃ側に電流を流すことにより、内部ゲート回路に異
常電圧が印加されるのを防止することができる。従って
、静電破壊強度の向上を図ることができる。
抗Ｒ１前記ｎチャネルＭＯ８ＦＥＴＱよ、前記ドレイン
領域１１とｐウェル６とから成る寄生ダイオードＤい寄
生ｎｐｎ型バイポーラトランジスタＱ２１、寄生ラテラ
ルｎｐｎ型バイポーラトランジスタＱ２′及び拡散抵抗
Ｒとｐウェル６とから成る寄生ダイオードＤ２により入
力保護素子が構成されている。この入力保護素子におい
ては、ｎチャネルＭＩＳＦＥＴＱ、のドレイン・ソース
間耐圧以上の正の異常電圧が入力に印加された時にはド
レイン・ソース間を通して電流を接地側に流し、また、
前記寄生ダイオード口工、Ｄ２の順方向立上がり電圧ｖ
Ｐ以上の負の異常電圧が入力に印加された時にはこれら
の寄生ダイオードＤ０、Ｄ２を通して入力側に電流を流
すこと、により、内部ゲート回路（入力バッファ）に異
常電圧が印加されるのを防止し、これによって静電破壊
を防止することができる。さらに、本実施例においては
、寄生ｎｐｎ型バイポーラトランジスタＱ２゜Ｑ２′も
電圧クランプ素子として機能する。すなわち、コレクタ
・エミッタ間耐圧以上の正の異常電圧が入力に印加され
た時にはこれらの寄生ｎｐｎ型バイポーラトランジスタ
Ｑ３、Ｑ２′のコレクタ・エミッタ間を通して電源電位
Ｖｃｃ側に電流を流すことにより、内部ゲート回路に異
常電圧が印加されるのを防止することができる。従って
、静電破壊強度の向上を図ることができる。
次に、前記周辺回路部においては、ｎウェル５中に例え
ばｐ型のベース領域１６が設けられ、さらにこのベース
領域１６中に例えばｎ・型のエミッタ領域１７が設けら
れている。そして、このエミッタ領域１７と、ベース領
域１６と、このベース領域１６の下方のｎウェル５及び
埋め込み層２とにより、ｎｐｎ型バイポーラトランジス
タＱ、が構成されている。なお、このｎｐｎ型バイポー
ラトランジスタＱ、の平面形状を第５図に示す。この第
５図のＤ−Ｄ線に沿っての断面が第１図に示されている
。
ばｐ型のベース領域１６が設けられ、さらにこのベース
領域１６中に例えばｎ・型のエミッタ領域１７が設けら
れている。そして、このエミッタ領域１７と、ベース領
域１６と、このベース領域１６の下方のｎウェル５及び
埋め込み層２とにより、ｎｐｎ型バイポーラトランジス
タＱ、が構成されている。なお、このｎｐｎ型バイポー
ラトランジスタＱ、の平面形状を第５図に示す。この第
５図のＤ−Ｄ線に沿っての断面が第１図に示されている
。
また、ｐウェル６中には、絶縁膜８上に設けられたゲー
ト電極９に対して自己整合的に例えばｎ゛型のソース領
域１８及びドレイン領域１９が設けられている。これら
のゲート電極９、ソース領域１８及びドレイン領域１９
によりｎチャネルＭＯ８ＦＥＴ（ＭＩＳＦＥＴ）Ｑ４が
構成されている。これらのソース領域１８及びドレイン
領域１９のうちの側壁１２の下方の部分には５例えばｎ
−型の低不純物濃度部１８ａ、１９ａが設けられている
。従って、このｎチャネルＭＯ５ＦＥＴＱ、は、前記ｎ
チャネルＭＯ５ＦＥＴＱよと同様に、この低不純物濃度
部１９ａによりドレイン領域１９の近傍の電界を緩和し
たＬＤＤ構造を有する。なお、このｎチャネルＭＯ８Ｆ
ＥＴＱ、の平面形状を第６図に示す。この第６図のＥ−
Ｅ線に沿っての断面が第１図に示されている。さらに、
このｎチャネルＭＯＳＦＥＴＱ４が設けられているｐウ
ェル６に隣接するｎウェル５中には、ゲート電極９に対
して自己整合的に例えばｐ・型のソース領域２０及びド
レイン領域２１が設けられている。これらのゲート電極
９、ソース領域２０及びドレイン領域２１によりｐチャ
ネルＭＯ８ＦＥ Ｔ （Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ）Ｑｓ
が構成されている。これらのソース領域２０及びドレイ
ン領域２１のうちの側壁１２の下方の部分には１例えば
ｐ−型の低不純物濃度部２０ａ、２Ｌａが設けられてい
る。従って、このｐチャネ＃ＭＯ８ｔｌＴＱＳも、この
低不純物濃度部２１ａによりドレイン領域２１の近傍の
電界を緩和したＬＤＤ構造を有する。なお、このｐチャ
ネルＭＯ８ＦＥＴＱｓの平面形状を第７図に示す。
ト電極９に対して自己整合的に例えばｎ゛型のソース領
域１８及びドレイン領域１９が設けられている。これら
のゲート電極９、ソース領域１８及びドレイン領域１９
によりｎチャネルＭＯ８ＦＥＴ（ＭＩＳＦＥＴ）Ｑ４が
構成されている。これらのソース領域１８及びドレイン
領域１９のうちの側壁１２の下方の部分には５例えばｎ
−型の低不純物濃度部１８ａ、１９ａが設けられている
。従って、このｎチャネルＭＯ５ＦＥＴＱ、は、前記ｎ
チャネルＭＯ５ＦＥＴＱよと同様に、この低不純物濃度
部１９ａによりドレイン領域１９の近傍の電界を緩和し
たＬＤＤ構造を有する。なお、このｎチャネルＭＯ８Ｆ
ＥＴＱ、の平面形状を第６図に示す。この第６図のＥ−
Ｅ線に沿っての断面が第１図に示されている。さらに、
このｎチャネルＭＯＳＦＥＴＱ４が設けられているｐウ
ェル６に隣接するｎウェル５中には、ゲート電極９に対
して自己整合的に例えばｐ・型のソース領域２０及びド
レイン領域２１が設けられている。これらのゲート電極
９、ソース領域２０及びドレイン領域２１によりｐチャ
ネルＭＯ８ＦＥ Ｔ （Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ）Ｑｓ
が構成されている。これらのソース領域２０及びドレイ
ン領域２１のうちの側壁１２の下方の部分には１例えば
ｐ−型の低不純物濃度部２０ａ、２Ｌａが設けられてい
る。従って、このｐチャネ＃ＭＯ８ｔｌＴＱＳも、この
低不純物濃度部２１ａによりドレイン領域２１の近傍の
電界を緩和したＬＤＤ構造を有する。なお、このｐチャ
ネルＭＯ８ＦＥＴＱｓの平面形状を第７図に示す。
この第７図のＦ−Ｆ線に沿っての断面が第１図に示され
ている。このｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓ
と前記ｎチャネルＭＯ８ＦＥＴＱ４とにより０ＭＯ８（
相補型ＭＩＳＦＥＴ）が構成されている。そして、第８
図に、前記ＣＭＯ８と、２個の前記ｎｐｎ型バイポーラ
トランジスタＱ１、Ｑ１′と、ｎチャネ／Ｌ／ Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑｓ 、 Ｑｔ （第１図においては
図示せず）とによりインバータ回路を構成した例を示す
。このようなバイポーラトランジスタと０ＭＯ８を複合
した論理回路及びＣＭＯ８論理回路等によって周辺回路
が構成されている。
ている。このｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓ
と前記ｎチャネルＭＯ８ＦＥＴＱ４とにより０ＭＯ８（
相補型ＭＩＳＦＥＴ）が構成されている。そして、第８
図に、前記ＣＭＯ８と、２個の前記ｎｐｎ型バイポーラ
トランジスタＱ１、Ｑ１′と、ｎチャネ／Ｌ／ Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑｓ 、 Ｑｔ （第１図においては
図示せず）とによりインバータ回路を構成した例を示す
。このようなバイポーラトランジスタと０ＭＯ８を複合
した論理回路及びＣＭＯ８論理回路等によって周辺回路
が構成されている。
次に、第９図は、メモリセル部の要部を示す拡大平面図
である。なお、この第９図のＧ−Ｇ線に沿っての断面が
第１図に図示されている。第１０図に示すように、この
メモリセルは高抵抗多結晶シリコン抵抗Ｒ□、Ｒ２及び
ｎチャネルＭＯ８ＦＥＴＱ、〜Ｑ ｔ ｉから成り、フ
リップフロップ構成を有している。なお、第１０図にお
いて、Ｗはワード線であり、Ｄ、Ｄはデータ線である。
である。なお、この第９図のＧ−Ｇ線に沿っての断面が
第１図に図示されている。第１０図に示すように、この
メモリセルは高抵抗多結晶シリコン抵抗Ｒ□、Ｒ２及び
ｎチャネルＭＯ８ＦＥＴＱ、〜Ｑ ｔ ｉから成り、フ
リップフロップ構成を有している。なお、第１０図にお
いて、Ｗはワード線であり、Ｄ、Ｄはデータ線である。
第９図に示すように、前記ｎチャネルＭＯ８ＦＥＴＱ、
は、ゲート電極９と同様にポリサイド膜から成るワード
線Ｗと、ｐウェル６中においてこのワード線Ｗに対して
自己整合的に設けられた例えばｎ＋型のソース領域２２
及びドレイン領域２３とから成る。同様に、前記ｎチャ
ネルＭＯ５ＦＥＴＱ、は、前記ワード線Ｗと、ｐウェル
６中においてこのワード線Ｗに対して自己整合的に設け
られた例えばｎ°型のソース領域２４及びドレイン領域
２５とから成る。また、前記ｎチャネルＭＯ５ＦＥＴＱ
、。は、ゲート電極９と、ｐウェル６中においてこのゲ
ート電極９に対して自己整合的に設けられた例えばｎ４
型のソース領域２６及びドレイン領域２７とから成る。
は、ゲート電極９と同様にポリサイド膜から成るワード
線Ｗと、ｐウェル６中においてこのワード線Ｗに対して
自己整合的に設けられた例えばｎ＋型のソース領域２２
及びドレイン領域２３とから成る。同様に、前記ｎチャ
ネルＭＯ５ＦＥＴＱ、は、前記ワード線Ｗと、ｐウェル
６中においてこのワード線Ｗに対して自己整合的に設け
られた例えばｎ°型のソース領域２４及びドレイン領域
２５とから成る。また、前記ｎチャネルＭＯ５ＦＥＴＱ
、。は、ゲート電極９と、ｐウェル６中においてこのゲ
ート電極９に対して自己整合的に設けられた例えばｎ４
型のソース領域２６及びドレイン領域２７とから成る。
同様に、前記ｎチャネルＭＯ８ＦＥＴＱ工、は、ゲート
電極９と、ｐウェル６中においてこのゲート電極９に対
して自己整合的に設けられた例えばｎ・型のソース領域
２８及びドレイン領域２９とから成る。第１図に示すよ
うに、これらのソース領域２６．２８及びドレイン領域
２７．２９は低不純物濃度部２６ａ、２８ａ、２７ａ、
２９ａを有し、従って前記ｎチャネルＭＯ８ＦＥＴＱユ
。、Ｑユ、は、これらの低不純物濃度部２７ａ、２９ａ
によりドレイン領域２７．２９の近傍の電界を緩和した
ＬＤＤ構造を有する。なお、第１図においては図示され
ていないが。
電極９と、ｐウェル６中においてこのゲート電極９に対
して自己整合的に設けられた例えばｎ・型のソース領域
２８及びドレイン領域２９とから成る。第１図に示すよ
うに、これらのソース領域２６．２８及びドレイン領域
２７．２９は低不純物濃度部２６ａ、２８ａ、２７ａ、
２９ａを有し、従って前記ｎチャネルＭＯ８ＦＥＴＱユ
。、Ｑユ、は、これらの低不純物濃度部２７ａ、２９ａ
によりドレイン領域２７．２９の近傍の電界を緩和した
ＬＤＤ構造を有する。なお、第１図においては図示され
ていないが。
前記ｎチャネルＭＯ８ＦＥＴＱ、、Ｑ、も同様にＬＤＤ
構造を有している。
構造を有している。
第１図に示すように、このメモリセル部の下方における
半導体基板１中にも半導体領域１４が設けられ、従って
この半導体領域１４と、埋め込み層２と、ｎウェル５と
によりメモリセル部が取り囲まれた構造となっている。
半導体基板１中にも半導体領域１４が設けられ、従って
この半導体領域１４と、埋め込み層２と、ｎウェル５と
によりメモリセル部が取り囲まれた構造となっている。
これによって、仮に何らかの原因で半導体基板１中に少
数キャリアが注入され、この少数キャリアがメモリセル
部側に移動しても、メモリセル部に少数キャリアが到達
するのを防止することができるので、メモリの破壊を防
止することができる。
数キャリアが注入され、この少数キャリアがメモリセル
部側に移動しても、メモリセル部に少数キャリアが到達
するのを防止することができるので、メモリの破壊を防
止することができる。
前記高抵抗多結晶シリコン抵抗ＲＬ、Ｒ，（第１図にお
いては図示せず）は二層目の多結晶シリコン膜により構
成され、電源電位ＶＣＣ供給用の多結晶シリコン配線３
０と一体的に設けられている。また、第９図において、
符号３１は例えばポリサイド膜から成る接地配線であり
、コンタクトホールＣを通じて接地電位供給用の配線Ａ
Ｌに接続されている。
いては図示せず）は二層目の多結晶シリコン膜により構
成され、電源電位ＶＣＣ供給用の多結晶シリコン配線３
０と一体的に設けられている。また、第９図において、
符号３１は例えばポリサイド膜から成る接地配線であり
、コンタクトホールＣを通じて接地電位供給用の配線Ａ
Ｌに接続されている。
なお、第１図において、符号３２はリンシリゲートガラ
ス（ＰＳＧ）あるいは高温低圧デポジション（ＨＬＤ）
膜等のＳｉｎ、絶縁膜である。
ス（ＰＳＧ）あるいは高温低圧デポジション（ＨＬＤ）
膜等のＳｉｎ、絶縁膜である。
本実施例によるバイポーラ−ＣＭＯ３ＬＳＩによるスタ
チックＲＡＭは、入力信号のＨレベルの最大値が約６Ｖ
（電源電位Ｖ、。よりも大きい）であり、Ｌレベルの最
小値が約−３ｖであるＭＯＳスタチックＲＡＭと入出力
をコンパチブルにすることができる。
チックＲＡＭは、入力信号のＨレベルの最大値が約６Ｖ
（電源電位Ｖ、。よりも大きい）であり、Ｌレベルの最
小値が約−３ｖであるＭＯＳスタチックＲＡＭと入出力
をコンパチブルにすることができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、拡散抵抗Ｒの平面形状は第２図と異なる形状と
することも可能である。また、前記ＭＯ５ＦＥＴＱｉ、
Ｑ４〜Ｑ１１は必ずしもＬＤＤ構造とする必要はなく、
例えば、前記ＭＯ５ＦＥＴＱ□は、ｎ−層１０ａ、ｌｌ
ａを有さないいわゆるシングルドレイン構造にし、前記
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ４〜Ｑｉ１はＬＤＤ構造
とすることも可能である。さらに、前記ｎｐｎ型バイポ
ーラトランジスタＱ３の代わりに、ｐｎｐ型バイポーラ
トランジスタを用いることも勿論可能である。さらにま
た、上述の実施例においては、本発明をバイポーラ−０
ＭＯ８によるスタチックＲＡＭに適用した場合について
説明したが１本発明は、バイポーラ−０ＭＯ８によるゲ
ートアレイ等の各種ＬＳＩに適用することができる。
することも可能である。また、前記ＭＯ５ＦＥＴＱｉ、
Ｑ４〜Ｑ１１は必ずしもＬＤＤ構造とする必要はなく、
例えば、前記ＭＯ５ＦＥＴＱ□は、ｎ−層１０ａ、ｌｌ
ａを有さないいわゆるシングルドレイン構造にし、前記
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ４〜Ｑｉ１はＬＤＤ構造
とすることも可能である。さらに、前記ｎｐｎ型バイポ
ーラトランジスタＱ３の代わりに、ｐｎｐ型バイポーラ
トランジスタを用いることも勿論可能である。さらにま
た、上述の実施例においては、本発明をバイポーラ−０
ＭＯ８によるスタチックＲＡＭに適用した場合について
説明したが１本発明は、バイポーラ−０ＭＯ８によるゲ
ートアレイ等の各種ＬＳＩに適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、静電破壊強度の向上を図ることができるとと
もに、入力保護素子の電流制限抵抗の焼き切れ不良を防
止することができる。
もに、入力保護素子の電流制限抵抗の焼き切れ不良を防
止することができる。
第１図は、本発明の一実施例によるバイポーラ−０ＭＯ
８ＬＳＩを示す断面図。 第２図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける入力保護素子の電流制限抵抗の平面図、 第３図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける入力保護素子のｎチャネルＭＯ５ＦＥ、Ｔの平面
図、 第４図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける入力保護素子の等価回路を示す回路図、 第５図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のｎｐｎ型バイポーラトランジスタの
平面図、 第６図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のｎチャネルＭＯ３ＦＥＴの平面図、 第７図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のＰチャネルＭＯ５ＦＥＴの平面図。 第８図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路を構成するインバータ回路の等価回路を
示す回路図。 第９図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おけるメモリセル部の要部を示す拡大平面図、 第１０図は、第１図に示すバイポーラ−０ＭＯ３ＬＳＩ
におけるメモリセルの等価回路を示す回路図である。 図中、１・・・半導体基板、２・・・埋め込み層、３・
・・分離拡散領域、４・・・エピタキシャル層、５・・
・ｎウェル、６・・・ｐウェル、７・・・フィールド絶
縁膜、９・・・ゲート電極、１０．１８．２０．２２．
２４，２６．２８・・・ソース領域、ｔｉ、 １９．２
１．２３．２５．２７．２９・・・ドレイン領域、１２
・・・側壁、１４・・・半導体領域、１６・・・ベース
領域、１７・・・エミッタ領域、Ｒ・・・拡散抵抗（電
流制限抵抗） 、Ｑ−、Ｑ、〜Ｑ１１−ｎチャネルＭＯ
８ＦＥＴ、Ｑ、・・・寄生ｎｐｎ型バイポーラトランジ
スタ、Ｑ２′・・・寄生ラテラルｎｐｎ型バイポーラト
ランジスタ、Ｑ３・・・ｎｐｎ型バイポーラトランジス
タ、Ｑ、・・・ｐチャネルＭＯ８ＦＥＴである。 と・・、・）
８ＬＳＩを示す断面図。 第２図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける入力保護素子の電流制限抵抗の平面図、 第３図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける入力保護素子のｎチャネルＭＯ５ＦＥ、Ｔの平面
図、 第４図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける入力保護素子の等価回路を示す回路図、 第５図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のｎｐｎ型バイポーラトランジスタの
平面図、 第６図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のｎチャネルＭＯ３ＦＥＴの平面図、 第７図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のＰチャネルＭＯ５ＦＥＴの平面図。 第８図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路を構成するインバータ回路の等価回路を
示す回路図。 第９図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おけるメモリセル部の要部を示す拡大平面図、 第１０図は、第１図に示すバイポーラ−０ＭＯ３ＬＳＩ
におけるメモリセルの等価回路を示す回路図である。 図中、１・・・半導体基板、２・・・埋め込み層、３・
・・分離拡散領域、４・・・エピタキシャル層、５・・
・ｎウェル、６・・・ｐウェル、７・・・フィールド絶
縁膜、９・・・ゲート電極、１０．１８．２０．２２．
２４，２６．２８・・・ソース領域、ｔｉ、 １９．２
１．２３．２５．２７．２９・・・ドレイン領域、１２
・・・側壁、１４・・・半導体領域、１６・・・ベース
領域、１７・・・エミッタ領域、Ｒ・・・拡散抵抗（電
流制限抵抗） 、Ｑ−、Ｑ、〜Ｑ１１−ｎチャネルＭＯ
８ＦＥＴ、Ｑ、・・・寄生ｎｐｎ型バイポーラトランジ
スタ、Ｑ２′・・・寄生ラテラルｎｐｎ型バイポーラト
ランジスタ、Ｑ３・・・ｎｐｎ型バイポーラトランジス
タ、Ｑ、・・・ｐチャネルＭＯ８ＦＥＴである。 と・・、・）
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタとＭＩＳＦＥＴとを有する
半導体集積回路装置であって、第１導電型の半導体領域
により分離された第２導電型の半導体領域中に設けられ
た第１導電型の拡散抵抗により入力保護素子の電流制限
抵抗を構成したことを特徴とする半導体集積回路装置。 ２、前記拡散抵抗の一端が入力に接続され、他端が電圧
クランプ用のＭＩＳＦＥＴのドレインに接続されている
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 ３、前記第１導電型の半導体領域がｎ型の半導体領域で
あり、前記第１導電型の拡散抵抗がｐウェル中に設けら
れたｎ型の拡散抵抗であることを特徴とする特許請求の
範囲第１項又は第２項記載の半導体集積回路装置。 ４、前記ＭＩＳＦＥＴがｐウェル中に設けられたｎチャ
ネルＭＩＳＦＥＴであることを特徴とする特許請求の範
囲第２項又は第３項記載の半導体集積回路装置。 ５、前記ｎ型の半導体領域が電源電位Ｖｃｃ又は所定の
バイアス電位に設定されていることを特徴とする特許請
求の範囲第３項又は第４項記載の半導体集積回路装置。 ６、前記半導体集積回路装置がスタチックＲＡＭである
ことを特徴とする特許請求の範囲第１項〜第５項のいず
れか一項記載の半導体集積回路装置。 ７、メモリセル部が前記第１導電型の半導体領域により
分離されていることを特徴とする特許請求の範囲第６項
記載の半導体集積回路装置。 ８、前記第１導電型の半導体領域がｎ型の半導体領域で
あることを特徴とする特許請求の範囲第７項記載の半導
体集積回路装置。 ９、前記スタチックＲＡＭがＭＯＳスタチックＲＡＭと
入出力がコンパチブルであることを特徴とする特許請求
の範囲第６項〜第８項のいずれか一項記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297509A JPH01140657A (ja) | 1987-11-27 | 1987-11-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297509A JPH01140657A (ja) | 1987-11-27 | 1987-11-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140657A true JPH01140657A (ja) | 1989-06-01 |
Family
ID=17847436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297509A Pending JPH01140657A (ja) | 1987-11-27 | 1987-11-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183399A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体集積回路装置及びその製造方法 |
-
1987
- 1987-11-27 JP JP62297509A patent/JPH01140657A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183399A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体集積回路装置及びその製造方法 |
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