JP3070065B2

JP3070065B2 - メモリ装置

Info

Publication number: JP3070065B2
Application number: JP2112524A
Authority: JP
Inventors: 英晴中嶋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-04-28
Filing date: 1990-04-28
Publication date: 2000-07-24
Anticipated expiration: 2015-07-24
Also published as: JPH0411768A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はダイナミックRAM等のメモリ装置に関する。

〔発明の概要〕

本発明は、半導体基板上に第１乃至第３の素子形成領
域が素子分離領域に囲まれて形成されるメモリ装置にお
いて、第１乃至第３の素子形成領域をそれぞれ囲む素子
分離領域が、半導体基板に形成された段差部に設けら
れ、第１の素子形成領域と第２の素子形成領域との間の
段差部の高さが第２の素子形成領域と第３の素子形成領
域との間の段差部の高さと異なるように形成すること
で、メモリ装置の高密度化、高集積化を実現するもので
ある。

〔従来の技術〕

ダイナミックRAM等のメモリ装置は、その高密度化が
要求されており、そのメモリセルのサイズの縮小化が求
められている。一般に、各メモリセルは、レイアウト
上、それぞれ素子分離領域によって周囲が囲まれてお
り、素子分離領域に囲まれた素子形成領域にアクセスト
ランジスタやキャパシタ等が形成される。また、この素
子分離領域としては、選択酸化法により厚い酸化膜が用
いられることが通常である。

ところで、従来の選択酸化法（LOCOS分離法）では、
側部にバーズビークやバーズヘッドが発生し、その分だ
け素子分離領域の面積が大きくなってしまう。そこで、
バーズビークやバーズヘッドの発生を小さく抑えるもの
として、いわゆるPPL（Poly Pad LOCOS）法による素子
分離領域の形成法（例えば特開昭56−70644号公報参
照）や、いわゆるSECOM（Self−Aligned Edge Coating
Method）分離法などの素子分離技術がある。

〔発明が解決しようとする課題〕

しかしながら、更なるメモリ装置の高密度化、高集積
化を図る場合には、上述した素子分離技術でも十分には
対応することができない。すなわち、これらの素子分離
技術でも、素子分離領域の形成には、所要のリソグラフ
ィー技術が用いられる。ところが、このリソグラフィー
技術には、その限界のパターン幅が存在するため、基板
上に、素子分離領域を極めて小さく形成することが困難
となる。

そこで、本発明は、素子分離領域のレイアウト上のサ
イズを十分に小さくして、高密度化、高集積化を図るこ
とができるメモリ装置の提供を目的とする。

〔課題を解決するための手段〕

本発明に係るメモリ装置は、上述した課題を解決すべ
く、第１乃至第３の素子形成領域をそれぞれ囲む素子分
離領域が、半導体基板に形成された段差部に設けられた
絶縁層からなる。そして、第１の素子形成領域と第２の
素子形成領域との間の段差部の高さが第２の素子形成領
域と第３の素子形成領域との間の段差部の高さと異なる
ように形成される。

〔作用〕

本発明に係るメモリ装置は、第１乃至第３の素子形成
領域を囲む素子分離領域を基板の平面上に形成するので
はなく、第１の素子形成領域と第２の素子形成領域との
間に形成される段差部の高さが第２の素子形成領域と第
３の素子形成領域との間に形成される段差部の高さと異
ならせ、段差部に素子分離領域を形成することで、素子
分離領域がレイアウト上に占める面積を極めて小さくす
ることができる。

〔実施例〕

以下、本発明が適用されたメモリ装置について、図面
を参照して説明する。先ず、本発明が適用されたメモリ
装置の説明に先立って、本発明の前提となるメモリ装置
について、第１図乃至第６図を参照して説明する。

第１図乃至第４図に示すメモリ装置は、ダイナミック
RAMであり、シリコン基板に設けられた段差部に素子分
離領域が形成されたオープンビット線構成を有するもの
である。

先ず、その構造を第１図、第２図及び第４図を参照し
て説明する。このダイナミックRAMは、異なる二つの高
さの面2a,2bを有したｐ型のシリコン基板１に素子が形
成される。第１図に示すように、そのシリコン基板１の
２つの面2a,2bの間は、高さｈを有する段差部が形成さ
れており、この段差部に素子分離領域３が形成されてい
る。これら面2a,2bは、それぞれビット線に共通に接続
される一対のメモリセルに対応した矩形状の面積を有し
ており、具体的に、面2a,2bは、第２図のl₁×l₂の面積
をそれぞれ有する。そして、面2a,2bは、第２図のＸ方
向及びＹ方向でそれぞれ交互に配設される。すなわち、
第４図に示すように、面2aと面2bは、シリコン基板１に
形成されるメモリセルが市松模様を構成するように配列
されている。そして、面2aの周囲を４つの面2bが囲み、
面2bの周囲を４つの面2aが囲むように形成される。これ
ら各面2a,2bは、素子形成領域となるものであり、この
ような各面2a,2bの組合せから、必ず素子形成領域の周
囲には、面2a,2bの間に、高さｈの段差部が形成され
る。そして、この段差部に素子分離領域３が形成される
ことで、素子形成領域の周囲は、素子分離領域３に取り
囲まれることになる。なお、この素子分離領域３は後述
するようにセルフアラインで形成される。

このような２つの面2a,2bを有したシリコン基板１上
には、アクセストランジスタ及びスタック型のキャパシ
タが形成され、このダイナミックRAMは、マトリクス状
にメモリセルが配列されたオープンビット線構成とされ
ている。このダイナミックRAMの詳細を説明すると、先
ず、アクセストランジスタは、ゲート酸化膜上に形成さ
れたワード線４をゲートとして形成されている。第２図
に示すように、ワード線４は、Ｙ方向に、２つの高さの
面2a,2bに応じて上下しながら延在される。ワード線４
は、互いに平行に複数形成され、一対のメモリセル当た
り２本づつ配設される。シリコン基板１の異なる高さの
面2a,2bには、さらにワード線４とセルフアラインでn⁺
型の不純物拡散領域5,6が形成される。矩形状の素子形
成領域の略中央に形成される不純物拡散領域５は、ビッ
ト線７と接続される。また、不純物拡散領域５とワード
線４を挟んで対向する不純物拡散領域６は、キャパシタ
下部電極８と接続される。なお、MOSトランジスタはい
わゆるLDD構造とすることもできる。

次に、キャパシタについて説明すると、各アクセスト
ランジスタのゲート電極であるワード線４は、それぞれ
層間絶縁膜９に被覆されている。また、層間絶縁膜９上
には、キャパシタ下部電極８が形成されている。キャパ
シタ下部電極８は、層間絶縁膜９を不純物拡散領域６上
で開口した開口部12を介して不純物拡散領域６に接続さ
れている。キャパシタ下部電極８は、記憶ノードであっ
て、各メモリセル毎に分離されている。特に、このダイ
ナミックRAMでは、断面上、キャパシタ下部電極８がワ
ード線４の上部から段差部に形成された素子分離領域３
にかけて形成されており、異なる面2a,2bの間ではキャ
パシタ下部電極８は、高さ方向で分離されている。この
キャパシタ下部電極８の上面には、酸化膜或いは窒化膜
等の誘電体膜が形成され、その誘電体膜上にキャパシタ
上部電極10が形成される。このキャパシタ上部電極10
は、誘電体膜を挟んで各メモリセルのキャパシタ下部電
極８に積層され、ビット線７のコンタクト領域のみで開
口されて全面に拡がるパターンとされている。このキャ
パシタ上部電極10上には、層間絶縁膜11を介してビット
線７が形成される。このビット線７の長手方向は、第２
図のＸ方向であり、ビット線７は、高い面2aと低い面2b
の両方の不純物拡散領域５に交互に開口部12を介して接
続するように延在される。ビット線７は、例えばポリサ
イドやアルミニウム系配線層等で形成される。

このような構造のダイナミックRAMは、シリコン基板
１が異なる高さの２つの面2a,2bを有して形成されてな
り、異なる高さの２つの面2a,2bにより形成される段差
部に素子分離領域３が形成されるため、平面上、素子分
離領域３が素子形成領域の面積を占有することはない。
従って、このダイナミックRAMでは、その素子分離領域
３のレイアウト上の占有面積を小さくすることができ
る。

第３図は、製造行程におけるシリコン基板１の断面の
表面を示す図であり、市松模様状にレジスト層等を形成
し、そのレジスト層をマスクとしてシリコンのエッチン
グを行って、高さｈを有する段差部13を２つの面2a,2b
の間に形成する。このシリコンエッチングの後、垂直な
窒素をドーパントとするイオン注入を行って表面に窒化
膜14を形成し、さらに斜めイオン注入により段差部13に
チャンネルストップ領域形成用の不純物を打ち込む。窒
化膜14は、垂直なイオン注入により形成されるため、段
差部13に形成されない。従って、この状態で酸化するこ
とにより、段差部13にのみ第１図に示した素子分離領域
３がセルフアラインで形成される。なお、段差部13に素
子分離領域を形成する方法として、窒素の垂直なイオン
注入の他に、CVD酸化膜を全面エッチバックしたサイド
ウォール膜を用いることもできる。

また、本発明の前提となるメモリ装置には、第５図及
び第６図に示すようなものがある。このメモリ装置は、
プレーナ型のメモリセル構造を有するダイナミックRAM
である。

第５図及び第６図に示すように、このダイナミックRA
Mも第１図乃至第４図に示したダイナミックRAMと同様
に、異なる二つの高さの面22a,22bを有したｐ型のシリ
コン基板21に素子が形成される。第５図に示すように、
シリコン基板１の２つの面22a,22bの間には、所要の高
さｈの段差部が形成されており、この段差部に素子分離
領域23が形成される。これら面22a,22bは、メモリセル
が形成される矩形状の素子形成領域に対応し、第６図の
l₁×l₂の面積をそれぞれ有する。そして、第４図に示し
たように、高い面22aと低い面22bは、シリコン基板21に
形成されるメモリセルが市松模様を構成するように配列
されている。そして、これら各面22a,22bの組合せか
ら、必ず素子形成領域の周囲には、高さｈの段差部が形
成される。そして、この段差部には、セルフアラインで
素子分離領域23が形成されるため、レイアウト上の素子
分離領域の占有面積は小さいものとなる。

このダイナミックRAMでは、このような異なる２つの
高さの面22a,22bを有するシリコン基板21上にプレーナ
構造の素子が形成される。先ず、アクセストランジスタ
は、２つの異なる高さの面22a,22bに亘ってゲート酸化
膜上に延在されるワード線24をゲート電極としており、
このワード線24は、第６図中のＹ方向を長手方向として
形成される。各素子形成領域の略中央部分の一対のワー
ド線24,24の間の領域には、シリコン基板21の表面にn⁺
型の不純物拡散領域25が形成される。また、このn⁺型の
不純物拡散領域25にワード線24を挟んで対向するシリコ
ン基板21の表面には、n⁺型の不純物拡散領域26が形成さ
れる。このn⁺型の不純物拡散領域26は、各メモリセルに
おける記憶ノードとして機能し、ワード線24の端部から
素子分離領域23までの領域のシリコン基板21の表面に形
成されている。素子分離領域23を挟んで各n⁺型の不純物
拡散領域26は、高い面22aと低い面22bに分離して形成さ
れることになる。そして、各n⁺型の不純物拡散領域26上
には、ゲート酸化膜を挟んでキャパシタ上部電極27が形
成される。このキャパシタ上部電極27は、第６図に示す
ように、Ｙ方向を長手方向とする帯状のパターンを有
し、特に素子分離領域23のＸ方向における位置をその中
心線とするようなパターンで形成されている。従って、
キャパシタ上部電極27は、素子分離領域23を挟んで２つ
のメモリセルで共通に使用され、特に素子分離領域23
は、段差部に形成されていることから、キャパシタ上部
電極27は、第５図に示すように段差部を覆ったパターン
とされている。このキャパシタ上部電極27の端部には、
ワード線24の一部が層間絶縁膜28を介して重なるように
されている。そして、キャパシタ上部電極27やワード線
24は、層間絶縁膜28に被覆されている。また、その層間
絶縁膜28のn⁺型の不純物拡散領域25上に形成された開口
部29を介して、ビット線30がn⁺型の不純物拡散領域25に
接続される。このビット線30は、ポリサイド構造或いは
アルミニウム系配線層からなり、第６図中のＸ方向を長
手方向として形成される。

このようなプレーナ構造のメモリセルを有するダイナ
ミックRAMにおいても、第１図乃至第４図に示したダイ
ナミックRAMと同様に、シリコン基板21が異なる高さの
２つの面22a,22bを有して構成され、異なる高さの２つ
の面22a,22bにより形成される段差部に素子分離領域23
が形成されるため、平面上、素子分離領域23が素子形成
領域の面積を占有することはない。従って、本実施例で
は、その素子分離領域23のレイアウト上の占有面積を小
さくすることができる。

そして、第１図乃至第４図のダイナミックRAM及び第
５図及び第６図のダイナミックRAMを前提とした本発明
が適用されたダイナミックRAMは、第７図に示すよう
に、フォールデットビット線構造に対応したシリコン基
板41を有している。このシリコン基板41は、異なる３つ
の高さの面42a,42b,42cを有しており、最も高い面42aと
最も低い面42cの間の段差部の高さはh₁とされ、最も低
い面42cと中間の高さの面42bの間の段差部の高さはh₂と
されている。これら異なる３つの高さの面42a,42b,42c
がそれぞれ第１乃至第３の素子形成領域に対応し、各面
42a,42b,42cの間の段差部に素子分離領域が形成され
る。

第８図は、この３つの高さの面の配置を示す図であ
り、各面42a,42b,42cの形状は、一対の共通にビット線
が接続するメモリセルの形状に合わせてそれぞれl₁×l₂
の矩形状とされている。そして、Ｙ方向に隣接する面
は、Ｘ方向にl₁/2だけずれて配置されており、このよう
にずらせることで、同じワード線がＹ方向に隣接するセ
ルでは非選択のワード線とされる。そして、異なる３つ
の高さの面42a,42b,42cは、Ｘ方向で順に現れるように
並べられており、ある任意の面を囲む他の６つの面は、
全て異なる高さの面とされている。すなわち、面42c
は、そのＸ方向で面42aと面42bに隣接するとともに、Ｙ
方向でもl₁/2だけずれて配された面42aと面42bに隣接す
る。この関係が全ての面42a,42b,42cについて成立する
ように、各面42a,42b,42cが配列されているため、各面4
2a,42b,42cの周囲には、それぞれ素子分離領域が形成さ
れ、その占有面積も小さく素子分離できることになる。
なお、具体的な素子構造については、第１図乃至第４図
のダイナミックRAM及び第５図及び第６図のダイナミッ
クRAMと同様であるため、ここではその重複する説明を
省略する。

以上のような、異なる３つの高さの面を形成すること
でフォールデットビット線構造のメモリセルでも十分に
占有面積の極めて小さい素子分離領域を形成することが
できる。

なお、以上、ダイナミックRAMについて言及したが、
本発明のメモリ装置は、これに限定されず、他の構造の
メモリ装置、例えばSRAMやROM、不揮発性メモリ装置等
についても適用できる。

〔発明の効果〕

本発明に係るメモリ装置によれば、第１の素子形成領
域と第２の素子形成領域との間に形成される段差部の高
さが第２の素子形成領域と第３の素子形成領域との間に
形成される段差部の高さと異ならせ、段差部に素子分離
領域を形成することで、素子分離領域がレイアウト上に
占める面積を極めて小さくすることができる。従って、
メモリ装置のメモリセルアレイ全体の高密度化、高集積
化を図ることができる。特に、本発明は、フォールデッ
トビット線構造を有するメモリ装置に有効である。

【図面の簡単な説明】

第１図は本発明の前提となるメモリ装置の一例の要部断
面図、第２図はその要部平面図、第３図は製造工程の一
部を説明するための工程断面図、第４図は２つの高さの
異なる面の配列を示す平面図、第５図は本発明の前提と
なるメモリ装置の他の一例の要部断面図、第６図はその
要部平面図である。第７図は本発明が適用されたメモリ
装置の断面図、第８図は第７図に示すメモリ装置の３つ
の高さ異なる面の配列を示す平面図である。 1,21,41……シリコン基板、2a,2b,22a,22b,42a,42b,42c
……面、3,23……素子分離領域、4,24……ワード線、5,
6,25,26……不純物拡散領域、7,30……ビット線、８…
…キャパシタ下部電極、10,27……キャパシタ上部電極

Claims

(57)【特許請求の範囲】

【請求項１】第１乃至第３の素子形成領域をそれぞれ囲
む素子分離領域が、半導体基板に形成された段差部に設
けられた絶縁層からなり、上記第１の素子形成領域と第
２の素子形成領域との間の段差部の高さが上記第２の素
子形成領域と第３の素子形成領域との間の段差部の高さ
と異なることを特徴とするメモリ装置。