KR20090049377A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

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KR20090049377A
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Abstract

본 발명은 반도체 기판 상에 형성된 터널 절연막; 터널 절연막 상에 형성된 하부 도전막 및 상부 도전막을 포함하며, 하부 도전막이 상부 도전막보다 더 치밀한 플로팅 게이트; 플로팅 게이트 상에 형성된 유전체막; 및 유전체막 상에 형성된 콘트롤 게이트를 포함하는 반도체 메모리 소자 및 그 제조 방법을 제공함에 있다.
3중 플로팅 게이트, 그레인 경계, 도펀트 응집, 문턱 전압 분포

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and manufacturing method thereof}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 특히 플로팅 게이트의 그레인과 터널 절연막의 계면에 도펀트가 응집되는 현상 및 전계가 집중되는 현상을 개선함과 아울러 터널 절연막의 표면 상태를 각 셀마다 균일화할 수 있는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다.
램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 소자(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 비휘발성 메모리 소자(non-volatile memory device)이다.
비휘발성 메모리 소자는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 소자는 일반적으로 낸드형과 노아형으로 나누어진다. 이들 중 낸드 플래시 메모리 소자는 노아 플래시 메모리 소자에 비해 고집적화가 유리하고 제조 단가가 저렴하여 활발히 개발되고 있다.
이러한 낸드 플래시 메모리 소자는 FN(Fowler Nordheim)터널링을 이용하여 전기적인 프로그램(Program) 및 소거(Erase)를 할 수 있다. 이를 위하여, 플래시 메모리 소자는 터널 절연막, 플로팅 게이트(Floating Gate), 유전체 패턴 및 콘트롤 게이트(Control Gate)가 순차적으로 적층된 게이트 패턴을 포함한다.
프로그램 상태는 플로팅 게이트에 채널 영역의 전하들이 충전되어 정보가 저장되는 상태이다. 채널 영역의 전하들은 콘트롤 게이트에 고전압이 인가되면, 플로팅 게이트에 충전된다.
소거 상태는 플로팅 게이트에 충전된 전하들이 소스 영역이나 기판으로 빠져나가는 상태이다. 플로팅 게이트에 충전된 전하들은 소스 영역에 고전압이 인가되면, FN 터널링에 의해 소스 영역이나 기판으로 빠져나간다.
이와 같이 낸드 플래시 메모리 소자에서 전하 충전영역인 플로팅 게이트는 폴리 실리콘막을 포함한다. 이러한 폴리 실리콘막에는 플로팅 게이트에 전기적 특성을 부여하기 위한 도펀트가 주입되어 있다.
폴리 실리콘막의 그레인(grain) 크기는 소정 두께의 플로팅 게이트를 형성하기 위해 1000Å으로 형성되며, 크게는 2000Å까지 형성될 수 있다. 이러한 그레인의 경계는 플로팅 게이트를 패터닝 할 때 셀 마다 다양하게 분포되는데, 최근에는 반도체 메모리 소자의 집적화에 따라 플로팅 게이트의 면적이 줄어들고 있어서 그레인의 경계가 셀마다 불규칙하게 분포되는 경향이 있다. 또한 그레인의 모서리가 마주하는 경계에는 요(凹)부가 형성된다. 이러한 요부와 접촉되는 터널 절연막은 다른 부분보다 더 두껍게 형성된다. 결과적으로 그레인의 경계가 셀마다 불규칙하게 형성되면 터널 절연막의 두께 또한 셀마다 불규칙하게 형성된다.
이와 같이 터널 절연막이 두껍게 형성되는 부분에서는 전계가 집중되고 도펀트가 응집된다. 전계가 집중되거나 도펀트가 응집되는 영역은 패스트 프로그램(fast program)을 유발하거나 사이클링(Cycling) 특성을 열화시킨다. 이러한 현상을 완화하기 위해 폴리 실리콘막에 포함된 도펀트의 농도를 줄이면, 비정상적으로 프로그램되는 셀이 발생하게 되므로 문제가 있다.
또한 터널 절연막의 균일도는 문턱 전압을 결정하는 중요한 요인인데, 셀 마다 터널 절연막이 균일하게 형성되지 못하면 문턱 전압의 분포 특성이 열화되는 문제가 있다.
본 발명은 플로팅 게이트를 삼중 구조로 형성하여 플로팅 게이트의 그레인과 터널 절연막의 계면에 도펀트가 응집되는 현상 및 전계가 집중되는 현상을 개선함과 아울러 터널 절연막의 표면 상태를 각 셀마다 균일화할 수 있는 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명에 따른 반도체 메모리 소자는 반도체 기판 상에 형성된 터널 절연막; 터널 절연막 상에 형성된 하부 도전막 및 상부 도전막을 포함하며, 하부 도전막이 상부 도전막보다 더 치밀한 플로팅 게이트; 플로팅 게이트 상에 형성된 유전체막; 및 유전체막 상에 형성된 콘트롤 게이트를 포함한다.
제1 실시 예에 따른 하부 도전막은 "凹" 형태로 형성되고, 상부 도전막은 하부 도전막의 내부에 채워진다.
본 발명에 따른 반도체 메모리 소자는 반도체 기판보다 돌출되게 형성된 소자 분리막을 더 포함한다. 제2 실시 예에 따른 하부 도전막은 상기 소자 분리막 사이에 형성된다.
본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조방법은 소자 분리 영역에 상부가 돌출된 소자 분리막이 형성된 반도체 기판이 제공되는 단계; 소자 분리막 사이의 반도체 기판 상에 터널 절연막을 형성하는 단계; 돌출된 소자 분리 막 사이의 터널 절연막 상에 하부 도전막 및 상부 도전막을 포함하며 하부 도전막이 상부 도전막보다 치밀한 플로팅 게이트용 도전막을 형성하는 단계; 플로팅 게이트용 도전막을 포함한 상기 반도체 기판 상에 유전체막을 형성하는 단계; 및 유전체막 상에 콘트롤 게이트용 도전막을 형성하는 단계를 포함한다.
본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조방법은 반도체 기판 상에 터널 절연막을 형성하는 단계; 터널 절연막 상에 하부 도전막을 형성하는 단계; 하부 도전막, 터널 절연막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 트렌치가 형성되는 영역에 소자 분리막을 형성하는 단계; 하부 도전막을 포함한 반도체 기판 상에 상부 도전막을 형성하는 단계; 소자 분리막을 사이에 두고 분리되도록 상부 도전막을 패터닝하는 단계; 상부 도전막을 포함한 반도체 기판 상에 유전체막을 형성하는 단계; 및 유전체막 상에 콘트롤 게이트용 도전막을 형성하는 단계를 포함하며, 하부 도전막이 상기 상부 도전막보다 치밀한 구조로 형성된다.
하부 도전막은 제1 언도프트(undoped) 폴리 실리콘 막을 포함한다.
상부 도전막은 제2 언도프트 폴리 실리콘 막 및 제2 언도프트 폴리 실리콘 막 상에 형성된 도프트(doped) 폴리 실리콘막을 포함한다.
하부 도전막은 50Å 내지 150Å의 두께로 형성되고, 상부 도전막은 500Å 내지 2000Å 두께로 형성된다.
하부 도전막은 원주형 구조 또는 다결정 구조의 그레인을 포함한다.
그레인의 평균 직경은 50Å 내지 150Å이다.
하부 도전막은 480℃ 내지 750℃의 온도에서 형성된다.
하부 도전막은 0.1torr 내지 500torr 압력에서 LP-CVD 방식으로 형성된다.
LP-CVD 방식에서 주입되는 가스는 SiH4 , SiH4 + H2 , SiH4 + NH3 , 및 SiH4 + N2O 가스 중 적어도 어느 하나를 포함한다.
하부 도전막은 0.1sccm 내지 200sccm 유량으로 주입되는 가스를 이용하여 LP-CVD 방식으로 형성된다.
LP-CVD 방식에서 주입되는 가스는 SiH4 + NH3, 및 SiH4 + N2O 가스 중 적어도 어느 하나를 포함한다.
상부 도전막은 50Å 내지 200Å 두께의 언도프트막과 상기 언도프트막 상의 도프트막으로 구분된다.
상부 도전막은 480℃ 내지 620℃의 온도에서 형성된다.
상부 도전막은 0.1torr 내지 3torr 압력에서 LP-CVD 방식으로 형성된다.
LP-CVD 방식에서 주입되는 가스는 SiH4 + PH3, 및 Si2H6 + PH3 가스 중 적어도 어느 하나를 포함한다.
LP-CVD 방식에서 주입되는 가스 중 인(P)의 농도는 1.0E19 내지 1.0E21 atoms/cc이다.
본 발명은 플로팅 게이트를 제1 언도프트 막, 제2 언도프트 막, 도프트 막으로 형성하여 터널 절연막과 접하는 제1 언도프트 막의 그레인 크기를 줄일 수 있 다. 그레인 크기가 줄어듦에 따라 본 발명은 각 셀에 포함된 그레인 경계에서 터널 절연막이 두껍게 형성되는 문제를 개선하여 터널 절연막에 도펀트 및 전계가 응집되는 현상을 개선할 수 있다. 뿐 만 아니라 본 발명은 그레인 경계와 접하는 터널 절연막의 표면 상태를 각 셀마다 균일화할 수 있으므로 문턱 전압 분포 특성을 개선할 수 있다.
또한 제2 언도프트 막의 결정 격자는 제1 언도프트 막의 결정 격자와 다른 방향성을 띄게 된다. 이에 따라 본 발명은 도프트 막의 도펀트가 제2 언도프트 막으로 확산되더라도 제2 언도프트 막과 다른 방향성을 띄는 제1 언도프트 막에 의해 차단되어 터널 절연막으로 확산되는 것을 방지할 수 있다. 또한, 도펀트는 제1 언도프트 막과 제2 언도프트 막의 계면에 형성될 수 있는 얇은 자연 산화막에 의해서도 차단될 수 있다. 결과적으로 본 발명은 비정상적으로 프로그램되는 셀의 발생을 방지하기 위해 도프트 막에 포함된 도펀트의 농도를 높이더라도 터널 절연막에 도펀트가 응집되는 현상을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자는 데이터를 저장하는 다수의 셀을 포함한다. 각각의 셀에는 터널 절연막, 플로팅 게이트, 유전체 패턴, 콘트롤 게이트가 순차적으로 적층된 게이트 패턴이 포함된다.
도 1a 내지 도 1h는 본 발명의 제1 실시 예에 따른 게이트 패턴의 형성방법을 단계적으로 나타내는 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 스크린 산화막(103) 및 하드 마스크막(105)을 순차적으로 증착한 후, 하드 마스크막(105) 상에 포토레지스트 패턴(107)을 형성한다. 스크린 산화막(103)은 결정 결함이 발생하는 것을 억제하고 표면 처리를 실시하기 위한 희생 산화막 역할을 한다. 하드 마스크막(105)은 후속 공정에서 형성될 소자 분리막이 반도체 기판(101) 상으로 돌출되는 높이를 결정하므로, 이를 고려하여 하드 마스크막(105)의 두께를 결정한다. 포토레지스트 패턴(107)은 트렌치가 형성될 부분의 하드 마스크막(105)을 노출시킨다.
도 1b를 참조하면, 포토레지스트 패턴(107)에 의해 노출된 하드 마스크막(105)이 식각되어 트렌치 하드 마스크 패턴(105a)이 형성된다. 트렌치 하드 마스크 패턴(105a)에 의해 노출된 스크린 산화막(103)과 그 하부의 반도체 기판(101)은 식각되어 소자 분리 영역에 트렌치(109)가 형성된다. 이 후, 포토레지스트 패턴(107)을 제거하고, 트렌치(109)가 완전히 매립되도록 반도체 기판(101)상에 절연 물질층(111)을 형성한다. 이 후, 절연 물질층(111)이 소자 분리 영역에만 잔류하도록 트렌치 하드 마스크 패턴(105a) 상부의 절연 물질층(111)을 화학적 기계적 연마(chemical mechanical polishing; 이하, "CMP"라 함) 공정으로 제거한다. 여기 서, 절연 물질층(111)은 고밀도 플라즈마 산화물(High Density Plasma Oxide)으로 형성할 수 있다.
도 1c를 참조하면, 트렌치 하드 마스크 패턴(105a) 및 스크린 산화막(103)이 순차적으로 제거되고, 반도체 기판(101)의 활성영역이 노출된다. 이에 따라 반도체 기판(101)의 상부로 돌출된 소자분리막(111a)이 형성된다. 이 후, 소자 분리막(111a) 사이의 간격을 넓히기 위해 소자분리막(111a)의 돌출부를 추가로 식각한다.
도 1d를 참조하면, 소자 분리막(111a) 사이의 반도체 기판(101) 상에 터널 절연막(113)을 형성한다.
도 1e를 참조하면, 터널 절연막(113) 형성 후, 터널 절연막(113) 상부 및 소자 분리막(111a) 돌출부 표면에 하부 도전막(115)을 형성한다. 하부 도전막(115)은 언도프트 폴리 실리콘으로 형성된다. 하부 도전막(115)은 150Å이하의 조밀한 그레인 크기의 결정을 가지도록 형성된다. 이를 위하여 하부 도전막(115)은 480℃ 내지 750℃ 온도에서 증착된다. 또한, 하부 도전막(115)은 LP-CVD 방식으로 증착된다. 이 때, SiH4가스가 주입되거나, SiH4가스와 함께 H2 가스, NH3 가스, 및 N2O 가스 중 적어도 어느 하나가 더 주입될 수 있다. 증착시 압력 조건은 0.1torr 내지 500torr이다. SiH4 가스와 NH3 가스가 함께 주입되거나 SiH4 가스와 N2O 가스가 함께 주입되는 경우, 유량은 0.1sccm 내지 200sccm인 것이 바람직하다.
이와 같은 조건에서 하부 도전막(115)의 그레인은 평균 150Å 이하로 성장할 수 있다. 여기서, 그레인의 최소 크기는 각각의 조건에 따라 다양할 수 있으나, 일반적으로 50Å이상이다. 그레인의 형태는 원기둥(columnar) 구조 또는 구와 같은 다결정(polycrystal) 구조로 형성된다. 그레인은 등방적으로 성장하려는 특성이 있어 높이가 50Å내지 150Å로 형성되면, 그 폭도 50Å내지 150Å로 형성된다.
이와 같이 하부 도전막(115)의 그레인이 150Å이하로 조밀하게 형성되면, 후속 공정에서 플로팅 게이트를 패터닝 하더라도 각각의 셀에 포함된 그레인 경계의 분포가 균일화된다.
하부 도전막(115)의 증착 두께는 하부 도전막(115)의 표면 거칠기(Roughness)를 안정화하고, 플로팅 게이트의 전하저장영역을 플로팅 게이트의 하부로 제한하기 위하여 그레인 크기와 동일한 50Å 내지 150Å이하로 형성한다.
후속 공정인 상부 도전막(120)을 증착하기 전 하부 도전막(115)이 외부에 노출되면서 하부 도전막(115)의 표면에는 자연 산화막이 형성된다. 이 자연 산화막은 막질을 저하시키므로 상부 도전막(120)을 증착하기 전 HF식각액을 이용하여 제거한다.
도 1f를 참조하면, 하부 도전막(115) 상에는 상부 도전막(120)이 증착된다. 이 때, 상부 도전막(120)과 하부 도전막(115)의 경계에 매우 얇은 자연 산화막이 형성될 수 있다. 상부 도전막(120) 증착시 형성되는 자연 산화막은 외부에 노출되지 않은 청정한 상태에서 형성되는 것이므로 막질을 저하시키지 않을 뿐 아니라 후속 공정에서의 도펀트가 하부 도전막(115)으로 확산되는 것을 방지할 수 있다.
상부 도전막(120)은 플로팅 게이트와 후속 공정에서 형성될 콘트롤 게이트의 커플링 비를 고려하여 500Å 내지 2000Å의 두께로 형성된다. 이를 위하여 상부 도전막(120)은 480℃ 내지 620℃의 온도, 0.1torr 내지 3torr의 낮은 압력조건에서 LP-CVD방식으로 증착된다. 또한, 상부 도전막(120) 증착시 PH3 가스와 함께 SiH4 또는 Si2H6 중 어느 하나를 주입하여 상부 도전막(120) 상부가 도프트 막(119)이 되도록 한다. 상부 도전막(120)의 하부 즉, 도프트 막(119)의 하부는 언도프트 막(117)이다. 이때, 언도프트 막(117)은 50Å 내지 200Å 두께로 형성한다. 이를 위하여 증착 가스에 포함된 인(P)의 농도는 1.0E19 내지 1.0E21(atoms/cc)로 설정한다. 이에 따라 상부 도전막(120)은 언도프트 막(117)과 도프트 막(119)의 이중 구조로 형성된다. 상부 도전막(120)은 폴리 실리콘으로 형성되므로 언도프트 막(117)은 언도프트 폴리 실리콘막으로 형성되고, 도프트 막(119)은 도프트 폴리 실리콘막으로 형성된다.
도 1g를 참조하면, CMP공정으로 소자 분리막(111a)의 상부가 노출되도록 제1 및 상부 도전막(115, 120)을 제거하여 플로팅 게이트용 도전막을 형성한 후, 후속 공정에서 형성되는 플로팅 게이트(121)의 충전용량을 확보하기 위해 일부 소자 분리막(111a)을 제거한다.
도 1h를 참조하면, 소자 분리막(111a)의 표면 및 하부 및 상부 도전막(115, 120)의 표면에 유전체막과 콘트롤 게이트용 도전막이 순차적으로 적층된다. 이 후, 하드 마스크 패턴을 이용한 식각 공정으로 콘트롤 게이트(125), 유전체막(123) 및 플로팅 게이트(121)가 패터닝된다. 콘트롤 게이트(125)용 도전막은 도프트 폴 리 실리콘, 텅스텐실리사이드(WSi) 및 텅스텐(W) 중 적어도 어느 하나로 형성될 수 있다.
최종적으로 본 발명의 제1 실시 예에 따른 플로팅 게이트(121)는 제1 언도프트 막(115), 제2 언도프트 막(117) 및 도프트 막(119)의 삼중구조로 형성된다. 제조 공정상 특징으로 인하여, 제1 언도프트 막(115)의 결정은 제2 언도프트 막(117) 결정보다 그레인 크기가 더 작게 형성됨과 아울러, 별도의 증착 공정을 통해 형성되므로 격자의 방향성이 다르다. 이에 따라 도펀트 막(119)으로부터의 도펀트는 제2 언도프트 막(117)에서 1차로 차단된다. 또한, 제1 언도프트 막(115)의 결정 격자의 방향성이 제2 언도프트 막(117)과 다르므로 도펀트는 제2 언도프트 막(117)으로 확산되더라도 제1 언도프트 막(115)으로 확산되기 어렵다. 따라서, 본 발명은 도펀트가 터널 절연막(113)으로 확산되는 것을 방지할 수 있다.
또한, 본 발명의 제1 실시 예에 따른 하부 도전막(115)은 제조 공정상의 특징으로 터널 절연막(113) 상에 "凹"자 형태로 형성된다. 상부 도전막(120)은 "凹"자 형태에 마련된 내부 공간에 채워지도록 형성된다.
도 2a 내지 도 2f는 본 발명의 제2 실시 예에 따른 게이트 패턴의 형성방법을 단계적으로 나타내는 단면도들이다.
도 2a를 참조하면, 반도체 기판(201) 상에 터널 절연막(213), 하부 도전막(215), 및 하드 마스크막(205)을 순차적으로 증착한다. 하부 도전막(215)은 언도프트 폴리 실리콘막으로 형성된다. 또한, 하부 도전막(215)은 도 1e에서 상술한 바와 동일한 방법으로 증착되어 50Å 내지 150Å 크기의 그레인을 포함한다. 이와 같이 하부 도전막(215)의 그레인이 150Å이하로 조밀하게 형성되면, 후속 공정에서 플로팅 게이트를 패터닝 하더라도 각각의 셀에 포함된 그레인 경계의 분포가 균일화된다.
도 2b를 참조하면, 포토레지스트 패턴을 이용하여 하드 마스크막(205)을 패터닝 한 후, 트렌치 하드 마스크 패턴(205a)을 형성한다. 트렌치 하드 마스크 패턴(205a)은 트렌치가 형성될 부분의 하부 도전막(215)을 노출시킨다. 노출된 하부 도전막(215), 그 하부의 터널 절연막(213) 및 반도체 기판(201)은 식각되어 소자 분리 영역에 트렌치(209)가 형성된다. 이어서, 트렌치(209)가 완전히 매립되도록 절연 물질층을 형성한 후, 절연 물질층이 소자 분리 영역에만 잔류하도록 트렌치 하드 마스크 패턴(205a) 상부의 절연 물질층을 CMP 공정으로 제거한다. 이에 따라 트렌치(209) 내에 소자 분리막(211a)이 형성된다. 여기서, 절연 물질층은 고밀도 플라즈마 산화물(High Density Plasma Oxide)으로 형성할 수 있다.
도 2c를 참조하면, 트렌치 하드 마스크 패턴(205a)을 제거함으로써 하부 도전막(115)이 노출된다. 이어서 후속 공정인 상부 도전막(220)의 증착 전에 하부 도전막(115)이 외부에 노출되면서 하부 도전막(215)의 표면에는 자연 산화막이 형성된다. 이 자연 산화막은 막질을 저하시키므로 상부 도전막(220)을 증착하기 전 HF식각액을 이용하여 제거한다.
도 2d를 참조하면, 하부 도전막(215)의 상면 및 소자 분리막(211a)의 표면에 상부 도전막(220)을 증착한다. 이 때, 상부 도전막(220)과 하부 도전막(215)의 경계에 매우 얇은 자연 산화막이 형성될 수 있다. 상부 도전막(220) 증착시 형성되 는 자연 산화막은 외부에 노출되지 않은 청정한 상태에서 형성되는 것이므로 막질을 저하시키지 않을 뿐 아니라 후속 공정에서의 도펀트가 하부 도전막(215)으로 확산되는 것을 방지할 수 있다.
상부 도전막(220)은 도 1f에서 상술한 바와 동일한 방법으로 증착되어 언도프트 막(217)과 언도프트 막(217) 상부의 도프트 막(219)의 2중층으로 형성된다.
도 2e를 참조하면, 상부 도전막(220) 형성 후 하드 마스크 패턴을 이용한 식각 공정으로 상부 도전막(220)을 패터닝한다. 이에 따라 상부 도전막(220)은 소자 분리막(211a)을 사이에 두고 분리되어 플로팅 게이트용 도전막이 형성된다.
도 2f를 참조하면, 소자 분리막(211a)의 표면 및 상부 도전막(220)의 표면에는 유전체막과 콘트롤 게이트용 도전막이 순차적으로 적층된다. 이 후, 하드 마스크 패턴을 이용한 식각 공정으로 콘트롤 게이트(225), 유전체막(223), 및 플로팅 게이트(221)가 패터닝된다. 콘트롤 게이트(225)용 도전막은 도프트 폴리 실리콘, 텅스텐 실리사이드(WSi) 및 텅스텐(W) 중 적어도 어느 하나로 형성될 수 있다.
최종적으로 본 발명의 제2 실시예에 따른 플로팅 게이트(221) 또한 제1 실시예에서와 마찬가지로 제1 언도프트 막(215), 제2 언도프트 막(217) 및 도프트 막(219)의 삼중구조로 형성된다. 또한, 제조 공정상 특징으로 인하여, 제1 언도프트 막(215)의 결정은 제2 언도프트 막(217) 결정보다 그레인 크기가 더 작게 형성됨과 아울러, 별도의 증착 공정을 통해 형성되므로 격자의 방향성이 다르다. 이에 따라 도펀트 막(219)으로부터의 도펀트는 제2 언도프트 막(217)에서 1차로 차단된다. 또한, 제1 언도프트 막(215)의 결정 격자의 방향성이 제2 언도프트 막(217)과 다르므로 도펀트는 제2 언도프트 막(217)으로 확산되더라도 제1 언도프트 막(215)으로 확산되기 어렵다. 따라서, 본 발명은 도펀트가 터널 절연막(213)으로 확산되는 것을 방지할 수 있다.
상술한 바와 같이 본 발명의 실시 예에 따른 플로팅 게이트(121, 221)는 제1 언도프트 막(115, 215), 제2 언도프트 막(117, 217) 및 도프트 막(119, 219)의 삼중 구조로 형성된다. 여기서, 제1 언도프트 막(115, 215)은 크기가 150Å이하인 조밀한 그레인들을 포함한다. 이에 따라 터널 절연막(113, 213)과 접하는 플로팅 게이트(121, 221)의 그레인 크기가 매우 조밀하게 된다. 결과적으로 본 발명에 따른 그레인 경계가 각 셀마다 균일하게 분포하므로 각 셀마다 터널 절연막(113, 213)의 표면 상태도 균일하게 된다.
또한, 하부 도전막(115, 215)이 상부 도전막(120, 220)보다 작은 그레인 크기로 형성됨과 아울러 별도로 증착되므로 하부 도전막(115, 215)과 상부 도전막(120, 220)은 다른 방향성을 가진다. 이에 따라 본 발명은 도펀트가 상부 도전막(120, 220)으로 확산되더라도 하부 도전막(115, 215)에 의해 차단되므로 도펀트가 터널 절연막(113, 213)으로 확산되는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 게이트 패턴을 형성하는 방법을 단계적으로 나타낸 단면도들.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 게이트 패턴을 형성하는 방법을 단계적으로 나타낸 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 111a, 121a : 소자 분리막
113, 213 : 터널 절연막 121, 221 : 플로팅 게이트
115, 215 : 제1 언도프트 막(하부 도전막) 117, 217 : 제2 언도프트 막
119, 219: 도프트 막 123, 223 : 유전체 막
125, 225 : 콘트롤 게이트 120, 220 : 상부 도전막

Claims (26)

  1. 반도체 기판 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 하부 도전막 및 상부 도전막을 포함하며, 상기 하부 도전막이 상기 상부 도전막보다 더 치밀한 플로팅 게이트;
    상기 플로팅 게이트 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 콘트롤 게이트를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 하부 도전막은 제1 언도프트(undoped) 폴리 실리콘 막을 포함하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 상부 도전막은 제2 언도프트 폴리 실리콘 막 및 상기 제2 언도프트 폴리 실리콘 막 상에 형성된 도프트(doped) 폴리 실리콘막을 포함하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 하부 도전막은 "凹" 형태로 형성되고,
    상기 상부 도전막은 상기 하부 도전막의 내부에 채워진 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 반도체 기판보다 돌출되게 형성된 소자 분리막을 더 포함하며,
    상기 하부 도전막은 상기 소자 분리막 사이에 형성되는 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 하부 도전막의 두께는 50Å 내지 150Å이고,
    상기 상부 도전막의 두께는 500Å 내지 2000Å인 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 하부 도전막은 원주형 구조 또는 다결정 구조의 그레인을 포함하는 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 그레인의 평균 직경은 50Å 내지 150Å인 반도체 메모리 소자.
  9. 제 6 항에 있어서,
    상기 상부 도전막은 50Å 내지 200Å 두께의 언도프트막과 상기 언도프트막 상의 도프트막을 포함하는 반도체 메모리 소자.
  10. 소자 분리 영역에 상부가 돌출된 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    상기 소자 분리막 사이의 상기 반도체 기판 상에 터널 절연막을 형성하는 단계;
    상기 돌출된 소자 분리막 사이의 상기 터널 절연막 상에 하부 도전막 및 상부 도전막을 포함하며 상기 하부 도전막이 상기 상부 도전막보다 치밀한 플로팅 게이트용 도전막을 형성하는 단계;
    상기 플로팅 게이트용 도전막을 포함한 상기 반도체 기판 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 콘트롤 게이트용 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  11. 반도체 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 하부 도전막을 형성하는 단계;
    상기 하부 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성되는 영역에 소자 분리막을 형성하는 단계;
    상기 하부 도전막을 포함한 상기 반도체 기판 상에 상부 도전막을 형성하는 단계;
    상기 소자 분리막을 사이에 두고 분리되도록 상기 상부 도전막을 패터닝하는 단계;
    상기 상부 도전막을 포함한 상기 반도체 기판 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 콘트롤 게이트용 도전막을 형성하는 단계를 포함하며,
    상기 하부 도전막이 상기 상부 도전막보다 치밀한 구조로 형성되는 반도체 메모리 소자의 제조방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 하부 도전막은 제1 언도프트(undoped) 폴리 실리콘 막을 포함하는 반도체 메모리 소자의 제조방법.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 상부 도전막은 제2 언도프트 폴리 실리콘 막 및 상기 제2 언도프트 폴리 실리콘 막 상에 형성된 도프트(doped) 폴리 실리콘막을 포함하는 반도체 메모리 소자의 제조방법.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 하부 도전막은 50Å 내지 150Å의 두께로 형성되고,
    상기 상부 도전막은 500Å 내지 2000Å 두께로 형성되는 반도체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 하부 도전막은 원주형 구조 또는 다결정 구조의 그레인을 포함하는 반도체 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 그레인의 평균 직경은 50Å 내지 150Å인 반도체 메모리 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 하부 도전막은 480℃ 내지 750℃의 온도에서 형성되는 반도체 메모리 소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 하부 도전막은 0.1torr 내지 500torr 압력에서 LP-CVD 방식으로 형성되는 반도체 메모리 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 LP-CVD 방식에서 주입되는 가스는 SiH4 , SiH4 + H2 , SiH4 + NH3 , 및 SiH4 + N2O 가스 중 적어도 어느 하나를 포함하는 반도체 메모리 소자의 제조방법.
  20. 제 16 항에 있어서,
    상기 하부 도전막은 0.1sccm 내지 200sccm 유량으로 주입되는 가스를 이용하여 LP-CVD 방식으로 형성되는 반도체 메모리 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 LP-CVD 방식에서 주입되는 가스는 SiH4 + NH3 , 및 SiH4 + N2O 가스 중 적어도 어느 하나를 포함하는 반도체 메모리 소자의 제조방법.
  22. 제 14 항에 있어서,
    상기 상부 도전막은 50Å 내지 200Å 두께의 언도프트막과 상기 언도프트막 상의 도프트막으로 구분되는 반도체 메모리 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 상부 도전막은 480℃ 내지 620℃의 온도에서 형성되는 반도체 메모리 소자의 제조방법.
  24. 제 22 항에 있어서,
    상기 상부 도전막은 0.1torr 내지 3torr 압력에서 LP-CVD 방식으로 형성되는 반도체 메모리 소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 LP-CVD 방식에서 주입되는 가스는 SiH4 + PH3, 및 Si2H6 + PH3 가스 중 적어도 어느 하나를 포함하는 반도체 메모리 소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 LP-CVD 방식에서 주입되는 가스 중 인(P)의 농도는 1.0E19 내지 1.0E21 atoms/cc인 반도체 메모리 소자의 제조방법.
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