JP2013541831A - 半導体素子の製造方法 - Google Patents

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Abstract

多層構造を含む半導体素子の製造方法を開示する。本発明の一実施形態による半導体素子の製造方法は，化学気相蒸着装置のチェンバー内部に基板を装着する工程及び前記基板が装着されたチェンバーの内部にシリコン前駆体及び導電性を有するドーパントを注入して前記基板上にドーピングされた非晶質シリコン層を形成する段階及び基板が装着されたチェンバーの内部にシリコン前駆体及び反応ガスを注入して前記基板上にシリコンを含む絶縁層を形成する段階を交互に繰り返し，複数のドーピングされた非晶質シリコン層及び複数の絶縁層が交互に積層された多層構造を形成する工程を含む。

Description

本発明は半導体素子の製造方法に関するものであり，更に詳しくは，多層構造を含む半導体素子の製造方法に関するものである。
最近，半導体産業の発展とユーザの要求に応じて，電子機器は更に高集積化及び高性能化が要求され，それによって，電子機器の核心部品である半導体素子も，高集積化及び高性能化が要求されている。しかし，半導体素子の高集積化のために，微細構造を実現するには難しいところがある。
例えば，微細構造を実現するためには，更に高い解像度を有する半導体製造装置が必要であるが，コストが高すぎて経済性がないか，市場の要求に追いついていないのが現実である。また，半導体素子の微細化が進行されるにつれて，物理的な限界に達している。
本発明の技術的課題は，上述した従来の問題点を解決するためのものであって，高集積化された半導体素子の製造方法を提供することにある。特に，高集積化のために多層構造を有する半導体素子の製造方法を提供することにある。
本発明の更に他の目的は，以下の詳細な説明と添付した図面から，より明確になるはずである。
本発明の一実施形態による半導体素子の製造方法は，
化学気相蒸着装置のチェンバー内部に基板を装着する工程と，
前記基板が装着されたチェンバー内部への，シリコン前駆体及び導電性を有するドーパント(dopant)の注入による，前記基板上への，ドーピングされた非晶質シリコン層の形成と，前記基板が装着されたチェンバー内部への，シリコン前駆体及び反応ガスの注入による，前記基板上への，シリコンを含む絶縁層の形成とを交互に繰り返し，複数の前記ドーピングされた非晶質シリコン層及び複数の前記絶縁層が交互に積層された多層構造を形成する工程と，
を含む。
前記化学気相蒸着装置は，低圧化学気相蒸着装置であってもよい。
前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は，前記基板の温度を一定に維持しながら行われてもよい。
前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は，前記基板の温度を５００℃乃至６５０℃に維持しながら形成されてもよい。
前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は，前記チェンバー内部の圧力を一定に維持しながら行われてもよい。
前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は，前記チェンバー内部の圧力を１０Torr乃至３００Torrに維持しながら行われてもよい。
前記ドーピングされた非晶質シリコン層は，ｐ型の導電性を有するものであってもよい。
前記導電性を有するドーパントはＢ2Ｈ6又はＢＣｌ3ガスであってもよい。
前記シリコンを含む絶縁層は，シリコン酸化膜又はシリコン窒化膜であってもよい。
前記多層構造を形成する工程は，前記多層構造に積層された，複数の前記ドーピングされた非晶質シリコン層が非晶質状態を維持するように形成されてもよい。
前記シリコン前駆体はＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8及びＳｉ4Ｈ10を含むガス群から選択された一つ以上のガスであってもよい。
前記多層構造は，ｎ個の前記ドーピングされた非晶質シリコン層及びｎ−１個の前記絶縁層を含み（但し，ｎは２以上の正の整数），ｎ個の前記ドーピングされた非晶質シリコン層それぞれの間に，１つの前記絶縁層が配置されるように形成されてもよい。
前記多層構造は，ｍ個の前記絶縁層及びｍ−１個の前記ドーピングされた非晶質シリコンを含み（但し，ｍは２以上の正の大きい整数），ｍ個の前記絶縁層それぞれの間に，一つの前記ドーピングされた非晶質シリコンが，配置されるように形成されてもよい。
本発明の一実施形態による半導体素子の製造方法は，積層される高さが増加しても，一定の厚さを有することができる多層構造を形成することができる。特に，積層される高さが増加しても曲げが発生せず，厚さが薄くならない多層構造を形成することができる。
また，多層構造を成す２種以上の層を，同じ処理装置のチェンバー内で，同一温度条件及び圧力条件で形成することができるため，工程時間及び工程コストを減らすことができる。
多層構造を形成して，３次元のメモリセルを含む半導体素子を形成することができ，各メモリセルが積層された高さとは関係なく，有効な特性を有するようにすることができる。よって，同じ工程装置を利用して，更に高集積化された半導体素子を提供することができる。
本発明の第１実施形態による多層構造を含む半導体素子の製造方法を示すフローチャートである。 本発明の第２実施形態による多層構造を含む半導体素子の製造方法を示すフローチャートである。 本発明の第１実施形態の変更による多層構造を含む半導体素子の製造方法を示すフローチャートである。 本発明の第２実施形態の変更による多層構造を含む半導体素子の製造方法を示すフローチャートである。 本発明の実施形態による多層構造を含む半導体素子を製造するための半導体製造装置を示す概略的な断面図である。 本発明の第１実施形態による半導体素子の多層構造を示す断面図である。 本発明の第２実施形態による半導体素子の多層構造を示す断面図である。 本発明の第１実施形態の変更による半導体素子の多層構造を示す断面図である。 本発明の第２実施形態の変更による半導体素子の多層構造を示す断面図である。 本発明の実施例による多層構造の断面を比較試料の断面と比較する透過電子顕微鏡の写真である。 本発明の実施形態による多層構造を含む半導体素子の配列構造及び断面図である。
次に，本発明の実施形態について，添付した図面を参照して詳細に説明する。しかし，本発明の技術的思想による実施形態は様々な他の形に変更されてもよく，本発明の範囲が以下で詳述する実施形態によって限定されると解釈されてはならない。本発明の技術的思想による実施形態は，当業者に本発明をより完全に説明するために提供されるものである。添付した図面において，同じ符号は終始同じ要素を意味する。なお，添付した図面における多様な要素と領域は，概略的に描かれたものである。よって，本発明は添付した図面に描かれた相対的な大きさや間隔によって制限されない。
図１は，本発明の第１実施形態による，多層構造を含む半導体素子の製造方法を示すフローチャートである。
図１を参照すると，化学気層蒸着（Chemical Vapor Deposition;CVD）装置のチェンバー内部に基板を装着する（Ｓ１００）。前記チェンバー内部に装着された基板には，多層構造が形成される（Ｓ２００）。この多層構造を形成するために，非晶質シリコン層を形成する工程（Ｓ２１０）及びシリコンを含む絶縁層を形成する工程（Ｓ２２０）が共に行われてもよい。
前記非晶質シリコン層は，導電性を有するドーピングされた非晶質シリコンで形成されてもよい。前記非晶質シリコン層を形成するために，ソースガスでシリコン系（Silicon-based）ガスをシリコン前駆体として使用してもよい。また，導電性を有するドーピングされた非晶質シリコンで形成される前記非晶質シリコン層を形成するために，導電性を有するドーパントが共に注入してもよい。
前記シリコンを含む絶縁層は，シリコン酸化膜又はシリコン窒化膜で形成されてもよい。シリコン酸化膜又はシリコン窒化膜で形成される前記シリコンを含む絶縁層を形成するために，ソースガスとしてシリコン前駆体と共に酸素又は窒素を含む反応ガスを共に使用してもよい。
非晶質シリコンを形成する工程（Ｓ２１０）及びシリコンを含む絶縁層を形成する工程（Ｓ２２０）は，形成しようとする多層構造の層数を考慮して，繰り返し行われてもよい（Ｓ２３０）。非晶質シリコン層を形成する工程（Ｓ２１０）及びシリコンを含む絶縁層を形成する工程（Ｓ２２０）を繰り返し行う多層構造を形成する工程（Ｓ２００）は，前記非晶質シリコン層が非晶質状態を維持するように行われてもよい。
前記多層構造を形成した後，前記基板は，化学気相蒸着装置の前記チェンバー内部から取り外されてもよい（Ｓ９００）。
よって，前記多層構造は，前記非晶質シリコン層及び前記シリコンを含む絶縁層が交互に積層された構造を有してもよい。
前記化学気相蒸着装置は，低圧化学気相蒸着（Low-Pressure CVD;LPCVD）装置であってもよい。前記多層構造は，低圧化学気相蒸着装置のチェンバー内部で，前記チェンバー内部の圧力を一定に維持しながら形成されてもよい。例えば，前記多層構造は，前記チェンバー内部の圧力を１０Torr乃至３００Torrに維持しながら形成されてもよい。すなわち，前記非晶質シリコン層を形成する工程（Ｓ２１０）及び前記シリコンを含む絶縁層を形成する工程（Ｓ２２０）は，前記チェンバー内部の圧力を一定に維持しながら行われてもよい。
また，前記多層構造は，低圧化学気相蒸着装置のチェンバー内部で前記基板の温度を一定に維持しながら形成されてもよい。例えば，前記多層構造は前記基板の温度を５００℃乃至６５０℃に維持しながら形成されてもよい。即ち，前記非晶質シリコン層を形成する工程（Ｓ２１０）及び前記シリコンを含む絶縁層を形成する工程（Ｓ２２０）は，前記基板の温度を一定に維持しながら行われてもよい。
図２は，本発明の第２実施例による，多層構造を含む半導体素子の製造方法を示すフローチャートである。
図２を参照すると，化学気相蒸着装置のチェンバー内部に基板を装着する（Ｓ１０２）。前記チェンバー内部に装着された基板には，多層構造が形成され（Ｓ２０２），シリコンを含む絶縁層を形成する工程（Ｓ２１２）及び多層構造を形成するために，非晶質シリコン層を形成する工程（Ｓ２２２）が共に行われてもよい。
シリコンを含む絶縁層を形成する工程（Ｓ２１２）及び多層構造を形成するために非晶質シリコン層を形成する工程（Ｓ２２２）は，形成しようとする多層構造の層数を考慮して繰り返し行われてもよい（Ｓ２３２）。前記多層構造を形成した後，前記基板は化学気相蒸着装置の前記チェンバー内部から取り外されてもよい（Ｓ９０２）。
よって，前記多層構造は，シリコンを含む絶縁層及び前記非晶質シリコン層が交互に積層された構造を有してもよい。
すなわち，図２に示す発明の第２実施形態による半導体素子は，シリコンを含む絶縁層と非晶質シリコン層が交互に積層された構造を含むが，図１に示す本発明の第１実施形態による半導体素子は，これとは逆に非晶質シリコン層とシリコンを含む絶縁層が交互に積層された多層構造を含む。
前記化学気相蒸着装置は，低圧化学気相蒸着装置であってもよい。前記シリコンを含む絶縁層を形成する工程（Ｓ２１２）及び前記非晶質シリコン層を形成する工程（Ｓ２２２）は，前記チェンバー内部の圧力を一定に維持しながら行われてもよい。
また，前記シリコンを含む絶縁層を形成する工程（Ｓ２１２）及び前記非晶質シリコン層を形成する工程（Ｓ２２２）は，前記基板の温度を一定に維持しながら行われてもよい。
図３は，本発明の第１実施形態の変更による，多層構造を含む半導体素子の製造方法を示すフローチャートである。
図３を参照すると，化学気相蒸着装置のチェンバー内部に基板を装着する（Ｓ１０４）。前記チェンバー内部に装着された基板には多層構造が形成され（Ｓ２０４），多層構造を形成するために，非晶質シリコン層を形成する工程（Ｓ２１４）及びシリコンを含む絶縁層を形成する工程（Ｓ２２４）が繰り返し行われた後（Ｓ２３４），さらに非晶質シリコン層を形成する工程（Ｓ２４４）が行われてもよい。前記多層構造を形成した後，前記基板は，化学気相蒸着装置の前記チェンバー内部から取り外されてもよい（Ｓ９０４）。
よって，前記多層構造は，前記非晶質シリコン層の間に前記シリコンを含む絶縁層が配置されるように積層された構造を有してもよい。
前記化学気相蒸着装置は，低圧化学気相蒸着装置であってもよい。前記非晶質シリコン層を形成する工程（Ｓ２１４），前記シリコンを含む絶縁層を形成する工程（Ｓ２２４）及び前記非晶質シリコン層を追加的に形成する工程（Ｓ２４４）は，前記チェンバー内部の圧力を一定に維持しながら行われてもよい。
また，前記非晶質シリコン層を形成する工程（Ｓ２１４），前記シリコンを含む絶縁層を形成する工程（Ｓ２２４）及び前記非晶質シリコン層を追加的に形成する工程（Ｓ２４４）は，前記基板の温度を一定に維持しながら行われてもよい。
図４は，本発明の第２実施形態の変更による，多層構造を含む半導体素子を製造方法を示すフローチャートである。
図４を参照すると，化学気相蒸着装置のチェンバー内部に基板を装着する（Ｓ１０６）。前記チェンバー内部に装着された基板には多層構造が形成され（Ｓ２０６），多層構造を形成するために，シリコンを含む絶縁層を形成する工程（Ｓ２１６）及び非晶質シリコン層を形成する工程（Ｓ２２６）が繰り返し行われた後（Ｓ２３６），さらにシリコンを含む絶縁層を形成する工程（Ｓ２４６）が行われてもよい。前記多層構造を形成した後，前記基板は，化学気相蒸着装置の前記チェンバー内部から取り外されてもよい（Ｓ９０６）。
よって，前記多層構造は，前記シリコンを含む絶縁層の間に前記非晶質シリコン層が配置されるように積層された構造を有してもよい。
前記化学気相蒸着装置は，低圧化学気相蒸着装置であってもよい。前記シリコンを含む絶縁層を形成する工程（Ｓ２１６），前記非晶質シリコン層を形成する工程（Ｓ２２６），シリコンを含む絶縁層を追加的に形成する工程（Ｓ２４６）は，前記チェンバー内部の圧力を一定に維持しながら行われてもよい。
また，前記シリコンを含む絶縁層を形成する工程（Ｓ２１６），前記非晶質シリコン層を形成する工程（Ｓ２２６）及び前記シリコンを含む絶縁層を追加的に形成する工程（Ｓ２４６）は，前記基板の温度を一定に維持しながら行われてもよい。
図５は，本発明の実施形態による，多層構造を含む半導体素子を製造するための半導体製造装置を示す概略的な断面図である。
図５を参照すると，半導体製造装置１０のチェンバー１１内に，反応ガスが導入されるための導入部１２が形成される。導入部１２によって導入された反応ガスは，シャワーヘッド１３を介してチェンバー１１の内部に噴射されてもよい。
蒸着の対象となる基板１００がチャック１４上に置かれるようになるが，このようなチャック１４は，チャック支持台１６によって支持される。チャック１４は，必要な場合，基板１００に熱を加えて，基板１００が所定の温度を有するようにしてもよい。このような装置によって蒸着が行われた後，前記反応ガスは排出部１７によって排出される。
半導体製造装置１０内において，図１乃至図４で前述した多層構造が形成され得る。すなわち，半導体製造装置１０によってチェンバー１１内に基板１００が装着された状態で，前記非晶質シリコン層を形成する工程Ｓ２１０，Ｓ２２２，Ｓ２１４，Ｓ２４４，Ｓ２２６及びシリコンを含む絶縁層を形成する工程Ｓ２２０，Ｓ２１２，Ｓ２２４，Ｓ２１６，Ｓ２４６が共に行われてもよい。
この際，チェンバー１１内の圧力は，一定に維持されてもよい。また，基板１００の温度が一定に維持されるように，チャック１４によって熱が加えられてもよい。
図６は，本発明の第１実施形態による，半導体素子の多層構造を示す断面図である。詳しくは，図６は図１で示した本発明の第１実施形態による多層構造を含む半導体素子の製造方法により形成した多層構造である。
図６を参照すると，基板１００上に多層構造２００が形成され得る。多層構造２００は非晶質シリコン層２２０とシリコンを含む絶縁層２４０が交互に積層された構造であってもよい。すなわち，多層構造２００は，同じ個数の非晶質シリコン層２２０と，シリコンを含む絶縁層２４０とが交互に積層された構造であってもよい。
基板は，例えば，シリコン又は化合物半導体ウェハのような半導体基板を含んでもよい。又は，基板１００はガラス，金属，セラミック，石英のような半導体とは異なる他の基板物質が含まれてもよい。
非晶質シリコン層２２０を形成するために，シリコン系ガスであるシリコン前駆体をソースガスとして使用してもよい。前記シリコン系ガスはＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8又はＳｉ4Ｈ10を含んでもよい。
非晶質シリコン層２２０は，導電性を有するドーピングされた非晶質シリコンで形成されてもよい。前記導電性を有するドーピングされた非晶質シリコンを形成するために，導電性を有するドーパントを共に注入してもよい。前記導電性はｐ型であってもよい。また，前記導電性を有するドーパントはＢ2Ｈ6又はＢＣｌ3ガスであってもよい。
シリコンを含む絶縁層２４０は，例えば，シリコン酸化膜又はシリコン窒化膜で形成されてもよい。シリコンを含む絶縁層２４０を形成するために，シリコン前駆体及び酸素又は窒素を含む反応ガスを共に使用してもよい。前記反応ガスは，例えば，Ｎ2Ｏガスであってもよい。
図７は，本発明の第２実施形態による，半導体素子の多層構造を示す断面図である。詳しくは，図７は，図２で示した本発明の第２実施形態による，多層構造を含む半導体素子の製造方法により形成した多層構造である。
図７を参照すると，基板１００上に多層構造２０２が形成され得る。多層構造２０２は，シリコンを含む絶縁層２４０と非晶質シリコン層２２０とが交互に積層された構造であってもよい。すなわち，多層構造２０２は，同じ個数のシリコンを含む絶縁層２４０と，非晶質シリコン層２２０とが交互に積層された構造であってもよい。
図８は，本発明の第１実施形態の変更による，半導体素子の多層構造を示す断面図である。詳しくは，図８は，図３で示した本発明の第１実施形態の変更による，多層構造を含む半導体素子の製造方法により形成した多層構造である。
図８を参照すると，基板１００上に多層構造２０４が形成され得る。多層構造２０４は，複数の非晶質シリコン層２２０それぞれの間に，シリコンを含む絶縁層２４０が配置されるように積層された構造であってもよい。
すなわち，多層構造２０４はｎ個の非晶質シリコン層２２０及びｎ−１個のシリコンを含む絶縁層２４０を含み，ｎ個の非晶質シリコン層２２０それぞれの間に，１つのシリコンを含む絶縁層２４０が配置されるように積層された構造であってもよい（但し，ｎは２以上の正の整数）。
図９は，本発明の第２実施形態の変更による，半導体素子の多層構造を示す断面図である。詳しくは，図９は，図４で示した本発明の第２実施形態の変更による，多層構造を含む半導体素子の製造方法により形成した多層構造である。
図９を参照すると，基板１００上に多層構造２０６が形成され得る。多層構造２０６は，複数のシリコンを含む絶縁層２４０それぞれの間に，非晶質シリコン層２２０が配置されるように積層された構造であってもよい。
即ち，多層構造２０６は，ｍ個のシリコンを含む絶縁層２４０及びｍ−１個の非晶質シリコン層２２０を含み，ｍ個のシリコン層を含む絶縁層２４０それぞれの間に，１つの非晶質シリコン層２２０が配置されるように積層された構造であってもよい（但し，ｍは２以上の正の整数）。
図６乃至図９より，本発明の実施例による多層構造２００，２０２，２０４，２０６を開示した。しかし，本発明はこれに限られない。
開示した本発明の実施例による多層構造２００，２０２，２０４，２０６は，２種の薄膜が交互に積層されるが，本発明の技術的思想の範囲内で３種又はそれ以上の薄膜が積層されることも可能である。
例えば，非晶質シリコン層，シリコン酸化層及びシリコン窒化層の３種の層が交互に積層されるか，非晶質シリコン層の間にシリコン酸化層とシリコン窒化層が交互に配置されるように積層することも可能である。
又は，ｎ型の非晶質シリコン層，ｐ型の非晶質シリコン層とシリコン絶縁層の３種の層が交互に配置されるか，ｎ型の非晶質シリコン層，ｐ型の非晶質シリコン層，シリコン酸化層及びシリコン窒化層の４種の層が交互に又は必要に応じて配置されるように積層することも可能である。
図１０は，本発明の実施例による多層構造の断面（試料１）を，比較試料の断面（試料２）と比較する透過電子顕微鏡の写真である。
図１０を参照すると，本発明の実施例による多層構造（試料１）及び比較試料（試料２）の断面を，透過電子顕微鏡（Transmission Electron Microscope;TEM）写真で比較して見ることができる。
詳しくは，本発明の実施例による多層構造（試料１）は，ｐ型にドーピングされた非晶質シリコン層Ｓ１と，シリコン酸化層１１とが交互に積層された多層構造を有する。また，比較試料（試料２）は，ポリシリコン層Ｓ２とシリコン酸化層Ｉ２とが交互に積層された多層構造を有する。
本発明の実施例による多層構造（試料１）は，非晶質シリコン層Ｓ１とシリコン酸化層Ｉ１が一定の厚さを有するように形成されてもよい。特に，シリコン酸化層Ｉ１は，積層された高さとは関係なく一定の厚さを有するように形成されてもよい。
ここで，一定の厚さを有するように形成するということは，非晶質シリコン層Ｓ１又はシリコン酸化層Ｉ１が，それぞれ同じ厚さを有するという意味に限らない。すなわち，非晶質シリコン層Ｓ１又はシリコン酸化層Ｉ１が一定の厚さを有するように形成されるということは，同じ工程条件（例えば，チェンバー内部の圧力，基板の温度，ソースガス又は反応ガスの流量）下で工程時間が同じ場合に，殆ど同じ厚さを有するように形成されるということを意味する。
もちろん，工程時間に正比例して，非晶質シリコン層Ｓ１又はシリコン酸化層Ｉ１の厚さが増加することはないが，工程時間が経過するにつれて，非晶質シリコン層Ｓ１又はシリコン酸化層Ｉ１の厚さが徐々に増加し得る。よって，そのような点を考慮して，非晶質シリコン層Ｓ１又はシリコン酸化層Ｉ１が成す多層構造の個々の層の厚さは，必要に応じて異なるように形成されてもよい。
しかし，比較試料（試料２）は，ポリシリコン層Ｓ２とシリコン酸化層Ｉ２が一定の厚さを有していないことが分かる。特に，シリコン酸化層Ｉ２は，積層された高さが上がるほど次第に薄くなり得る。
比較試料（試料２）において，シリコン酸化層Ｉ２が，積層された高さが上がるほど次第に薄くなる現象は，ポリシリコン層Ｓ２の結晶化によって積層される層が増加するほど，膜によるストレスが累積されるため発生し得る。
図５を共に参照すると，積層される層が増加すると，膜によるストレスのため基板１０に曲げが発生し，基板１０がチャック１４と接触する面積が減少し得る。よって，基板１０に十分な熱が加えられなくなり，基板１０上に形成される個別の層の厚さが減少するようになる。特に，基板１０に曲げが更に増加すると，基板１０上に形成される個々の層は，工程時間を増加させても望みの厚さを形成することが難しくなる可能性がある。
すなわち，比較試料（試料２）は，膜に累積されるストレスにより，多層構造を成す各層の厚さが薄くなり，また，基板１の多層構造に曲げ現象が発生し得る。
しかし，本発明の実施例による多層構造（試料１）は，多層構造に含まれるシリコン層Ｓ１が非晶質であるため，シリコン層Ｓ１の結晶化によるストレスが発生しない。よって，積層される層が増加しても，シリコン酸化層Ｉ１が薄くなる減少が発生せず，基板１及び多層構造に曲げ現象が発生しないようにすることができる。
よって，本発明の実施例による多層構造（試料１）は，多層構造を成す非晶質シリコン層Ｓ１が，非晶質状態を維持するように形成されてもよい。そのため，本発明の実施例による多層構造（試料１）は，基板１００の温度を上述したように５００℃乃至６５０℃の相対的に低温で一定に維持しながら形成されてもよい。又は，本発明の実施例による多層構造（試料１）は，基板１００の温度を５７０℃以下の温度で一定に維持しながら形成されてもよい。
また，本発明の実施例による多層構造（試料１）は，上述したように低圧化学気相蒸着装置において，チェンバー１１内部の圧力を一定に維持しながら形成されてもよい。この場合，プラズマ化学気相蒸着装置を利用した場合に発生し得る，シリコン層の表面粗さ（roughness）特性及びシリコンを含む絶縁層のＩ−Ｖ特性の低下を防止することができる。
図１１は，本発明の実施形態による，多層構造を含む半導体素子の配列構造及び断面図である。
図１１を参照すると，本発明の実施形態による半導体素子１０００は，シリコン層１２２０及びシリコン絶縁層１２４０を交互に積層させて，複数のＮＡＮＤフラッシュセル（Flash Cell）と上／下部選択トランジスタ（Upper／Lower Selecting Transistor；UST/LST）を成す，非揮発性メモリ素子であってもよい。
シリコン層１２２０及びシリコン絶縁層１２４０は，それぞれ図６乃至図９で示した非晶質シリコン層２２０及びシリコン層を含む絶縁層２４０であるか，それぞれを熱処理したものであってもよい。
シリコン層１２２０は，例えば，導電性を有するドーピングされたシリコン層であってもよい。シリコン層１２２０は，ドーピングされた非晶質シリコン層又はドーピングされたポリシリコン層であってもよい。シリコン層１２２０がドーピングされたポリシリコン層である場合，シリコン層１２２０は，多層構造が全て形成されるまで非晶質状態で形成され，その後別途の熱処理を介して一体に多結晶状態に変化させてもよい。
シリコン層１２２０は，例えば，ｐ型のドーピングされたシリコン層であってもよい。半導体素子１０００がＮＡＮＤフラッシュセルを含む非揮発性メモリ素子である場合，プログラム／消去特性を向上させるために，シリコン層１２２０は，ｐ型の導電性を有するように形成してもよい。シリコン層１２２０がｐ型の導電性を有する場合，ｎ型の導電性を有する場合に比べ，仕事関数（work function）が相対的に高いため，プログラム／消去特性を向上させることができる。
半導体素子１０００を形成するために，基板１１００上にシリコン層１２２０とシリコン絶縁層１２４０が交互に積層される多層構造を形成する。前記多層構造を貫通して，基板１１００を露出させる貫通ホール（図示せず）を形成した後，前記貫通ホールの表面に電荷貯蔵層１３００を形成し，前記貫通ホールを埋めるように半導体柱１４００を形成する。電荷貯蔵層１３００は，トンネリング酸化膜，電荷トラップ層及びブロッキング絶縁層を含んでもよい。次に，半導体柱１４００と電気的に連結される配線層１５００を形成する。配線層１５００は，半導体素子１０００のビットライン配線であってもよい。
シリコン層１２２０のうち最上部及び最下部に位置する層は，それぞれ上／下部選択トランジスタのゲート電極であってもよい。シリコン層１２２０のうち，最上部及び最下部に位置する層を除いた中間にある層は，それぞれＮＡＮＤフラッシュセルのゲート電極であってもよい。
よって，半導体素子１０００が，より多くのＮＡＮＤフラッシュセルを含むために，シリコン層１２２０とシリコン絶縁層１２４０がそれぞれ交互に積層される回数を更に増加させれば，基板１１００に対して垂直方向により多くのＮＡＮＤフラッシュセルが積層されるようにすることができる。
各ＮＡＮＤフラッシュセルが，それぞれ有効にデータをプログラムするか，消去する特性を有するためには，シリコン層１２２０とシリコン絶縁層１２４０とが，基板１１００から垂直方向に積層高さとは関係なく，一定の厚さ，特に所望の厚さを有するように形成しなければならない。
本発明の実施形態による多層構造２００，２０２，２０４，２０６を形成すると，半導体素子１０００が，更に多くのＮＡＮＤフラッシュセルを含み，有効な特性を有するようにすることができる。これにより，３次元のＮＡＮＤフラッシュセルを含む半導体素子１０００を形成することができる。
本発明を，好ましい実施形態及び実施例を通じて詳細に説明したが，これとは異なる形の実施形態及び実施例も可能である。よって，以下に記載された請求項の技術的思想と範囲は，好ましい実施形態及び実施例に限らない。
本発明は，蒸着工程のような多様な形の半導体製造工程に応用され得る。

Claims (13)

  1. 化学気相蒸着装置のチェンバー内部に基板を装着する工程と，
    前記基板が装着されたチェンバー内部への，シリコン前駆体及び導電性を有するドーパントの注入による，前記基板上への，ドーピングされた非晶質シリコン層の形成と，前記基板が装着されたチェンバー内部への，シリコン前駆体及び反応ガスの注入による，前記基板上への，シリコンを含む絶縁層の形成とを交互に繰り返し，複数の前記ドーピングされた非晶質シリコン層及び複数の前記絶縁層が交互に積層された多層構造を形成する工程と，
    を含む半導体素子の製造方法。
  2. 前記化学気相蒸着装置は，低圧化学気相蒸着装置であることを特徴とする請求項１記載の半導体素子の製造方法。
  3. 前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は，前記基板の温度を一定に維持しながら行われることを特徴とする請求項１記載の半導体素子の製造方法。
  4. 前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は，前記基板の温度を５００℃乃至６５０℃に維持しながら行われることを特徴とする請求項３記載の半導体素子の製造方法。
  5. 前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は，前記チェンバー内部の圧力を一定に維持しながら行われることを特徴とする請求項１記載の半導体素子の製造方法。
  6. 前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は，前記チェンバー内部の圧力を１０Torr乃至３００Torrに維持しながら行われることを特徴とする請求項５記載の半導体素子の製造方法。
  7. 前記ドーピングされた非晶質シリコン層は，ｐ型の導電性を有することを特徴とする請求項１記載の半導体素子の製造方法。
  8. 前記導電性を有するドーパントは，Ｂ２Ｈ６又はＢＣｌ３ガスであることを特徴とする請求項７記載の半導体素子の製造方法。
  9. 前記シリコンを含む絶縁層は，シリコン酸化膜又はシリコン窒化膜であることを特徴とする請求項１記載の半導体素子の製造方法。
  10. 前記多層構造を形成する工程は，
    前記多層構造に積層された，複数の前記ドーピングされた非晶質シリコンが，非晶質状態を維持するように行われることを特徴とする請求項１記載の半導体素子の製造方法。
  11. 前記シリコン前駆体は，ＳｉＨ４，Ｓｉ２Ｈ６，Ｓｉ３Ｈ８及びＳｉ４Ｈ１０を含むガス群から選択された一つ以上のガスであることを特徴とする請求項１記載の半導体素子の製造方法。
  12. 前記多層構造は，
    ｎ個の前記ドーピングされた非晶質シリコン層及びｎ−１個の前記絶縁層を含み（但し，ｎは２以上の正の整数），
    ｎ個の前記ドーピングされた非晶質シリコン層それぞれの間に，１つの前記絶縁層が配置されるように形成されることを特徴とする請求項１記載の半導体素子の製造方法。
  13. 前記多層構造は，
    ｍ個の前記絶縁層及びｍ−１個の前記ドーピングされた非晶質シリコン層を含み（但し，ｍは２以上の正の整数），
    ｍ個の前記絶縁層それぞれの間に，１つの前記ドーピングされた非晶質シリコン層が配置されるように形成されることを特徴とする請求項１記載の半導体素子の製造方法。
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