JP7007407B2 - 複数の堆積した半導体層のスタックを形成する方法 - Google Patents

複数の堆積した半導体層のスタックを形成する方法 Download PDF

Info

Publication number
JP7007407B2
JP7007407B2 JP2019572665A JP2019572665A JP7007407B2 JP 7007407 B2 JP7007407 B2 JP 7007407B2 JP 2019572665 A JP2019572665 A JP 2019572665A JP 2019572665 A JP2019572665 A JP 2019572665A JP 7007407 B2 JP7007407 B2 JP 7007407B2
Authority
JP
Japan
Prior art keywords
layer
silicon
substrate
stress
deposited
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019572665A
Other languages
English (en)
Other versions
JP2020526920A (ja
Inventor
リーイェン ミャオ,
チェンツァウ イン,
シンハイ ハン,
ロン リン,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2020526920A publication Critical patent/JP2020526920A/ja
Application granted granted Critical
Publication of JP7007407B2 publication Critical patent/JP7007407B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34Nitrides
    • C23C16/345Silicon nitride
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24Deposition of silicon only
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/401Oxides containing silicon
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/448Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials
    • C23C16/452Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials by activating reactive gas streams before their introduction into the reaction chamber, e.g. by ionisation or addition of reactive species
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45563Gas nozzles
    • C23C16/45565Shower nozzles
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C23C16/509Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges using internal electrodes
    • C23C16/5096Flat-bed apparatus
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52Controlling or regulating the coating process
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/54Apparatus specially adapted for continuous coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32091Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32137Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155Frequency modulation
    • H01J37/32165Plural frequencies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32357Generation remote from the workpiece, e.g. down-stream
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • H01J37/32449Gas control, e.g. control of the gas flow
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32715Workpiece holder
    • H01J37/32724Temperature
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32733Means for moving the material to be treated
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/0245Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10Deposition of organic active material
    • H10K71/16Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering
    • H10K71/164Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering using vacuum deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67109Apparatus for thermal treatment mainly by convection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/67742Mechanical parts of transfer devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67763Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations the wafers being stored in a carrier, involving loading and unloading
    • H01L21/67766Mechanical parts of transfer devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Recrystallisation Techniques (AREA)

Description

関連出願の相互参照
[0001] 本出願は、2017年7月6日に出願された、「METHODS OF FORMING A STACK OF MULTIPLE DEPOSITED SEMICONDUCTOR LAYERS」という名称の、Miaoらによる米国特許仮出願第62/529,207号の利益を主張し、あらゆる目的においてその全体が参照によって本明細書に組み込まれる。
[0002] 本技術の実施形態は、堆積技術を含む半導体処理の分野に関する。
[0003] 集積回路は、基板表面上に複雑なパターンの物質層を形成するプロセスによって可能になる。基板上にパターニングされた材料を製造することは、パターニングされる材料を堆積させるための制御された方法を必要とする。物理、化学、及びプラズマ堆積技術を使用して、基板上に種々の材料を堆積させる。一般的に、基板表面にわたり、層が均一且つ滑らかに堆積されるべきである。更に、種々の材料は種々の特性を有する。種々の材料の多くの層は、層のスタックや基板自体に種々の効果をもたらし得る。これらの種々の効果は、集積回路及び他の半導体デバイスの性能及び信頼性を変化させ得る。半導体デバイスの寸法が小さくなると、堆積される層は、しばしば、より厳しい均一性と粗さの要件が課される。結果として、高品質のデバイス及び構造を製造するために使用され得る改善されたシステム及び方法が必要である。本技術は、これらの及び他の必要性に対処する。
[0004] 半導体デバイスがより小さくなると、これらのデバイスをパターニングすることがより困難になり得る。より小さい特徴は、画成することが困難になり得る。これは、サイズの縮小、又は性能、信頼性、及び製造スループットに必要なより厳しい許容誤差の結果であり得る。3D NAND、垂直NMOS、及び垂直PMOSなどの構造は、ウエハの大きな部分にわたる種々の半導体材料の薄い層を有し得る。層は、均一であり且つ最小の粗さを有するべきである。以下で説明される方法は、部分的に、種々の材料の層から生じる応力を管理することによって、半導体材料の複数の層向けの改善された堆積プロセスを提供することができる。
[0005] 本技術の実施形態は、半導体層のスタックを形成する方法を含んでよい。該方法は、基板上に第1の酸化ケイ素層を堆積させることを含んでよい。該方法は、第1の酸化ケイ素層上に第1のシリコン層を堆積させることも含んでよい。該方法は、第1のシリコン層上に第1の窒化ケイ素層を堆積させることを含んでよい。該方法は、第1の窒化ケイ素層上に第2のシリコン層を堆積させることを更に含んでよい。更に、該方法は、第1の酸化ケイ素層を有する基板の片側とは反対側の基板の片側上に応力層を堆積させることを含んでよい。工程は、第1の酸化ケイ素層、第1のシリコン層、第1の窒化ケイ素層、及び第2のシリコン層を含む、半導体層のスタックを形成してよい。
[0006] 本技術の実施形態は、半導体層のスタックを形成する方法を含んでよい。該方法は、基板上に第1の酸化ケイ素層を堆積させることを含んでよい。該方法は、第1の酸化ケイ素層上に第1のシリコン層を堆積させることも含んでよい。該方法は、第1のシリコン層上に第1の窒化ケイ素層を堆積させることを更に含んでよい。第1の窒化ケイ素層を堆積させることは、プラズマを通してヘリウム及びシラン又はジシランを含むガスを流して、プラズマ放出物を生成することを含んでよい。プラズマは、RF電力で維持されてよい。第1の窒化ケイ素層を堆積させることは、第1のシリコン層、第1の酸化ケイ素層、又は基板のうちの少なくとも1つの内部の応力を低減させることを含んでよい。更に、該方法は、第1の窒化ケイ素層上に第2のシリコン層を堆積させることを含んでよい。工程は、第1の酸化ケイ素層、第1のシリコン層、第1の窒化ケイ素層、及び第2のシリコン層を含む、半導体層のスタックを形成してよい。
[0007] 実施形態は、半導体基板上の窒化ケイ素層内の応力を管理する方法を含んでよい。該方法は、窒化ケイ素層内の目標応力レベルを決定することを含んでよい。該方法は、目標応力レベルを実現するために、較正曲線を使用してヘリウムの流量とRF電力を決定することを含んでもよい。該方法は、そのRF電力のプラズマを通して、その流量でヘリウムを流し、且つ、シラン又はジシランを流すことを更に含んでよい。更に、該方法は、半導体基板上に窒化ケイ素層を堆積させることを含んでよい。
[0008] 本技術の実施形態による、基板上の半導体層のスタックを示す。 [0009] 本技術の実施形態による、基板上の半導体層のスタックを示す。 [0010] 本技術の実施形態による、基板の裏側上に窒化ケイ素を有する、基板上の半導体層のスタックを示す。 [0011] 本技術の実施形態による、半導体層のスタックを形成する方法を示す。 [0012] 本技術の実施形態による、半導体層のスタックを形成する方法を示す。 [0013] 本技術の実施形態による、半導体基板上の窒化ケイ素層内の応力を管理する方法を示す。 [0014] 本技術の実施形態による、応力とヘリウムの流量のグラフを示す。 [0015] 本技術の実施形態による、応力とRF電力のグラフを示す。 [0016] 本技術の実施形態による、応力とRF電力のグラフを示す。 [0017] 図10A、図10B、及び図10Cは、本技術の実施形態による、半導体層の走査電子顕微鏡(SEM)像を示す。 図10A、図10B、及び図10Cは、本技術の実施形態による、半導体層の走査電子顕微鏡(SEM)像を示す。 図10A、図10B、及び図10Cは、本技術の実施形態による、半導体層の走査電子顕微鏡(SEM)像を示す。 [0018] 図11A、図11B、及び図11Cは、本技術の実施形態による、半導体層のSEM像を示す。 図11A、図11B、及び図11Cは、本技術の実施形態による、半導体層のSEM像を示す。 図11A、図11B、及び図11Cは、本技術の実施形態による、半導体層のSEM像を示す。 [0019] 本技術による、例示的な処理システムの上面図を示す。 [0020] 本技術による、例示的な処理チャンバの概略断面図を示す。 [0021] 本技術の実施形態による、基板処理チャンバの概略断面図を示す。 [0022] 本技術の実施形態による、例示的な基板処理システムの上面図を示す。
[0023] 酸化ケイ素、ポリシリコン(又はドープされた若しくはドープされていないアモルファスシリコン)、窒化ケイ素、及びポリシリコン(又はアモルファスシリコン)のスタックは、OPNPスタックと呼ばれる。これらのOPNPスタックは、3D NAND、垂直NMOS、垂直PMOS、及び他の半導体デバイス向けに使用されてよい。図1は、OPNPスタックの一実施例を示している。このスタックは、シリコンウエハを含む半導体ウエハであり得る基板102を含んでよい。酸化ケイ素層104が、基板102の上端上にある。酸化ケイ素層104の上端上には、ポリシリコン又はアモルファスシリコン層106がある。ポリシリコン又はアモルファスシリコン106の上端上には、窒化ケイ素層108がある。窒化ケイ素層108の上端上には、更なるポリシリコン又はアモルファスシリコン層110がある。
[0024] OPNPスタックは、繰り返されてよい。例えば、図2は、2つのOPNPスタックを示している。図2の層は以下の通りである。すなわち、基板202、酸化ケイ素204、ポリシリコン又はアモルファスシリコン層206、窒化ケイ素208、ポリシリコン又はアモルファスシリコン層210、酸化ケイ素212、ポリシリコン又はアモルファスシリコン層214、窒化ケイ素216、及びポリシリコン又はアモルファスシリコン層218である。図2は、2つのスタックを示しているが、3つ以上のOPNPスタックが使用されてよい。
[0025] OPNPスタック内のこれらの種々の層は、ウエハ上に応力をもたらす。問題は、複数のOPNPスタックで悪化する。これらの応力及び他の要因の結果として、従来技術は、ウエハ反り(wafer bow)をもたらす。ウエハ反りは、増大した不均一性及び表面粗さをもたらし得る。増大した不均一性及び表面粗さは、低減されたデバイス性能及び信頼性をもたらし得る。
[0026] 本技術の実施形態は、ウエハ内の応力を管理することによって、ウエハ反り、応力、均一性、及び粗さを改善する。ある実施形態は、低圧化学気相堆積(LPCVD)で層を堆積させることを含む。他の実施形態は、プラズマ化学気相堆積(PECVD)で層を堆積させることを含む。
I.LPCVD
A.概説
[0027] 低圧化学気相堆積(LPCVD)は、図1及び図2で示されたものと類似した、OPNPスタック向けに層を堆積させるために使用されてよい。酸化ケイ素及びシリコン(ポリシリコンであってもアモルファスシリコンであっても)の層は、圧縮された層であってよい。窒化ケイ素は、引張層(tensile layer)であってよい。圧縮応力と引張応力は、相殺することなしに引張力をもたらすことがある。結果として、基板又はウエハは反ることがある。応力を補償するために、LPCVDを使用して応力層を堆積させることができる。応力層は、ウエハの裏側上に窒化ケイ素層又は他の引張膜を含み、図3で示されているスタックをもたらす。他の引張膜は、SACVD酸化物及びLPCVD SiONを含んでよい。図3は、酸化ケイ素層304、ポリシリコン又はアモルファスシリコン層306、窒化ケイ素層308、及びポリシリコン又はアモルファスシリコン層310のOPNPスタックを有する基板302を有する。基板302の底部上には、応力層312がある。
B.方法
[0028] 図4で示されているように、本技術の実施形態は、半導体層のスタックを形成する方法400を含んでよい。方法400は、基板上に第1の酸化ケイ素層を堆積させることを含んでよい(ブロック402)。基板は、シリコンウエハを含む半導体ウエハであってよい。他の実施形態では、基板は、ウエハ及びウエハ上の更なる層を含んでよい。
[0029] 第1の酸化ケイ素層は、基板の上端上に堆積されてよい。酸化ケイ素層は、二酸化ケイ素を含んでよい。「上端」は、基板の表側上に堆積されている層を指し、図面における層の配向を説明する助けとなるが、基板が上下逆に回されることもあるので、当業者は、「上端」が地球の中心から離れることを必ずしも意味しないことを理解するだろう。実施形態では、第1の酸化ケイ素層が、100から200オングストローム、200から300オングストローム、300から400オングストローム、又は400オングストロームを超える厚さに堆積されてよい。例えば、酸化ケイ素層は、300オングストロームの厚さに堆積されてよい。第1の酸化ケイ素層は、基板と接触していてよい。第1の酸化ケイ素層は、低圧化学気相堆積(LPCVD)によって堆積されてよい。スタック内の全ての層は、LPCVDによって堆積されてよく、PECVDを含む他の堆積プロセスを除外してよい。
[0030] 方法400は、第1の酸化ケイ素層上に第1のシリコン層を堆積させることも含んでよい(ブロック404)。第1のシリコン層は、第1の酸化ケイ素層と接触していてよい。第1のシリコン層は、LPCVDによって堆積されてよい。第1のシリコン層は、ポリシリコン又はアモルファスシリコンを含んでよい。第1のシリコン層は、ドープされていてよく又はドープされていなくてよい。ドーピングは、PH、B、又はAsHを含む、ドーパントガスを追加することによって、LPCVDによる堆積でインシトゥで実行されてよい。実施形態では、第1のシリコン層が、100から200オングストローム、200から300オングストローム、300から400オングストローム、又は400オングストロームを超える厚さに堆積されてよい。例えば、第1のシリコン層は、300オングストロームの厚さに堆積されてよい。
[0031] 方法400は、第1のシリコン層上に第1の窒化ケイ素層を堆積させることを含んでよい(ブロック406)。第1の窒化ケイ素は、引張層であってよく、引張応力を生成してよい。第1の窒化ケイ素層は、引張応力を低減させるために、低いアンモニアの流量で堆積されてよい。例えば、アンモニアの流量は、引張応力を半分まで低減させるために、約5,500sccmから700sccmまで低減されてよい。他の実施例では、アンモニアの流れが、500から600sccm、600から700sccm、700から800sccm、800から900sccm、又は900から1,000sccmの範囲まで低減されてよい。酸化ケイ素層及びシリコン層は、圧縮層であってよい。実施形態では、第1の窒化ケイ素層が、200から300オングストローム、300から400オングストローム、400から500オングストローム、500から600オングストローム、又は600オングストロームを超える厚さに堆積されてよい。例えば、第1の窒化ケイ素層は、500オングストロームの厚さに堆積されてよい。
[0032] 方法400は、第1の窒化ケイ素層上に第2のシリコン層を堆積させることを更に含んでよい(ブロック408)。第2のシリコン層は、第1の窒化ケイ素層と接触していてよい。第2のシリコン層は、LPCVDによって堆積されてよい。第2のシリコン層は、第1のシリコン層向けに説明された任意の材料及び厚さであってよい。第2のシリコン層は、第1のシリコン層と同じであってよく又は異なっていてよい。
[0033] 更に、方法400は、第1の酸化ケイ素層を有する基板の片側とは反対側の基板の片側上に応力層を堆積させることを含んでよい(ブロック410)。言い換えると、第1の酸化ケイ素層が基板の表側上に堆積されたときに、応力層は、基板の裏側上に堆積されてよい。応力層は、第2の窒化ケイ素層又は別の引張層であってよい。ある実施形態では、応力層が圧縮層であってよいが、方法は、引張層又は圧縮層のうちの何れかを除外してよい。基板の裏側上に応力層を堆積させるために、基板は、従来の工程と比較して上下逆でチャンバ内で処理されてよい。ある実施形態では、基板が、裏側堆積向けの専用チャンバ又は処理ツール内で処理されてよい。応力層は、基板と接触していてよい。応力層は、LPCVDによって堆積されてよい。応力層は、第1の窒化ケイ素層向けに説明された任意の厚さに堆積されてよい。応力層は、第1の窒化ケイ素層と同じ又は異なる厚さを有してよい。基板の裏側上に応力層を堆積させることによって、基板の表側上の層によって生成されたウエハ反りに反作用することができる。例えば、基板の表側上の層は、引張応力を生成してよい。応力層も引張であってよいが、裏側に堆積されたときに、基板を引っ張って、表側層によって生成された応力を低減させることができる。
[0034] 応力層を堆積させることは、基板が閾値を超える反りによって特徴付けられた後であってよい。ウエハ反りは、クランプされていないウエハの中央表面(median surface)の中心点から基準面までの偏差であってよい。閾値は、+/-50μmから+/-100μm、+/-100μmから+/-150μm、+/-150μmから+/-200μm、又は+/-200μmより上であってよい。例えば、閾値は、100μmであってよい。応力層を堆積させた後で、基板は、閾値を超えない反りによって特徴付けられてよい。ある実施形態では、ウエハ反りが、応力層を堆積させる前の反りと比較して、100%だけ、90%だけ、80%だけ、70%だけ、60%だけ、又は50%だけ低減されてよい。他の実施形態では、応力層を堆積させることによって、応力層が堆積される前と比較して、反対方向の基板内への反りをもたらすことができる。
[0035] 応力層を堆積させることは、堆積の均一性又は他の特性に悪影響を与え得るウエハ反りの閾値に基づき得るので、応力層を堆積させることは、層のうちの何れか1つが堆積された後に行われてよい。応力層を堆積させるための種々の可能性は、図4において破線で示されている。例えば、応力層として第2の窒化ケイ素層を堆積させることは、第1の酸化ケイ素層を堆積させた後且つ第1の窒化ケイ素層を堆積させる前であってよい。この実施形態で見られる際に、「第1の」及び「第2の」は、層を区別するために使用されてよく、堆積の順序を示すために使用されなくてもよい。しかし、ある実施形態では、「第1の」及び「第2の」は、堆積の順序を示してよい。例えば、応力層を堆積させることは、第1の窒化ケイ素層を堆積させた後且つ第2のシリコン層を堆積させる前であってよい。更に他の実施形態では、応力層を堆積させることが、第2のシリコン層を堆積させた後且つ第2のシリコン層上に層を堆積させる前であってよい。更なる実施形態では、応力層が、第2のシリコン層を堆積させた後且つ第2のシリコン層をパターニングする前であってよい。
[0036] 工程は、第1の酸化ケイ素層、第1のシリコン層、第1の窒化ケイ素層、及び第2のシリコン層を含む、半導体層のスタックを形成してよい。このスタックは、OPNPスタックであってよい。ある実施形態では、応力層が、2つ、3つ、4つ、又は5つ以上のOPNPが形成されるまで、堆積されなくてよい。
[0037] 方法400は、第2のシリコン層上に第2の酸化ケイ素層を堆積させることを更に含んでよい。方法400は、第2の酸化ケイ素層上に第3のシリコン層を堆積させることも含んでよい。方法400は、第3のシリコン層上に第2の窒化ケイ素層を堆積させることを更に含んでよい。更に、方法400は、第2の窒化ケイ素層上に第4のシリコン層を堆積させることを含んでよい。方法400は、以前に堆積された第1の応力層上に第2の応力層を堆積させることも含んでよい。第2の応力層は、第1の応力層向けに開示された材料のうちの何れかであってよい。第2の応力層を堆積させることは、基板が閾値を超える反りによって特徴付けられた後であってよい。次いで、更なる層は、OPNPスタックの2つの組を形成してよい。更に多くの層を堆積させて、3つ、4つ、5つ、6つ、7つ、8つ、9つ、又は10以上であり得る、OPMPスタックの複数の組を形成することができる。ある実施形態では、8つのOPNPスタックが、約1.2μmの厚さを有してよい。
[0038] 方法400は、処理ツールの第1のチャンバ内で、第1の酸化ケイ素層、第1の窒化ケイ素層、及び応力層を堆積させることを含んでよい。更に、方法は、処理ツールの第2のチャンバ内で、第1のシリコン層及び第2のシリコン層を堆積させることを含んでよい。言い換えると、酸化ケイ素層及び窒化ケイ素層を堆積させることは、処理ツールの1つのチャンバ内であってよく、一方で、シリコン層を堆積させることは、処理ツールの別の1つのチャンバ内であってよい。方法400は、処理ツールから基板を取り除くことを含んでよい。処理ツールは、Applied Materials(登録商標) Centura(登録商標) システムであってよい。取り除いた後に、基板は、大気圧にあってよい。基板は、FOUPの中に移されてよい。次いで、半導体層のスタックが、フォトリソグラフィ及びエッチングプロセスを含む、パターニングプロセスを受けてよい。
[0039] 実施形態では、第2のシリコン層を堆積させた後で、基板及び層が、3%未満、2%未満、又は1%未満の均一性における標準偏差を有してよい。ウエハ基板反りは、圧縮又は引張の何れかで、150μm未満、100μm未満、又は50μm未満の大きさであってよい。実施形態では、接着力が、5J/m2、6J/m2、7J/m2、8J/m2、9J/m2、又は10J/m2より優れていてよい。粗さは、原子間力顕微鏡法(AFM)によって測定したときに、2nmRMS、1.5nmRMS、又は1nmRMSより優れていてよい。窒化ケイ素は、必要に応じて、後のプロセスで窒化ケイ素層の一部を選択的且つ部分的に除去できるように、高温のリン酸窒化物浴中で高い湿潤速度(例えば、200Å/分、300Å/分、又は400Å/分より上)を有してよい。
II.PECVD
A.概説
[0040] プラズマ化学気相堆積(PECVD)をLPCVDの代わりに使用して、半導体層のスタックを形成することができる。PECVDは、全ての層が、複数のチャンバの代わりに単一のチャンバ内で処理されることを可能にし得る。結果として、PECVDは、より効率的であり、費用効果に優れ、より少ない欠点を有し得る。PECVDは、基板の表側の取り扱い(handling)を避けることもできる。基板の裏側上に窒化ケイ素の層を堆積させる代わりに、PECVDを使用する実施形態は、窒化ケイ素層によってもたらされる応力を管理するために、種々のレシピを使用してよい。このやり方では、水反り(water bow)が最小化され得る。窒化ケイ素の堆積中のヘリウムの流量を含め、特定の範囲のRF電力を使用すると、窒化ケイ素層の応力に影響することが観察された。更に、シリコンを堆積させるときに使用される窒素とアンモニアによるプラズマは、下にある窒化ケイ素へのシリコンの接着を改善することが観察された。全ての層は、PECVDで堆積させることができる。実施形態は、LPCVDを含む他の方法での層の堆積を除外することができる。
B.スタックを形成するための例示的な方法
[0041] 図5で示されているように、本技術の実施形態は、半導体層のスタックを形成する方法500を含んでよい。方法500は、基板上に第1の酸化ケイ素層を堆積させることを含んでよい(ブロック502)。基板は、本明細書で説明される任意の基板であってよい。第1の酸化ケイ素層は、本明細書で説明される任意の酸化ケイ素層であってよい。第1の酸化ケイ素層は、PECVDによって堆積されてよい。
[0042] 方法500は、第1の酸化ケイ素層上に第1のシリコン層を堆積させることも含んでよい(ブロック504)。第1のシリコン層は、PECVDによって堆積されてよく、本明細書で説明される任意のシリコン層であってよい。
[0043] 方法500は、第1のシリコン層上に第1の窒化ケイ素層を堆積させることを更に含んでよい(ブロック506)。第1の窒化ケイ素層は、PECVDによって堆積されてよい。第1の窒化ケイ素層は、本明細書で説明される任意の厚さに堆積されてよい。第1の窒化ケイ素層を堆積させることは、プラズマを通してヘリウム及びシラン又はジシランを含むガスを流して、プラズマ放出物を生成することを含んでよい(ブロック506a)。流されるガスは、窒素又はアンモニアのうちの少なくとも一方も含んでよい。ある実施形態では、ガスが、化合物のうちの1以上を除いてよい。ヘリウムは、1slm(分当たりの標準リットル)から9slmの範囲内の流量で流されてよい。実施形態では、ヘリウムが、0.5slmから1slm、1slmから2slm、2slmから3slm、3slmから4slm、4slmから5slm、5slmから6slm、6slmから7slm、7slmから8slm、8slmから9slm、9slmから10slmの範囲内、又は10slmを超える流量で流されてよい。シランの流量は、50sccmから100sccm、100sccmから150sccm、150sccmから200sccm、又は200sccmを超えていてよい。シランの流量は、約112sccmを含んでよい。窒素の流量は、5,000sccmから10,000sccm、10,000sccmから15,000sccm、15,000sccmから20,000sccm、又は20,000sccmを超えていてよい。一実施例として、窒素の流量は、約10,0000sccmであってよい。アンモニアの流量は、500sccmから1,000sccm、1,000sccmから1,500sccm、1,500sccmから2,000sccm、又は2,000sccmを超えていてよい。アンモニアの流量は、約1,860sccmを含んでよい。
[0044] プラズマは、RF電力で維持されてよい。RF電力は、200Wから550W、150Wから200W、200Wから300W、300Wから400W、400Wから500W、500Wから600Wの範囲内、又は600Wを超えていてよい。RF電力は、13.56MHzであってよい。
[0045] 第1の窒化ケイ素層を堆積させることは、第1のシリコン層、第1の酸化ケイ素層、又は基板のうちの少なくとも1つの内部の応力を低減させることを含んでよい(ブロック506b)。応力は、全ての層に対して全体的に低減されてよい。第1の窒化ケイ素層は、-1,500MPaから600MPaの範囲内の応力によって特徴付けられてよい。その場合、負の値は圧縮応力を指し、正の値は引張応力を指す。下層の圧縮応力に反作用するために、第1の窒化ケイ素層の応力は、より引張に調整されてよい。実施形態では、窒化ケイ素層が、より低いRF電力及びより低いヘリウムの流量で堆積されてよい。反りは、本明細書で説明される任意の量だけ低減されてよい。一実施例として、応力を管理することなしに8つのOPNPスタックに対して窒化ケイ素を使用する前の実施形態の反りは+150μm近くであり得、低いRF電力及び低いヘリウムの流量で応力層を堆積させたときの反りは-70μmであり得る。
[0046] 窒化ケイ素は、必要に応じて、後のプロセスで窒化ケイ素層の一部を選択的に(完全に又は部分的に)除去できるように、高温のリン酸窒化物浴中で高い湿潤速度(例えば、1,000Å/分より上)を有してよい。
[0047] 更に、方法500は、第1の窒化ケイ素層上に第2のシリコン層を堆積させることを含んでよい(ブロック508)。第2のシリコン層は、本明細書で説明される任意のシリコン層及び厚さであってよい。
[0048] 工程は、第1の酸化ケイ素層、第1のシリコン層、第1の窒化ケイ素層、及び第2のシリコン層を含む、半導体層のスタックを形成してよい。本明細書で説明される任意のスタックを含む、OPNP半導体層の複数のスタックを形成するように、工程が繰り返されてよい。
[0049] 第1の酸化ケイ素層、第1のシリコン層、第1の窒化ケイ素層、及び第2のシリコン層を堆積させることは、処理ツールの同じチャンバ内で実行されてよい。処理ツールは、Applied Materials(登録商標) Producer(登録商標) システムであってよい。方法500は、第2のシリコン層を堆積させた後且つ任意の他の堆積又はパターニングが行われる前に、チャンバから基板を取り除くことを更に含んでよい。OPNPスタックが繰り返される実施形態では、基板が、OPNPスタックが繰り返された後且つスタック上の任意のパターニングプロセスの前に、処理ツールから取り除かれてよい。基板は、FOUPの中に移されてよい。次いで、半導体層のスタックは、パターニングプロセスを受けてよい。
[0050] 実施形態では、第2のシリコン層を堆積させた後で、基板及び層が、3%未満、2%未満、又は1%未満の均一性における標準偏差を有してよい。ウエハ基板反りは、圧縮又は引張の何れかで、150μm未満、100μm未満、又は50μm未満の大きさであってよい。実施形態では、接着力が、5J/m2、6J/m2、7J/m2、8J/m2、9J/m2、又は10J/m2より優れていてよい。粗さは、(AFM)によって測定されたときに、2nmRMS、1.5nmRMS、1nmRMS、又は0.5nmRMSより優れていてよい。
C.層内の応力を管理するための例示的な方法
[0051] 図6で示されているように、実施形態は、半導体基板上の窒化ケイ素層内の応力を管理する方法600を含んでよい。半導体基板は、シリコン基板上の酸化ケイ素層上にシリコン層を含んでよい。シリコン基板は、シリコンウエハであってよい。シリコン層は、本明細書で説明される任意のシリコン層であってよい。酸化ケイ素層は、本明細書で説明される任意の酸化ケイ素層であってよい。
[0052] 方法600は、窒化ケイ素層内の目標応力レベルを決定することを含んでよい(ブロック602)。目標応力レベルは、-1,500MPaから600MPaの範囲内にあってよい。目標応力レベルは、スタック内の全ての層の厚さ及び他の膜層の応力に基づいて選択されてよい。層内の応力は、測定され又は計算されてよく、目標応力レベルは、他の層の応力に基づいて決定されてよい。PECVD酸化物及びアモルファスシリコンは、圧縮層であってよく、所定の厚さに堆積されてよい。これらの酸化物及びシリコン層の圧縮応力は、測定され又は計算され得る。圧縮応力を相殺するための目標応力レベルは、堆積されるべき窒化ケイ素の厚さを使用して計算され得る。窒化ケイ素層内の目標応力レベルは、ストーニー(Stoney)の方程式で計算することができる。目標応力レベルは、全体の誘電体スタックが形成された後の基板内の反りを最小化するように選択されてよい。
[0053] 方法600は、目標応力レベルを実現するために、較正曲線を使用してヘリウムの流量とRF電力を決定することを含んでもよい(ブロック604)。較正曲線は、窒化ケイ素層内の応力を、堆積プロセス内で使用されるヘリウムの流量及び/又はRF電力に関連付ける、以前のラン(run)又は実験からのデータを含んでよい。較正曲線は、グラフ、回帰(例えば、直線回帰)、方程式、又はデータポイントの組の形態を採り得る。較正曲線は、必ずしも各窒化ケイ素層向けに生成される必要はなく、予め生成された較正曲線が、複数の基板及び/又は複数の窒化ケイ素層を処理するために使用されてよい。
[0054] 方法600は、そのRF電力のプラズマを通して、その流量でヘリウムを流し、且つ、シラン、窒素、及びアンモニアを流すことを更に含んでよい(ブロック606)。ヘリウムの流量は、1slmから9slmの範囲を含んで、本明細書で説明される任意の範囲内にあってよい。RF電力は、200から550Wの範囲を含んで、本明細書で説明される任意の範囲内にあってよい。
[0055] 更に、方法600は、半導体基板上に窒化ケイ素層を堆積させることを含んでよい(ブロック608)。窒化ケイ素層は、PECVDによって堆積されてよい。窒化ケイ素層は、本明細書で説明される任意の厚さに堆積されてよい。窒化ケイ素層は、半導体基板上に堆積された後で、目標応力レベルと同じ、又は目標応力レベルの5%、10%、15%、20%、又は25%の範囲内の応力レベルによって特徴付けられてよい。
[0056] 方法600は、窒化ケイ素層上にシリコン層を堆積させることも含んでよい。シリコン層は、本明細書で説明される任意のシリコン層であってよい。
実施例
実施例 1
[0057] 窒化ケイ素層内の応力レベルが、種々のヘリウムの流量に対して測定された。ヘリウムの流量は、1,000sccmから6,250sccmの間で変動した。RF電力は250Wで一定だった。温度は摂氏480度で一定だった。シランの流量は112sccmだった。窒素の流量は10,000sccmだった。そして、アンモニアの流量は1,860sccmだった。堆積した窒化ケイ素層の厚さは、約1,800オングストロームから約2,000オングストロームの範囲内だった。窒化物層内で結果として生じた応力は、図7に示されている。応力は、約200MPaから約600MPaの範囲内だった。より高いレベルのヘリウムの流量が、より小さい応力をもたらした。
実施例 2
[0058] 窒化ケイ素層内の応力レベルが、ヘリウムの流量なしに種々のRF電力に対して測定された。RF電力は、250Wから550Wの間で変動した。ヘリウムの流量は0sccmで一定だった。温度は摂氏480度で一定だった。シランの流量は112sccmだった。窒素の流量は10,000sccmだった。そして、アンモニアの流量は1,860sccmだった。堆積した窒化ケイ素層の厚さは、約2,000オングストロームから約3,700オングストロームの範囲内だった。窒化物層内で結果として生じた応力は、図8に示されている。応力は、約-880MPaから約700MPaの範囲内だった。より高いRF電力は、より低いレベルの絶対応力をもたらした。最も小さい大きさの応力は、約350Wで観察された。
実施例 3
[0059] 窒化ケイ素層内の応力レベルが、ヘリウムの流量が9,000sccmで種々のRF電力に対して測定された。RF電力は、200Wから550Wの間で変動した。ヘリウムの流量は9,000sccmで一定だった。温度は摂氏480度で一定だった。シランの流量は112sccmだった。窒素の流量は10,000sccmだった。そして、アンモニアの流量は1,860sccmだった。堆積した窒化ケイ素層の厚さは、約1,500オングストロームから約2,900オングストロームの範囲内だった。窒化物層内で結果として生じた応力は、図9に示されている。応力は、約-1,500MPaから約550MPaの範囲内だった。より高いRF電力は、より低いレベルの絶対応力をもたらした。ヘリウムの流れがないかヘリウムの流量が9,000sccmの両方で、より高いRF電力でより低い応力が生じる傾向が存在する。図8及び図9において見られるように、ヘリウムの更なる流量は、窒化ケイ素層内の応力を更に低くした。
実施例 4
[0060] 図10A、図10B、及び図10Cは、本技術の実施形態による、PECVDで堆積したOPNP層の8つの組の断面走査電子顕微鏡(SEM)像を示している。RF電力は250Wだった。ヘリウムの流量は、6,250sccmだった。繰り返されたスタックは、300オングストロームの酸化ケイ素の上端上の300オングストロームのドープされていないアモルファスシリコン上の500オングストロームの窒化ケイ素上の300オングストロームのドープされていないアモルファスシリコンであった。図10Aにおける矩形1010内の上部層は、図10Bにおいて描かれている。図10Aにおける矩形1020内の底部層は、図10Cにおいて描かれている。均一性に対して予測された標準偏差は1.33%であった。
実施例 5
[0061] 図11A、図11B、及び図11Cは、本技術の実施形態による、LPCVDで堆積されたOPNP層の8つの組の断面SEM像を示している。繰り返されたスタックは、300オングストロームの酸化ケイ素の上端上の300オングストロームのドープされていないアモルファスシリコン上の500オングストロームの窒化ケイ素上の300オングストロームのドープされていないアモルファスシリコンであった。表側上のOPNP層の2つの組を堆積させた後で、1,000オングストロームの窒化ケイ素が裏側上に堆積された。OPNP層の8つの組に対して、ウエハは合計3回反転され、1,000オングストロームの窒化ケイ素が3回堆積された。図11Aにおける矩形1110内の上部層は、図11Bにおいて描かれている。図11Aにおける矩形1120内の底部層は、図11Cにおいて描かれている。均一性に対して予測された標準偏差は2.75%であった。図10A、図10B、及び図10CにおいてPECVDによって堆積されたスタックは、図11A、図11B、及び図11CにおいてLPCVDによって堆積されたスタックよりも、優れた均一性及び粗さを有していた。LPCVDの均一性及び粗さがより悪い部分は、スタック内の粒子の存在によるものだった。これらの粒子欠陥がなければ、LPCVDの均一性及び粗さは改善されるだろうが、未だPECVDのレベルには多分至らないだろう。
III.システム
A.LPCVD
[0062] 図12は、実施形態による、堆積チャンバ、エッチングチャンバ、ベーキングチャンバ、及び硬化チャンバの処理システム1200の一実施形態の上面図を示している。図12で描かれている処理システム1200は、複数の処理チャンバ1214A~D、移送チャンバ1210、保守チャンバ1216、統合計測(integrated metrology)チャンバ1217、及び一対のロードロックチャンバ1206A~Bを含んでよい。プロセスチャンバは、更なる処理チャンバのみならず、LPCVDに関して説明されたものと同様な構造物又は構成要素を含んでよい。
[0063] チャンバの間で基板を搬送するために、移送チャンバ1210は、ロボット搬送機構1213を含んでよい。搬送機構1213は、それぞれ、延伸可能なアーム1213Bの遠位端に取り付けられた一対の基板搬送ブレード1213Aを有してよい。ブレード1213Aは、個別の基板をプロセスチャンバへ及びプロセスチャンバから運ぶために使用されてよい。動作の際に、搬送機構1213のブレード1213Aなどの基板搬送ブレードのうちの1つは、チャンバ1206A~Bなどのロードロックチャンバのうちの1つから基板Wを回収し、処理の第1の段階、例えば、以下で説明されるチャンバ1214A~Dにおけるエッチングプロセスに基板Wを運んでよい。チャンバが占有されている場合、ロボットは、処理が完了するまで待ち、次いで処理された基板を1つのブレード1213Aを用いてチャンバから取り除き、第2のブレード(図示せず)を用いて新しい基板を挿入することができる。基板が処理されると、次いで、基板は処理の第2の段階に移動されてよい。各移動に対して、搬送機構1213は、概して、基板を交換するために、基板を運ぶ1つのブレードと空のブレードを有してよい。搬送機構1213は、交換が完了し得るまで各チャンバで待つことができる。
[0064] 処理チャンバ内で処理が完了すると、移送機構1213は、最後のプロセスチャンバから基板Wを移動させ、ロードロックチャンバ1206A~B内のカセットに基板Wを搬送することができる。ロードロックチャンバ1206A~Bから、基板はファクトリインターフェース1204の中に移動されてよい。ファクトリインターフェース1204は、概して、大気圧でクリーンな環境にあるポッドローダー1205A~Dと、ロードロックチャンバ1206A~Bとの間で、基板を移動させるように動作してよい。ファクトリインターフェース1204内のクリーンな環境は、概して、例えばHEPA濾過などの空気濾過プロセスを通じて提供されてよい。ファクトリインターフェース1204は、処理の前に基板を適切に位置合わせするために使用され得る、基板配向器/位置合わせ器(図示せず)を含んでもよい。ロボット1208A~Bなどの少なくとも1つの基板ロボットが、ファクトリインターフェース1204内に位置決めされて、ファクトリインターフェース1204内の様々な位置/場所の間で基板を搬送してよく、互いに連通した他の場所へ基板を搬送してよい。ロボット1208A~Bは、ファクトリインターフェース1204の第1の端部から第2の端部へ、ファクトリインターフェース1204内の軌道システムに沿って移動するように構成されてよい。
[0065] 処理システム1200は、制御信号を提供するための統合計測チャンバ1217を更に含んでよい。統合計測チャンバ1217は、処理チャンバ内で実行されているプロセスのうちの何れかに対して適応制御を提供することができる。統合計測チャンバ1217は、厚さ、粗さ、組成などの、様々な膜特性を測定するための様々な計測デバイスのうちの何れかを含んでよく、計測デバイスは、真空下での限界寸法、側壁角、及び特徴高さ(feature height)などの、格子(grating)パラメータを、自動化されたやり方で特徴付けることが更にできてよい。
[0066] 次に、図13を参照すると、本技術による、例示的なプロセスチャンバシステム1300の断面図が示されている。例えば、チャンバ1300は、以前に説明されたシステム1200の処理チャンバセクション1214のうちの1以上で使用されてよい。概して、エッチングチャンバ1300は、イオンミリング(ion milling)動作を実施するための第1の容量結合プラズマ源、及び、堆積動作を実施し、任意選択的なエッチング動作を実施するための、第2の容量結合プラズマ源を含んでよい。チャンバ1300は、チャック1350を取り囲んだ接地されたチャンバ壁1340を含んでよい。実施形態では、チャック1350が、処理中に基板1302をチャック1350の上面にクランプする静電チャックであってよいが、他のクランピング機構も、利用できることが知られているだろう。チャック1350は、埋め込まれた熱交換器コイル1317を含んでよい。例示的な実施形態では、熱交換器コイル1317が、チャック1350の温度及び究極的には基板1302の温度を制御するために、エチレングリコール/水混合物などの熱伝達流体が通り得る、1以上の熱伝達流体チャネルを含む。
[0067] チャック1350は、高電圧DC供給1348に接続されたメッシュ1349を含んでよい。それによって、メッシュ1349は、基板1302の静電クランピングを実施するためのDCバイアス電位を運んでよい。チャック1350は、第1のRF電源に接続されてよく、1つのそのような実施形態では、メッシュ1349が、第1のRF電源に接続されてよい。したがって、DC電圧オフセットとRF電位の両方が、チャック1350の上面上の薄い誘電体層を横断して接続されている。例示的な実施形態では、第1のRF電源が、第1及び第2のRF発電機1352、1353を含んでよい。RF発電機1352、1353は、任意の工業的に利用される周波数で動作してよいが、例示的な実施形態では、RF発電機1352が、有利な指向性(directionality)を提供するために60MHzで動作してよい。第2のRF発電機1353も設けられる場合、例示的な周波数は2MHzであってよい。
[0068] チャック1350にRF電力が供給されると、RFリターンパスが、第1のシャワーヘッド1325によって設けられてよい。第1のシャワーヘッド1325は、第1のシャワーヘッド1325とチャンバ壁1340とによって画定された第1のチャンバ領域1384の中に第1のフィードガスを分配するために、チャックの上方に配置されてよい。したがって、チャック1350及び第1のシャワーヘッド1325は、第1のチャンバ領域1384内の第1のフィードガスの第1のプラズマ1370を容量的に励起するための第1のRF結合電極対を形成する。RF電力が供給されたチャックの容量結合から生じるDCプラズマバイアス又はRFバイアスは、第1のプラズマ1370から基板1302にイオンフラックス、例えばArイオンを生成して、イオンミリングプラズマを提供することができる。その場合、第1のフィードガスはArである。第1のシャワーヘッド1325は、接地され、又は代替的にチャック1350のものとは異なる周波数、例えば13.56MHz又は60MHzで動作可能な1以上の発電機を有するRF源1328に接続されてよい。図示されている実施形態では、第1のシャワーヘッド1325が、例えばコントローラ(図示せず)によって、エッチングプロセス中に自動的に制御され得るリレー1327を通じて、接地又はRF源1328に選択可能に接続されてよい。開示されている実施形態では、チャンバ1300が、シャワーヘッド1325又は誘電体スペーサ1320を含まなくてよく、代わりに、以下で更に説明されるバッフル1315及びシャワーヘッド1310のみを含んでよい。
[0069] 図で更に示されているように、エッチングチャンバ1300は、低いプロセス圧力で高いスループットを実現できるポンプスタックを含んでよい。実施形態では、少なくとも1つのターボ分子ポンプ1365、1366が、1以上の仕切り弁1360を通じて第1のチャンバ領域1384に接続されてよく、第1のシャワーヘッド1325の反対側のチャック1350の下方に配置されてよい。ターボ分子ポンプ1365、1366は、適切なスループットを有する任意の購入可能なポンプであってよく、特に、第1のフィードガスの所望の流量、例えばArの50から500sccmにおいて、約10mTorr以下又は約5mTorr以下のプロセス圧力を維持するように、適切にサイズ決定されてよい。その場合、アルゴンは第1のフィードガスである。図示されている実施形態では、チャック1350が、2つのターボポンプ1365と1366の間に中心を置いたペデスタルの部分を形成してよいが、代替的な構成では、チャック1350が、単一のターボ分子ポンプがチャック1350の中心に位置合わせされた中心を有した状態で、チャンバ壁1340から片持ち梁で支持されたペデスタル上にあってよい。
[0070] 第1のシャワーヘッド1325の上方には、第2のシャワーヘッド1310が配置されていてよい。一実施形態では、処理中に、第1のフィードガス源、例えばガス分配システム1390から供給されるアルゴンが、ガスインレット1376に連結されてよく、第1のフィードガスは、第2のシャワーヘッド1310を通って延在する複数の開口1380を通って、第2のチャンバ領域1381の中に流され、第1のシャワーヘッド1325を通って延在する複数の開口1382を通って、第1のチャンバ領域1384の中に流される。更なる流れ分配器又は開口1378を有するバッフル1315が、分配領域1318を通してエッチングチャンバ1300の直径にわたり第1のフィードガス流1316を更に分配してよい。代替的な一実施形態では、第1のフィードガスが、破線1323によって示されているように、第2のチャンバ領域1381から孤立した開口1383を介して、第1のチャンバ領域1384の中に直接的に流されてよい。
[0071] チャンバ1300は、堆積動作を実行するように構成されてよい。第2のプラズマ1392が、第1のプラズマ1370に対して説明されたやり方のうちの何れかで実施され得るRF放電によって、第2のチャンバ領域1381内に生成されてよい。第1のシャワーヘッド1325が電力供給されて、堆積中にプラズマ1392を生成する場合、第1のシャワーヘッド1325は、チャンバ壁に対して電気的にフローティングするように、誘電体スペーサ1330によって、接地されたチャンバ壁1340から絶縁されていてよい。例示的な実施形態では、分子酸素などの酸化剤フィードガス源が、ガス分配システム1390から供給されてよく、ガスインレット1376に連結されてよい。第1のシャワーヘッド1325がマルチチャネルのシャワーヘッドである実施形態では、例えばOMCTSなどの任意のシリコン含有前駆体が、ガス分配システム1390から供給されてよく、プラズマ1392から第1のシャワーヘッド1325を通って通過する反応種と反応するように、第1のチャンバ領域1384の中に導かれてよい。代替的に、シリコン含有前駆体は、酸化剤と共にガスインレット1376を通して流されてもよい。
[0072] チャンバ1300は、エッチング動作を実行するように図示されている状態から更に再構成されてよい。二次的な電極1305が、第2のチャンバ領域1381が間にある状態で、第1のシャワーヘッド1325の上方に配置されてよい。二次的な電極1305は、エッチングチャンバ1300のリッド又は上端プレートを更に形成してよい。二次的な電極1305と第1のシャワーヘッド1325は、誘電体リング1320によって電気的に絶縁されてよく、第2のチャンバ領域1381内の第2のフィードガスの第2のプラズマ1392を容量的に放電させるための第2のRF結合電極対を形成してよい。有利なことに、第2のプラズマ1392は、チャック1350上に大きなRFバイアス電位を提供しなくてよい。第2のRF結合電極対のうちの少なくとも1つの電極は、エッチングプラズマを励起するためのRF源に接続されてよい。二次的な電極1305は、第2のシャワーヘッド1310と電気的に接続されてよい。例示的な一実施形態では、第1のシャワーヘッド1325が、接地面に接続され又はフローティングしてよく、動作のイオンミリングモード中に第1のシャワーヘッド1325がRF電源1328によっても電力供給されることを可能にする、リレー1327を通じて接地に接続されてよい。第1のシャワーヘッド1325が接地されている場合、例えば13.56MHz又は60MHzで動作している1以上のRF発電機を有するRF電源1308は、イオンミリング動作中などの他の動作モード中に二次的な電極1305も接地されることを可能にし得る、リレー1307を通じて二次的な電極1305に接続されてよいが、二次的な電極1305は、第1のシャワーヘッド1325が電力供給される場合、フローティングしたままにされてもよい。
[0073] 三フッ化窒素などの第2のフィードガス源及びアンモニアなどの水素源は、ガス分配システム1390から供給されてよく、破線1324などを介してガスインレット1376に連結されてよい。このモードでは、第2のフィードガスが、第2のシャワーヘッド1310を通って流れてよく、第2のチャンバ領域1381内で励起されてよい。次いで、反応種が、第1のチャンバ領域1384の中を通過して、基板1302と反応してよい。更に図示されているように、第1のシャワーヘッド1325がマルチチャネルのシャワーヘッドである実施形態では、1以上のフィードガスが供給されて、第2のプラズマ1392によって生成された反応種と反応してよい。1つのそのような実施形態では、水源が、複数の開口1383と連結されてよい。更なる構成は、提供された一般的な例示にも基づいてもよいが、様々な構成要素が再構成されてもよい。例えば、流れ分配器又はバッフル1315は、第2のシャワーヘッド1310に類似したプレートであってよく、二次的な電極1305と第2のシャワーヘッド1310との間に位置決めされてよい。これらのプレートのうちの何れも、プラズマを生成するための様々な構成内の電極として動作してよいので、1以上の環状又は他の形状のスペーサが、誘電体リング1320と同様に、これらの構成要素のうちの1以上の間に位置決めされてよい。第2のシャワーヘッド1310は、実施形態においてイオン抑制板としても動作してよく、未だ中性種及びラジカル種の流れを可能にしつつ、第2のシャワーヘッド1310を通るイオン種の流れを低減させ、制限し、又は抑制するように構成されてよい。1以上の更なるシャワーヘッド又は分配器が、第1のシャワーヘッド1325とチャック1350の間でチャンバ内に含まれてよい。そのようなシャワーヘッドは、以前に説明された分配板又は構造物のうちの何れかの形状若しくは構造を採り得る。また、実施形態では、遠隔プラズマユニット(図示せず)が、ガスインレットに連結されて、様々なプロセスにおいて使用されるようにチャンバにプラズマ放出物を提供することができる。
[0074] 一実施形態では、チャック1350が、第1のシャワーヘッド1325に対する法線方向で距離H2に沿って可動であってよい。チャック1350は、ベローズ1355によって取り囲まれた作動機構などの上にあってよく、チャック1350が、チャック1350と第1のシャワーヘッド1325との間での熱伝達を制御する手段として、第1のシャワーヘッド1325により近づき又は第1のシャワーヘッド1325からより離れるように移動することを可能にし得る。第1のシャワーヘッド1325は、摂氏80度から摂氏150度又はそれより上の高温にあってよい。したがって、エッチングプロセスは、第1の所定の位置と第2の所定の位置の間で、第1のシャワーヘッド1325に対してチャック1350を動かすことによって実施されてよい。代替的に、チャック1350は、エッチングプロセス中に第1のシャワーヘッド1325による加熱を制御するために、チャック1350の上端面から距離H1だけ基板1302を上昇させるためのリフター1351を含んでよい。例えば摂氏約90~110度などの一定の温度でエッチングプロセスが実行される、他の実施形態では、チャック移動機構は避けられるだろう。システムコントローラ(図示せず)が、代替的に、第1及び第2のRF結合電極対に自動的に電力供給することによって、エッチングプロセス中に第1及び第2のプラズマ1370及び1392を代替的に励起してよい。
[0075] チャンバ1300は、本技術を参照して説明された様々な動作向けに利用され得る一般的なチャンバ構成として含まれる。このチャンバは、本技術を限定するものと考えられるべきでないが、代わりに、説明されるプロセスの理解の助けとなる。カリフォルニア州サンタクララのアプライドマテリアルズ社によって生産される任意のチャンバ、又は本明細書で説明される技術を実行し得る任意のチャンバを含んで、本技術で利用され得る幾つかのチャンバが、当該技術分野で知られており又は開発されている。
B.PECVD
[0076] 図14は、基板処理チャンバ1401内の仕切られた領域を有する、例示的な基板処理チャンバ1401の断面図を示している。仕切られた領域は、基板処理領域1433に対して仕切られているため、本明細書では遠隔チャンバ領域と呼ばれることになる。遠隔プラズマシステム(RPS)1402は、示されている基板処理チャンバ1401上に又はその外部に存在してよい。RPS1402は、不活性供給ライン1411を通して供給される不活性ガスを励起させるために使用されてよい。次いで、RPS1402内で生成されるプラズマ放出物は、放出物混合領域1405の中に移動し、酸化前駆体供給ライン1412を通して供給される酸化前駆体と混合される。
[0077] 冷却板1403、面板1417、イオンサプレッサ1423、シャワーヘッド1425、及び、基板1455が上に配置された基板支持体1465(ペデスタルとしても知られる)が、図示されており、それぞれは実施形態に従って含まれてよい。ペデスタル1465は、基板の温度を制御するための熱交換流体が通って流れる熱交換チャネルを有してよい。この構成により、基板1455の温度を冷却し或いは加熱して、比較的低い温度、例えば摂氏20度と摂氏200度の間に維持することが可能になり得る。ペデスタル1465もまた、埋め込まれた加熱要素を使用して、例えば摂氏100度と摂氏1100度の間などの比較的高温に抵抗加熱されてもよい。
[0078] 放出物混合領域1405は、面板1417によって遠隔チャンバ領域1415から仕切られたガス供給領域1458の中に開いている。それによって、ガス/種は、面板1417内の孔を通って、遠隔チャンバ領域1415の中に流れる。遠隔チャンバ領域1415から、ガス供給領域1458、放出物混合領域1405、及び流体供給システム1410の中に戻る、プラズマの大きな逆流を防止するために、構造的及び動作的特徴が選択されてよい。構造的特徴は、プラズマが遠隔チャンバ領域1415内で生成される場合、逆流プラズマを不活性化させるために、面板1417内の開口の寸法及び断面形状の選択を含んでよい。動作的特徴は、シャワーヘッド1425を通るプラズマ放出物の流れを一方向に維持する、ガス供給領域1458と遠隔チャンバ領域1415との間の圧力差を維持することを含んでよい。面板1417(又はチャンバの導電性上部)及びシャワーヘッド1425は、それらの特徴の間に位置付けられた絶縁リング1420を有するように図示されており、それにより、シャワーヘッド1425及び/又はイオンサプレッサ1423に対する面板1417に、AC電位が印加されることが可能になる。絶縁リング1420を、面板1417とシャワーヘッド1425及び/又はイオンサプレッサ1423との間に位置決めすることができ、それにより、遠隔プラズマ領域内で容量結合プラズマ(CCP)の生成が可能になる。遠隔チャンバ領域1415は、遠隔プラズマを生成するために使用されるときに、チャンバプラズマ領域と呼ばれ得る。しかし、実施形態では、遠隔チャンバ領域1415内にプラズマは存在しない。実施形態に従って、RPS1402内で不活性ガスのみが励起されてよい。
[0079] イオンサプレッサ1423内の複数の孔は、イオンサプレッサ1423を通る活性ガス(すなわち、イオン種、ラジカル種、及び/又は中性種)の通過を制御するように構成されてよい。例えば、イオンサプレッサ1423を通過する活性ガス中のイオン帯電種の流量を低減させるように、孔のアスペクト比(すなわち、孔の長さに対する直径)及び/又は孔の形状を制御することができる。イオンサプレッサ1423内の孔は、遠隔チャンバ領域1415に対面するテーパ部と、シャワーヘッド1425に対面する円筒部とを含んでよい。円筒部は、シャワーヘッド1425へと通過するイオン種の流量を制御するように形作られ、サイズ決定されてよい。イオンサプレッサ1423を通るイオン種の流量を制御する追加手段として、調節可能な電気的バイアスをイオンサプレッサに印加してもよい。イオン抑制素子1423は、プラズマ生成領域から基板へ移動するイオン帯電種の量を低減させ又は除去するように機能してよい。非荷電中性種及びラジカル種は、未だ、イオンサプレッサ内の開口部を通過して、基板と反応することができる。
[0080] プラズマ出力は、種々の周波数であるか又は複数の周波数の組合せであってよい。例示的な処理システムでは、遠隔プラズマが、イオンサプレッサ1423及び/又はシャワーヘッド1425に対する面板1417に供給されるRF電力によって提供されてよい。RF電力は、代替的に又は組み合わせて、RPS1402内に印加されてよい。RF電力は、10ワットと10,000ワットの間、10ワットと5,000ワットの間、25ワットと2000ワットの間、50ワットと1500ワットの間、又は250ワットと500ワットの間であってよく、それらは、チャンバ構成要素(例えば、RPS1402)の寿命を延ばし、又は処理を考慮したものである。実施形態では、例示的な処理システム内で遠隔プラズマ領域(チャンバプラズマ領域及び/又はRPS)に印加されるRF周波数が、200kHz未満の低いRF周波数、10MHzと15MHzの間のより高いRF周波数、又は約1GHz以上のマイクロ波周波数であってよい。プラズマ出力は、遠隔プラズマ領域の中に容量結合(CCP)又は誘導結合(ICP)されてよい。
[0081] 実施形態では、RPS1402及び/又は遠隔チャンバ領域1415内の不活性ガスから引き出された励起種が、イオンサプレッサ1423及び/又はシャワーヘッド1425内の開孔を通って移動してよく、シャワーヘッドの分離した部分から基板処理領域1433の中へ流れる酸化前駆体と反応してよい。遠隔プラズマエッチングプロセス中には、基板処理領域1433内のプラズマが、ほとんど存在しないか又は全く存在しないだろう。前駆体及び不活性ガスの励起誘導体は、基板の上方且つ/又は基板上の領域内で組み合わされて、構造をエッチングし又は基板から種を除去してよい。
[0082] 集積回路のチップを生産するために、ドライエッチングシステムの実施形態を、更に大きな製造システムの中に組み込むことができる。図15は、実施形態における堆積、エッチング、ベーキング、及び硬化チャンバのうちの1つのそのような処理システム(メインフレーム)1501を示している。図面において、一対のフロントオープニングユニファイドポッド(FOUP)(ロードロックチャンバ1502)は、ロボットアーム1504によって受け取られ、基板処理チャンバ1508a~fのうちの1つの中に配置される前に低圧保持エリア1506に配置される、様々なサイズの基板を供給する。第2のロボットアーム1510を使用して、保持エリア1506から基板処理チャンバ1508a~fへ基板ウエハを搬送し、戻すことができる。各基板処理チャンバ1508a~fは、周期的層堆積(CLD)、原子層堆積(ALD)、化学気相堆積(CVD)、物理的気相堆積(PVD)、エッチング、予洗浄、ガス抜き、配向、及び他の基板処理に加えて、本明細書で説明された乾式エッチングプロセスを含む、数々の基板処理工程を実施するために装備されてよい。
[0083] 特定の実施形態の特定の詳細は、本発明の実施形態の精神及び範囲から逸脱することなく、任意の適切なやり方で組み合わされてよい。しかし、本発明の他の実施形態は、各個別の態様又はこれらの個別の態様の組み合わせに関する、特定の実施形態を対象とし得る。
[0084] 本発明の例示的な実施形態の上述の説明は、例示及び説明を目的として提示されてきた。網羅的であること又は本発明を説明された正確な形態に限定することは意図されておらず、上記の教示に照らして多くの修正及び変形が可能である。
[0085] 上記の記載では、説明を目的として、本技術の様々な実施形態の理解を促すために、数々の詳細が提示されてきた。しかし、当業者には、これらの詳細のうちの一部がなくても、或いは、追加の詳細があれば、特定の実施形態を実施することができることは明らかであろう。
[0086] 幾つかの実施形態を説明してきたが、本発明の精神から逸脱することなく様々な変更、代替構成、又は均等物が使用され得ることが当業者には認識されよう。加えて、本発明を不必要に曖昧にしないために、幾つかの周知のプロセス及び素子については説明しなかった。更に、特定の実施形態の詳細は、その実施形態の変形例に常に存在するとは限らず、又は他の実施形態に追加されてもよい。
[0087] ある範囲の値が提供される場合、その範囲の上限と下限との間の各介在値も、文脈上別途明示されない限り下限の単位の10分の1まで、明確に開示されることが理解されよう。ある規定された範囲における任意の規定値又は介在値と、その規定された範囲における他の任意の規定値又は介在値との間の、より狭い範囲の各々が包含される。これらの狭い方の範囲の上限と下限は、個別にその範囲内に含まれることも、除外されることもあり、限界値のいずれかが狭い方の範囲内に含まれる場合、限界値のいずれも狭い方の範囲内に含まれない場合、又は両方の限界値が狭い方の範囲内に含まれる場合の各範囲も、前記規定された範囲における明確に除外される任意の限界値を条件として、本発明の範囲に包含される。前記規定された範囲が限界値の一方又は両方を含む場合、含まれる限界値の一方又は両方を除外した範囲も含まれる。
[0088] 本明細書及び添付の特許請求の範囲において、単数形の「1つの(a、an)」、及び「その/この/前記(the)」は、文脈上別途明示しない限り、複数の指示対象を含む。したがって、例えば、「ある方法(a method)」への言及は、複数のこのような方法を含み、「その層(the layer)」への言及は、1以上の層及び当業者に知られているその均等物への言及を含み、その他の形にも同様のことが当てはまる。ここまで、本発明は、明快さと理解の目的で詳細に説明された。しかし、添付の特許請求の範囲内で特定の変形及び修正を実施できることが理解されよう。
[0089] 本明細書で引用される全ての出版物、特許、及び特許出願は、あらゆる目的のために参照によりその全体が本明細書に組み込まれる。従来技術であると認められるものはない。

Claims (7)

  1. 半導体層のスタックを形成する方法であって、
    基板上に第1の酸化ケイ素層を堆積させること、
    前記第1の酸化ケイ素層上に第1のシリコン層を堆積させること、
    前記第1のシリコン層上に第1の窒化ケイ素層を堆積させること、
    前記第1の窒化ケイ素層上に第2のシリコン層を堆積させること、並びに
    前記第1の酸化ケイ素層を有する前記基板の片側とは反対側の前記基板の片側上に応力層を堆積させて、前記第1の酸化ケイ素層、前記第1のシリコン層、前記第1の窒化ケイ素層、及び前記第2のシリコン層を含む、前記半導体層のスタックを形成することを含み、
    前記応力層を堆積させることが、前記第1の酸化ケイ素層を堆積させた後且つ前記第2のシリコン層を堆積させる前である、方法。
  2. 前記応力層を堆積させることが、前記第1の窒化ケイ素層を堆積させた後且つ前記第2のシリコン層を堆積させる前である、請求項1に記載の方法。
  3. 半導体層のスタックを形成する方法であって、
    基板上に第1の酸化ケイ素層を堆積させること、
    前記第1の酸化ケイ素層上に第1のシリコン層を堆積させること、
    前記第1のシリコン層上に第1の窒化ケイ素層を堆積させること、
    前記第1の窒化ケイ素層上に第2のシリコン層を堆積させること、
    前記第1の酸化ケイ素層を有する前記基板の片側とは反対側の前記基板の片側上に応力層を堆積させて、前記第1の酸化ケイ素層、前記第1のシリコン層、前記第1の窒化ケイ素層、及び前記第2のシリコン層を含む、前記半導体層のスタックを形成すること、並びに
    前記第2のシリコン層上にさらなる層を堆積させることを含み、
    前記応力層を堆積させることが、前記第2のシリコン層を堆積させた後且つ前記さらなる層を堆積させる前である、方法。
  4. 前記応力層が、第2の窒化ケイ素層である、請求項1から3のいずれか一項に記載の方法。
  5. 前記応力層を堆積させることが、前記基板が閾値を超える反りによって特徴付けられた後である、請求項1から4のいずれか一項に記載の方法。
  6. 前記応力層を堆積させた後で、前記基板が前記閾値を超えない反りによって特徴付けられる、請求項に記載の方法。
  7. 前記第1の酸化ケイ素層、前記第1のシリコン層、前記第1の窒化ケイ素層、前記第2のシリコン層、及び前記応力層を堆積させることが、低圧化学気相堆積によるものである、請求項1から6のいずれか一項に記載の方法。
JP2019572665A 2017-07-06 2018-07-03 複数の堆積した半導体層のスタックを形成する方法 Active JP7007407B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762529207P 2017-07-06 2017-07-06
US62/529,207 2017-07-06
PCT/US2018/040745 WO2019010196A1 (en) 2017-07-06 2018-07-03 METHODS OF FORMING A STACK OF MULTIPLE SEMICONDUCTOR LAYERS LAID DOWN

Publications (2)

Publication Number Publication Date
JP2020526920A JP2020526920A (ja) 2020-08-31
JP7007407B2 true JP7007407B2 (ja) 2022-02-10

Family

ID=64903424

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019572665A Active JP7007407B2 (ja) 2017-07-06 2018-07-03 複数の堆積した半導体層のスタックを形成する方法

Country Status (8)

Country Link
US (2) US10490467B2 (ja)
EP (1) EP3649670A4 (ja)
JP (1) JP7007407B2 (ja)
KR (1) KR102354258B1 (ja)
CN (2) CN110892504B (ja)
SG (1) SG11201912265WA (ja)
TW (2) TW202246561A (ja)
WO (1) WO2019010196A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490467B2 (en) 2017-07-06 2019-11-26 Applied Materials, Inc. Methods of forming a stack of multiple deposited semiconductor layers
US10896821B2 (en) 2018-09-28 2021-01-19 Lam Research Corporation Asymmetric wafer bow compensation by physical vapor deposition
US10903070B2 (en) * 2018-09-28 2021-01-26 Lam Research Corporation Asymmetric wafer bow compensation by chemical vapor deposition
TW202143328A (zh) * 2020-04-21 2021-11-16 荷蘭商Asm Ip私人控股有限公司 用於調整膜應力之方法
US11449026B2 (en) 2020-05-27 2022-09-20 Applied Materials, Inc. Variable loop control feature
WO2024024166A1 (ja) * 2022-07-26 2024-02-01 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013541831A (ja) 2010-09-06 2013-11-14 ユ−ジーン テクノロジー カンパニー.リミテッド 半導体素子の製造方法
JP2016149537A (ja) 2015-01-29 2016-08-18 エア プロダクツ アンド ケミカルズ インコーポレイテッドAir Products And Chemicals Incorporated 3dデバイスを製造するための方法及び前駆体
JP2016539514A (ja) 2013-11-04 2016-12-15 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 酸化物−ケイ素スタックのための付着性の改善

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01256126A (ja) * 1988-04-06 1989-10-12 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JPH0629222A (ja) * 1992-07-09 1994-02-04 Nippondenso Co Ltd 半導体装置の製造方法
US20050170104A1 (en) * 2004-01-29 2005-08-04 Applied Materials, Inc. Stress-tuned, single-layer silicon nitride film
US7300891B2 (en) * 2005-03-29 2007-11-27 Tokyo Electron, Ltd. Method and system for increasing tensile stress in a thin film using multi-frequency electromagnetic radiation
US7732342B2 (en) * 2005-05-26 2010-06-08 Applied Materials, Inc. Method to increase the compressive stress of PECVD silicon nitride films
US7473655B2 (en) * 2005-06-17 2009-01-06 Applied Materials, Inc. Method for silicon based dielectric chemical vapor deposition
US7265013B2 (en) * 2005-09-19 2007-09-04 International Business Machines Corporation Sidewall image transfer (SIT) technologies
US7465669B2 (en) * 2005-11-12 2008-12-16 Applied Materials, Inc. Method of fabricating a silicon nitride stack
EP1975988B1 (en) * 2007-03-28 2015-02-25 Siltronic AG Multilayered semiconductor wafer and process for its production
JP2008300643A (ja) * 2007-05-31 2008-12-11 Fujitsu Microelectronics Ltd 半導体装置の製造方法
CN101777494B (zh) * 2009-01-09 2012-05-30 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN102326229B (zh) * 2009-03-05 2014-03-12 应用材料公司 沉积具有低界面污染的层的方法
KR102391280B1 (ko) * 2009-03-12 2022-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20100314725A1 (en) * 2009-06-12 2010-12-16 Qualcomm Incorporated Stress Balance Layer on Semiconductor Wafer Backside
US8741394B2 (en) * 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US8076250B1 (en) * 2010-10-06 2011-12-13 Applied Materials, Inc. PECVD oxide-nitride and oxide-silicon stacks for 3D memory application
KR101837771B1 (ko) * 2011-06-30 2018-03-13 에스케이하이닉스 주식회사 게이트 올 어라운드 방식의 2중 채널 형성 방법
KR20140147086A (ko) * 2012-02-14 2014-12-29 노벨러스 시스템즈, 인코포레이티드 반도체 디바이스 애플리케이션들을 위한 실리콘 질화물 막들
US8981466B2 (en) * 2013-03-11 2015-03-17 International Business Machines Corporation Multilayer dielectric structures for semiconductor nano-devices
US9184041B2 (en) * 2013-06-25 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with backside structures to reduce substrate warp
US20160329206A1 (en) * 2015-05-08 2016-11-10 Lam Research Corporation Methods of modulating residual stress in thin films
US10515822B2 (en) * 2016-06-20 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing bottom layer wrinkling in a semiconductor device
US9793398B1 (en) * 2016-08-02 2017-10-17 International Business Machines Corporation Fabrication of a strained region on a substrate
US10790140B2 (en) * 2017-02-14 2020-09-29 Applied Materials, Inc. High deposition rate and high quality nitride
US10490467B2 (en) 2017-07-06 2019-11-26 Applied Materials, Inc. Methods of forming a stack of multiple deposited semiconductor layers
CN108336023A (zh) * 2018-01-30 2018-07-27 上海瀚莅电子科技有限公司 微型oled显示装置及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013541831A (ja) 2010-09-06 2013-11-14 ユ−ジーン テクノロジー カンパニー.リミテッド 半導体素子の製造方法
JP2016539514A (ja) 2013-11-04 2016-12-15 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 酸化物−ケイ素スタックのための付着性の改善
JP2016149537A (ja) 2015-01-29 2016-08-18 エア プロダクツ アンド ケミカルズ インコーポレイテッドAir Products And Chemicals Incorporated 3dデバイスを製造するための方法及び前駆体

Also Published As

Publication number Publication date
TW202246561A (zh) 2022-12-01
WO2019010196A1 (en) 2019-01-10
KR20200016397A (ko) 2020-02-14
CN110892504A (zh) 2020-03-17
KR102354258B1 (ko) 2022-01-21
US11056406B2 (en) 2021-07-06
TW201907449A (zh) 2019-02-16
US20200091019A1 (en) 2020-03-19
US10490467B2 (en) 2019-11-26
EP3649670A4 (en) 2021-07-14
CN110892504B (zh) 2023-10-13
JP2020526920A (ja) 2020-08-31
SG11201912265WA (en) 2020-01-30
EP3649670A1 (en) 2020-05-13
CN117238918A (zh) 2023-12-15
US20190013250A1 (en) 2019-01-10
TWI775894B (zh) 2022-09-01

Similar Documents

Publication Publication Date Title
JP7007407B2 (ja) 複数の堆積した半導体層のスタックを形成する方法
US11410860B2 (en) Process chamber for etching low k and other dielectric films
US9293568B2 (en) Method of fin patterning
US10354889B2 (en) Non-halogen etching of silicon-containing materials
US9287095B2 (en) Semiconductor system assemblies and methods of operation
US20150170879A1 (en) Semiconductor system assemblies and methods of operation
US20150170943A1 (en) Semiconductor system assemblies and methods of operation
TWI705529B (zh) 空氣間隙形成處理
JP2023535388A (ja) ホウ素がドープされたシリコン材料を利用した集積プロセス
US20210183620A1 (en) Chamber with inductive power source
JP2024510657A (ja) 基板を処理するための方法及び装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210301

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210604

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210713

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211008

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220106

R150 Certificate of patent or registration of utility model

Ref document number: 7007407

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150