CN116896869A - 半导体存储器装置 - Google Patents

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CN116896869A CN202310026104.9A CN202310026104A CN116896869A CN 116896869 A CN116896869 A CN 116896869A CN 202310026104 A CN202310026104 A CN 202310026104A CN 116896869 A CN116896869 A CN 116896869A
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李明东
金钟珉
金熙中
李志勋
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Abstract

提供了半导体存储器装置。所述半导体存储器装置包括：器件隔离图案，设置在基底上以提供第一有源部分和第二有源部分；第一存储节点垫，设置在第一有源部分上；第二存储节点垫，设置在第二有源部分上；垫分离图案，设置在第一存储节点垫与第二存储节点垫之间；字线，设置在基底中以与第一有源部分和第二有源部分交叉；位线，设置在垫分离图案上并与字线交叉；缓冲层，设置在垫分离图案上；以及掩模多晶硅图案，置于缓冲层与位线之间，其中，掩模多晶硅图案的侧表面与位线的侧表面基本对齐，并且掩模多晶硅图案与垫分离图案竖直地叠置。

Description

半导体存储器装置
本申请要求于2022年3月29日在韩国知识产权局提交的第10-2022-0039204号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体存储器装置，更具体地，涉及一种具有改善的电特性的半导体存储器装置。
背景技术
半导体装置在尺寸上是小的，具有多功能，并且在成本上是低的，这使它们成为电子产业中的重要元件。随着电子产业的进步，存在对具有更高集成密度的半导体装置的日益增长的需求。为了增大半导体装置的集成密度，期望减小构成半导体装置的图案的线宽。然而，通常使用新且昂贵的曝光技术来减小图案的宽度，因此，可能越来越难以增大半导体装置的集成密度。因此，当前正在开发各种新的技术，以克服在使半导体存储器装置的集成密度增大时的困难。
发明内容
根据本发明构思的实施例，一种半导体存储器装置包括：器件隔离图案，设置在基底上以提供第一有源部分和第二有源部分；第一存储节点垫，设置在第一有源部分上；第二存储节点垫，设置在第二有源部分上；垫分离图案，设置在第一存储节点垫与第二存储节点垫之间；字线，设置在基底中以与第一有源部分和第二有源部分交叉；位线，设置在垫分离图案上并与字线交叉；缓冲层，设置在垫分离图案上；以及掩模多晶硅图案，置于缓冲层与位线之间，其中，掩模多晶硅图案的侧表面与位线的侧表面基本对齐，并且掩模多晶硅图案与垫分离图案竖直地叠置。
根据本发明构思的实施例，一种半导体存储器装置包括：器件隔离图案，设置在基底上以提供第一有源部分和第二有源部分；第一存储节点垫和第二存储节点垫，分别设置在第一有源部分和第二有源部分上；垫分离图案，设置在第一存储节点垫与第二存储节点垫之间；字线，设置在基底中以与第一有源部分和第二有源部分交叉；位线，与字线交叉；缓冲层，设置在垫分离图案上；以及掩模多晶硅图案，置于缓冲层与位线之间，其中，缓冲层包括第一缓冲层、第二缓冲层和第三缓冲层，第一缓冲层设置在垫分离图案上，第二缓冲层设置在第一缓冲层上，第三缓冲层设置在第二缓冲层上，并且第三缓冲层的宽度小于第一缓冲层的宽度和第二缓冲层的宽度中的每者。
根据本发明构思的实施例，一种半导体存储器装置包括：器件隔离图案，设置在基底上以提供第一有源部分至第三有源部分，第一有源部分至第三有源部分沿第一方向彼此相邻；第一杂质区域至第三杂质区域，分别设置在第一有源部分至第三有源部分上；字线，设置在基底中并与第一有源部分和第二有源部分交叉；字线覆盖图案，设置在字线上；位线接触件，设置在第一有源部分上；第一位线，位于位线接触件上并与字线交叉，其中，第一位线包括顺序地堆叠在位线接触件上的位线多晶硅图案、位线防扩散图案和位线互连图案；位线间隔件，设置在第一位线的侧表面上；位线覆盖图案，设置在第一位线的顶表面上；第一存储节点垫，设置在第二有源部分上；第二存储节点垫，设置在第三有源部分上；垫分离图案，设置在第一存储节点垫与第二存储节点垫之间；第二位线，设置在垫分离图案上；缓冲层，设置在第二位线与垫分离图案之间；掩模多晶硅图案，设置在缓冲层与第二位线之间；存储节点接触件，电连接到第一存储节点垫；接合垫，设置在存储节点接触件上；接合垫分离图案，设置在接合垫之间；以及数据存储图案，设置在接合垫上，其中，掩模多晶硅图案的侧表面与第二位线的侧表面基本对齐，并且掩模多晶硅图案与垫分离图案竖直地叠置。
附图说明
图1是示出根据本发明构思的实施例的半导体存储器装置的平面图。
图2是沿着图1的线A-A'和线B-B'截取的剖视图。
图3是图2的部分“M”的放大剖视图。
图4、图6、图8、图10、图12、图14、图16、图18、图20、图22、图24、图26、图28、图30、图32和图34是示出根据发明构思的实施例的制造半导体存储器装置的方法的平面图。
图5、图7、图9、图11、图13、图15、图17、图19、图21、图23、图25、图27、图29、图31、图33和图35分别是沿着图4、图6、图8、图10、图12、图14、图16、图18、图20、图22、图24、图26、图28、图30、图32和图34的线A-A'和线B-B'截取的剖视图。
图36是沿着图1的线A-A'和线B-B'截取以示出根据对比示例的半导体存储器装置的剖视图。
图37是沿着图1的线A-A'和线B-B'截取以示出根据本发明构思的实施例的半导体存储器装置的剖视图。
图38是图37的部分“M”的放大剖视图。
图39是沿着图1的线A-A'和线B-B'截取以示出根据本发明构思的实施例的半导体存储器装置的剖视图。
图40是图39的部分“M”的放大剖视图。
图41是沿着图1的线A-A'和线B-B'截取以示出根据本发明构思的实施例的半导体存储器装置的剖视图。
图42是图41的部分“M”的放大剖视图。
图43是沿着图1的线A-A'和线B-B'截取以示出根据本发明构思的实施例的半导体存储器装置的剖视图。
图44、图45、图46和图47各自是沿着图1的线A-A'和线B-B'截取以示出根据本发明构思的实施例的制造半导体存储器装置的方法的剖视图。
具体实施方式
图1是示出根据本发明构思的实施例的半导体存储器装置的平面图。图2是沿着图1的线A-A'和线B-B'截取的剖视图。图3是图2的部分“M”的放大剖视图。
参照图1和图2，器件隔离图案302可以设置在基底301上以限定有源部分ACT。每个有源部分ACT可以具有隔离的形状(isolated shape)。当在平面图中观看时，每个有源部分ACT可以具有在第一方向D1上伸长的条(或“杠”)形状或倒圆的形状。当在平面图中观看时，有源部分ACT可以是基底301的被器件隔离图案302围绕的部分。
基底301可以由半导体材料形成或包括半导体材料。有源部分ACT可以布置为在第一方向D1上彼此平行，每个有源部分ACT可以设置为具有与同其相邻的另一有源部分ACT的中心相邻的端部。器件隔离图案302可以由例如氧化硅、氮氧化硅和氮化硅中的至少一种形成或者包括例如氧化硅、氮氧化硅和氮化硅中的至少一种，并且可以具有单层结构或多层结构。器件隔离图案302的顶表面可以位于与有源部分ACT的顶表面基本相同的水平处；然而，本发明构思不限于此。在本发明构思的实施例中，器件隔离图案302的顶表面可以位于比有源部分ACT的顶表面低的水平处。
字线WL可以设置为与有源部分ACT交叉。字线WL可以设置在凹槽GR1中，凹槽GR1形成在器件隔离图案302和有源部分ACT的上部中。字线WL可以平行于与第一方向D1交叉的第二方向D2。字线WL可以由导电金属材料中的至少一种形成，或者包括导电金属材料中的至少一种。栅极介电层307可以设置在字线WL与凹槽GR1的内侧表面之间。字线WL的底表面可以具有非平坦(uneven)的轮廓。栅极介电层307可以包括例如热氧化物层、氮化硅层、氮氧化硅层和高k介电层中的至少一个。栅极介电层307的顶表面可以位于与有源部分ACT的顶表面相同的水平处。在本发明构思的实施例中，栅极介电层307的顶表面可以位于比有源部分ACT的顶表面低的水平处。
第一杂质区域3d可以在一对字线WL之间设置在有源部分ACT的一部分中，一对第二杂质区域3b可以设置在有源部分ACT的相对的边缘区域中。在本发明构思的实施例中，第一杂质区域3d和第二杂质区域3b可以掺杂有n型杂质。第一杂质区域3d可以对应于公共漏极区域，第二杂质区域3b可以对应于源极区域。字线WL和与其相邻的第一杂质区域3d和第二杂质区域3b可以构成晶体管。由于字线WL设置在凹槽GR1中，因此字线WL下方的沟道区域可以在给定的平面区域内具有增大的沟道长度。因此，可以能够使半导体存储器装置的短沟道效应最小化。
字线WL的顶表面可以比有源部分ACT的顶表面低。字线覆盖图案310可以分别设置在字线WL上。字线覆盖图案310可以是在字线WL的长度方向上延伸的呈线形状的图案，并且可以覆盖字线WL的顶表面。例如，字线覆盖图案310可以覆盖字线WL的整个顶表面。字线WL上的字线覆盖图案310可以设置于凹槽GR1的剩余部分。字线覆盖图案310可以由例如氮化硅形成或包括例如氮化硅。字线覆盖图案310的顶表面可以位于比栅极介电层307的顶表面和/或器件隔离图案302的顶表面高的水平处。
位线BL可以设置在基底301上。位线BL可以设置为与字线覆盖图案310和字线WL交叉。参照图1，位线BL可以与不平行于第一方向D1和第二方向D2的第三方向D3平行。位线BL可以包括彼此顺序地堆叠的位线多晶硅图案333、位线防扩散图案331和位线互连图案332。位线防扩散图案331可以由例如钛(Ti)、氮化钛(TiN)、氮化硅钛(TiSiN)、钽(Ta)、氮化钽(TaN)和氮化钨(WN)中的至少一种形成，或者包括例如钛(Ti)、氮化钛(TiN)、氮化硅钛(TiSiN)、钽(Ta)、氮化钽(TaN)和氮化钨(WN)中的至少一种。位线互连图案332可以由金属材料(例如，钨、铝、铜、钌和铱)中的至少一种形成，或者包括金属材料(例如，钨、铝、铜、钌和铱)中的至少一种。位线多晶硅图案333可以置于将在下面描述的位线接触件DC与位线防扩散图案331之间以及将在下面描述的掩模多晶硅图案MC与位线防扩散图案331之间。位线多晶硅图案333可以由掺杂的多晶硅形成或包括掺杂的多晶硅。位线覆盖图案337可以分别设置在位线BL上。位线覆盖图案337可以由绝缘材料(例如，氮化硅)形成或包括绝缘材料(例如，氮化硅)。
位线接触件DC可以设置在位线BL与有源部分ACT(例如，第一杂质区域3d)之间。在本发明构思的实施例中，位线接触件DC可以由掺杂的多晶硅形成或包括掺杂的多晶硅。当在平面图中观看时，位线接触件DC可以具有椭圆形形状或圆形形状。位线接触件DC可以设置在第一杂质区域3d上。例如，位线接触件DC可以与第一杂质区域3d接触。与示出的结构不同，例如，在位线接触件DC与位线多晶硅图案333之间可以没有可观察到的界面。
存储节点垫XP可以设置在具有第二杂质区域3b的有源部分ACT上。存储节点垫XP可以由掺杂的多晶硅形成或包括掺杂的多晶硅。当在平面图中观看时，存储节点垫XP可以具有类似矩形的形状。存储节点垫XP的与位线接触件DC相邻的侧表面可以沿远离位线接触件DC的方向凹陷。
位线间隔件SP可以设置为覆盖位线BL的侧表面和位线覆盖图案337的侧表面。位线间隔件SP可以包括间隔件衬垫(liner)321、第一间隔件323和第二间隔件325。间隔件衬垫321、第一间隔件323和第二间隔件325中的每个可以独立地由例如氧化硅、氮化硅、氮氧化硅和碳氧化硅(SiOC)中的一种形成或者包括例如氧化硅、氮化硅、氮氧化硅和碳氧化硅(SiOC)中的一种。在本发明构思的实施例中，间隔件衬垫321可以由相对于第一间隔件323具有蚀刻选择性的材料形成，或者包括相对于第一间隔件323具有蚀刻选择性的材料；例如，间隔件衬垫321可以由氮化硅形成或包括氮化硅，第一间隔件323可以由氧化硅形成或包括氧化硅。此外，间隔件衬垫321和第一间隔件323中的每个可以由氧化硅形成或包括氧化硅。第二间隔件325可以由相对于第一间隔件323具有蚀刻选择性的绝缘材料(例如，氮化硅)形成，或者包括相对于第一间隔件323具有蚀刻选择性的绝缘材料(例如，氮化硅)。
间隔件衬垫321可以延伸以覆盖接触孔DCH的内侧表面和底表面。接触孔DCH可以暴露第一杂质区域3d。例如，间隔件衬垫321可以覆盖位线接触件DC的侧表面、有源部分ACT的顶表面和存储节点垫XP的侧表面。第一间隙填充绝缘图案341可以设置在间隔件衬垫321上。第一间隙填充绝缘图案341可以由例如氧化硅形成或包括例如氧化硅。第二间隙填充绝缘图案343可以设置在第一间隙填充绝缘图案341上以填充接触孔DCH的剩余部分。第二间隙填充绝缘图案343可以由例如氮化硅形成或包括例如氮化硅。第一间隙填充绝缘图案341和第二间隙填充绝缘图案343可以由彼此不同的材料形成或包括彼此不同的材料。
垫分离图案38可以置于相邻的存储节点垫XP之间。垫分离图案38可以由绝缘材料(例如，氮化硅)形成或包括绝缘材料(例如，氮化硅)。垫分离图案38的底表面可以位于与器件隔离图案302的顶表面相同或比器件隔离图案302的顶表面低的水平处。在本发明构思的实施例中，垫分离图案38可以包括插入到器件隔离图案302中的部分。垫分离图案38的底表面可以位于与存储节点垫XP的底表面相同或比存储节点垫XP的底表面低的水平处。在本发明构思的实施例中，垫分离图案38的顶表面可以与存储节点垫XP的顶表面共面；然而，本发明构思不限于此。
掩模多晶硅图案MC可以设置在垫分离图案38与位线BL之间。在本发明构思的实施例中，掩模多晶硅图案MC可以由掺杂的多晶硅形成或包括掺杂的多晶硅。掩模多晶硅图案MC的侧表面可以与位线BL的侧表面对齐。与示出的结构不同，在掩模多晶硅图案MC与位线多晶硅图案333之间可以没有可观察到的界面。
缓冲层420可以置于垫分离图案38与掩模多晶硅图案MC之间。缓冲层420可以包括彼此顺序地堆叠的第一缓冲层407、第二缓冲层409和第三缓冲层411。第一缓冲层407、第二缓冲层409和第三缓冲层411可以由被选择为相对于彼此具有蚀刻选择性的绝缘材料形成，或者包括被选择为相对于彼此具有蚀刻选择性的绝缘材料。第一缓冲层407、第二缓冲层409和第三缓冲层411可以由彼此不同的材料形成或包括彼此不同的材料。例如，第一缓冲层407可以由氧化硅形成或包括氧化硅。第二缓冲层409可以由例如氮化硅形成或包括例如氮化硅。第三缓冲层411可以由例如氮氧化硅形成或包括例如氮氧化硅。
接触绝缘图案DCL可以设置在位线BL下方，并且可以置于位线接触件DC与垫分离图案38之间(例如，见图2的剖面B-B')。接触绝缘图案DCL可以包括第一接触绝缘图案403和第二接触绝缘图案405。第一接触绝缘图案403可以与垫分离图案38的侧表面、缓冲层420的侧表面和掩模多晶硅图案MC的侧表面接触。第一接触绝缘图案403可以沿着接触孔DCH的底表面延伸。第一接触绝缘图案403可以与栅极介电层307的顶表面接触。第一接触绝缘图案403可以与位线接触件DC的侧表面接触。第一接触绝缘图案403可以具有呈U形状的轮廓。第二接触绝缘图案405可以设置在第一接触绝缘图案403上以填充接触孔DCH的剩余部分。第二接触绝缘图案405可以通过第一接触绝缘图案403与位线接触件DC、垫分离图案38、缓冲层420和掩模多晶硅图案MC间隔开。第一接触绝缘图案403可以由例如氮化硅形成或包括例如氮化硅。例如，第二接触绝缘图案405可以由与间隔件衬垫321的材料相同的材料形成或包括与间隔件衬垫321的材料相同的材料。例如，第二接触绝缘图案405可以由氮化硅和氧化硅中的至少一种形成，或者包括氮化硅和氧化硅中的至少一种。
存储节点接触件BC可以设置在相邻的位线BL之间。存储节点接触件BC可以设置在相邻的位线BL之间的存储节点接触孔BCH(例如，见图35)中。存储节点接触件BC可以包括接触金属图案313和接触防扩散图案311，接触防扩散图案311设置为包围接触金属图案313的侧表面和底表面。接触防扩散图案311可以共形地覆盖存储节点接触孔BCH的侧表面和底表面。接触金属图案313和接触防扩散图案311两者可以由金属材料中的至少一种形成或包括金属材料中的至少一种。在本发明构思的实施例中，接触防扩散图案311可以由钛、氮化钛、氮化硅钛、钽、氮化钽和氮化钨中的至少一种形成，或者包括钛、氮化钛、氮化硅钛、钽、氮化钽和氮化钨中的至少一种。接触金属图案313可以由金属材料(例如，钨、铝和铜)中的至少一种形成，或者包括金属材料(例如，钨、铝和铜)中的至少一种。接触防扩散图案311的底表面可以具有非平坦的形状。接触金属图案313的底表面也可以具有非平坦的形状。例如，接触金属图案313的底表面可以是倒圆的。
在本发明构思的实施例中，存储节点垫XP可以与第二杂质区域3b接触。在这种情况下，可以能够显著降低存储节点接触件BC与第二杂质区域3b之间的接触电阻。此外，存储节点接触件BC可以由不含多晶硅的材料形成。在本发明构思的实施例中，存储节点接触件BC还可以包括设置在接触防扩散图案311下方的多晶硅图案，但即使在这种情况下，多晶硅图案也可以具有比传统情况下的尺寸小的尺寸。
如果存储节点接触件BC中的多晶硅的含量增大，则可能因为多晶硅的电阻比金属材料的电阻高而使tRDL(last data into row free charge time，最后数据进入行自由充电时间)故障增多。可以执行高温退火工艺以降低多晶硅的电阻，但退火工艺可能使位于由多晶硅形成的存储节点接触件BC与基底301(或存储节点垫)之间的界面处的空隙的风险增加，并因此可能使tRDL故障增多。然而，根据本发明构思的实施例，因为存储节点接触件BC包括不含多晶硅的金属材料，所以存储节点接触件BC可以具有低的电阻，因此，可以能够减少tRDL故障并省略高温退火工艺。这可以使得能够简化制造工艺。
存储节点接触件BC的底端可以比存储节点垫XP的顶表面低。欧姆接触层309可以置于存储节点接触件BC与存储节点垫XP之间。欧姆接触层309可以由金属硅化物(例如，硅化钴)形成或包括金属硅化物(例如，硅化钴)。欧姆接触层309的底表面可以具有非平坦的形状。例如，欧姆接触层309的底表面可以具有倒圆的形状。存储节点垫XP的与欧姆接触层309接触的接触表面(或顶表面)也可以具有非平坦的形状。例如，存储节点垫XP的与欧姆接触层309接触的接触表面可以具有凹形形状。由于不平坦的接触表面具有比平坦的接触表面的接触面积大的接触面积，因此可以能够降低存储节点接触件BC的电阻。因此，可以能够减少tRDL故障。
接触防扩散图案311的顶表面311_U可以位于与位线覆盖图案337的顶表面337_U相同的水平处(即，与位线覆盖图案337的顶表面337_U共面)。此外，接触金属图案313的顶表面也可以位于与接触防扩散图案311的顶表面311_U相同的水平处(即，与接触防扩散图案311的顶表面311_U共面)。接合垫(landing pad，或“着陆垫”)LP可以分别位于存储节点接触件BC上。当在平面图中观看时，接合垫LP可以是彼此间隔开的呈岛形状的图案。六个接合垫LP可以设置为具有包围一个接合垫LP的六边形形状。接合垫LP可以布置为形成蜂窝形状。
接合垫LP可以设置在接触防扩散图案311的顶表面311_U、位线覆盖图案337的顶表面337_U和接触金属图案313的顶表面上。例如，接合垫LP可以与接触防扩散图案311的顶表面311_U、位线覆盖图案337的顶表面337_U和接触金属图案313的顶表面接触。接合垫LP可以由与接触金属图案313的材料相同的材料形成或包括与接触金属图案313的材料相同的材料。接合垫分离图案LPS可以设置在接合垫LP之间。接合垫分离图案LPS的部分可以延伸到位于相邻的存储节点接触件BC和位线间隔件SP之间的区域中。此外，接合垫分离图案LPS可以在位线覆盖图案337与存储节点接触件BC之间延伸。因此，接合垫分离图案LPS的底端可以比位线间隔件SP的顶端低。
数据存储图案DSP可以分别设置在接合垫LP上。每个数据存储图案DSP可以是包括底电极、介电层和顶电极的电容器。在这种情况下，半导体存储器装置可以是动态随机存取存储器(DRAM)装置。此外，数据存储图案DSP可以包括磁性隧道结图案。在这种情况下，半导体存储器装置可以是磁性随机存取存储器(MRAM)装置。在本发明构思的实施例中，数据存储图案DSP可以由相变材料或可变电阻材料形成，或者包括相变材料或可变电阻材料。在这种情况下，半导体存储器装置可以是相变随机存取存储器(PRAM)装置或电阻式随机存取存储器(ReRAM)装置。
参照图3，第三缓冲层411的宽度可以是第一宽度W1。在本发明构思的实施例中，第一宽度W1可以是均匀的，而与高度或竖直水平无关。例如，第三缓冲层411的侧表面可以与掩模多晶硅图案MC的侧表面基本对齐。第三缓冲层411的侧表面和掩模多晶硅图案MC的侧表面可以与第二缓冲层409的顶表面基本垂直。在本发明构思的实施例中，第一宽度W1可以在朝向基底301的方向上逐渐增大。第三缓冲层411和掩模多晶硅图案MC可以从存储节点垫XP水平地偏移。第三缓冲层411和掩模多晶硅图案MC可以与垫分离图案38竖直地叠置。
当在第二方向D2上测量时，第一缓冲层407和第二缓冲层409中的每个的宽度可以比第三缓冲层411的宽度大。第一缓冲层407和第二缓冲层409中的每个的一部分可以与存储节点垫XP竖直地叠置。例如，第二缓冲层409可以覆盖第一缓冲层407的整个顶表面。第二缓冲层409的顶表面可以覆盖有位线间隔件SP。第一缓冲层407和第二缓冲层409中的每个的厚度可以是基本均匀的，而与水平位置无关。第一缓冲层407和第二缓冲层409中的每个的侧表面可以与存储节点接触件BC叠置。例如，第一缓冲层407和第二缓冲层409中的每个的侧表面可以与存储节点接触件BC接触。第三缓冲层411的侧表面可以与间隔件衬垫321叠置。例如，第三缓冲层411的侧表面可以与间隔件衬垫321接触。
掩模多晶硅图案MC的顶表面和位线接触件DC的顶表面可以位于基本相同的水平处。掩模多晶硅图案MC的厚度可以大于第一缓冲层407、第二缓冲层409和第三缓冲层411中的每个的厚度。在本发明构思的实施例中，第一缓冲层407、第二缓冲层409和第三缓冲层411可以具有彼此基本相同的厚度。
在如将描述的不设置掩模多晶硅图案MC和第三缓冲层411的情况下，为了使形成位线BL(例如，见图36)的工艺的稳定性增加，第二缓冲层409可以形成为具有一定厚度(例如，增大的厚度)。如果第二缓冲层409的厚度增大，则第二缓冲层409也会在蚀刻位线BL的工艺中被蚀刻，从而具有倾斜的侧表面。因此，第一缓冲层407的顶表面会被暴露，并且存储节点垫XP上的第一缓冲层407也会在后续工艺中被蚀刻。在这种情况下，存储节点垫XP上的第一缓冲层407会具有增大的厚度分布，并且会难以将存储节点接触件BC与存储节点垫XP之间的接触面积实现为期望值。由于第二缓冲层409形成为具有倾斜的侧表面，因此第二缓冲层409的一部分会与存储节点垫XP竖直地叠置。这会导致存储节点垫XP的顶表面在形成存储节点接触件BC时暴露的面积减小。在这种情况下，会使存储节点接触件BC与存储节点垫XP之间的接触面积减小，因此，会使半导体存储器装置的电特性劣化。
根据本发明构思的实施例，如将在下面更详细地描述的，掩模多晶硅图案MC和第三缓冲层411可以用于防止在形成位线BL时第二缓冲层409被蚀刻。因此，即使当第二缓冲层409未形成为具有增大的厚度时，也可以能够使形成位线BL的工艺的稳定性增加，此外，由于第二缓冲层409，可以能够防止第一缓冲层407在后续工艺中被暴露和蚀刻。结果，可以能够容易地实现存储节点接触件BC与存储节点垫XP之间的期望的接触面积。此外，由于掩模多晶硅图案MC的侧表面和第三缓冲层411的侧表面彼此竖直地对齐，因此可以增大存储节点垫XP的顶表面在形成存储节点接触件BC时暴露的面积。结果，可以增大存储节点接触件BC与存储节点垫XP之间的接触面积，这可以能够提高半导体存储器装置的电特性。
图4、图6、图8、图10、图12、图14、图16、图18、图20、图22、图24、图26、图28、图30、图32和图34是示出根据本发明构思的实施例的制造半导体存储器装置的方法的平面图。图5、图7、图9、图11、图13、图15、图17、图19、图21、图23、图25、图27、图29、图31、图33和图35分别是沿着图4、图6、图8、图10、图12、图14、图16、图18、图20、图22、图24、图26、图28、图30、图32和图34的线A-A'和线B-B'截取的剖视图。
参照图4和图5，器件隔离图案302可以形成在基底301上，并且可以限定有源部分ACT。例如，可以在基底301上形成器件隔离沟槽，并且可以形成器件隔离图案302以填充器件隔离沟槽。可以将有源部分ACT和器件隔离图案302图案化以形成凹槽GR1。凹槽GR1的底表面可以具有非平坦的形状。可以在凹槽GR1中共形地形成栅极介电层307。例如，可以通过热氧化工艺、化学气相沉积工艺和/或原子层沉积工艺来形成栅极介电层307。可以形成栅极导电层以填充凹槽GR1，然后，可以对栅极导电层进行回蚀，以形成字线WL。可以将一对字线WL形成为与有源部分ACT交叉。通过在基底301上形成绝缘层(例如，氮化硅层)以填充凹槽GR1，并且蚀刻绝缘层，可以分别在字线WL上形成字线覆盖图案310。通过经由使用字线覆盖图案310和器件隔离图案302作为掩模将掺杂剂注入有源部分ACT中，可以形成第一杂质区域3d和第二杂质区域3b。
可以在基底301的顶表面上形成第一导电层20。例如，可以在基底301的整个顶表面上形成第一导电层20。第一导电层20可以是例如掺杂的多晶硅层。第一导电层20的形成可以包括沉积多晶硅层，并通过离子注入工艺用杂质对多晶硅层进行掺杂。此外，可以通过沉积多晶硅层来形成第一导电层20，这里，在多晶硅层的沉积工艺期间，可以用杂质对多晶硅层进行原位掺杂。
参照图6和图7，可以在第一导电层20上形成第一掩模图案MK1。第一掩模图案MK1可以由相对于第一导电层20具有蚀刻选择性的材料(例如，氧化硅、氮化硅和氮氧化硅中的一种)形成，或者包括相对于第一导电层20具有蚀刻选择性的材料(例如，氧化硅、氮化硅和氮氧化硅中的一种)。第一掩模图案MK1可以是矩形图案，并且可以在第二方向D2和第三方向D3上二维地布置以形成阵列。第一掩模图案MK1可以与第二杂质区域3b竖直地叠置。通过经由使用第一掩模图案MK1作为蚀刻掩模对第一导电层20进行蚀刻，可以形成第一导电图案20p以及第一导电图案20p之间的间隙区域GP。可以将间隙区域GP形成为部分地暴露器件隔离图案302、有源部分ACT、字线覆盖图案310和栅极介电层307。
参照图8和图9，可以选择性地去除器件隔离图案302的上部。在该步骤中，也可以部分地去除栅极介电层307。例如，可以去除栅极介电层307的上部。例如，选择性地去除器件隔离图案302的上部的工艺可以是通过使用用于氧化硅的蚀刻剂(例如，氢氟酸(HF))来执行的湿蚀刻工艺。也可以部分地暴露字线覆盖图案310的侧表面。此外，也可以部分地去除具有第一杂质区域3d的有源部分ACT的上部。
通过形成垫分离层以填充间隙区域GP，并且通过执行回蚀工艺，可以在间隙区域GP中形成垫分离图案38。当在平面图中观看时，垫分离图案38可以具有格子(lattice)形状。垫分离图案38可以由例如氮化硅形成或包括例如氮化硅。
参照图10和图11，可以去除第一掩模图案MK1以暴露第一导电图案20p的顶表面。可以在第一导电图案20p和垫分离图案38上形成缓冲层420。缓冲层420可以包括彼此顺序地堆叠的第一缓冲层407、第二缓冲层409和第三缓冲层411。在本发明构思的实施例中，第一缓冲层407可以由氧化硅形成或包括氧化硅，第二缓冲层409可以由氮化硅形成或包括氮化硅。第三缓冲层411可以由氮氧化硅形成或包括氮氧化硅。
参照图12和图13，可以在缓冲层420上形成第二导电层30。例如，第二导电层30可以是掺杂的多晶硅层。第二导电层30的形成可以包括沉积多晶硅层，并通过离子注入工艺对多晶硅层进行掺杂。此外，可以通过沉积多晶硅层来形成第二导电层30，这里，在多晶硅层的沉积工艺期间，可以用杂质对多晶硅层进行原位掺杂。
参照图14和图15，可以在第二导电层30上形成第二掩模图案。可以使用第二掩模图案作为蚀刻掩模来蚀刻第一杂质区域3d上的第二导电层30、缓冲层420和垫分离图案38。因此，可以形成接触孔DCH，以暴露第一杂质区域3d。接触孔DCH的宽度可以随着到基底301的距离减小而减小。这里，可以部分地蚀刻与垫分离图案38相邻的第一导电图案20p，以形成存储节点垫XP。可以蚀刻第二导电层30，以形成彼此间隔开的第二导电图案30p。
参照图16和图17，可以在基底301上共形地形成第一接触绝缘层。在本发明构思的实施例中，第一接触绝缘层可以由氮化硅形成或包括氮化硅。可以蚀刻第一接触绝缘层的一部分，以暴露第一杂质区域3d。可以在基底301的整个顶表面上共形地形成牺牲层。牺牲层可以由相对于第一接触绝缘层具有蚀刻选择性的材料形成，或者包括相对于第一接触绝缘层具有蚀刻选择性的材料。在本发明构思的实施例中，牺牲层可以由氧化硅形成或包括氧化硅。可以选择性地蚀刻牺牲层的一部分，以暴露第一杂质区域3d以及第一接触绝缘层的顶表面。可以在基底301的整个顶表面上共形地形成第二接触绝缘层。第二接触绝缘层可以由与第一接触绝缘层的材料相同的材料形成，或者包括与第一接触绝缘层的材料相同的材料。可以选择性地蚀刻第二接触绝缘层的一部分，以暴露第一杂质区域3d、牺牲层以及第一接触绝缘层的顶表面。结果，可以将第一接触绝缘图案403和牺牲图案404形成为顺序地覆盖接触孔DCH的内侧表面。第一接触绝缘图案403可以具有呈U形状的轮廓。牺牲图案404可以通过第一接触绝缘图案403与接触孔DCH的内侧表面间隔开。牺牲图案404的顶表面可以位于比第一接触绝缘图案403的最上表面低的水平处。
参照图18和图19，可以在基底301上形成第三导电层40。例如，可以在基底301的整个顶表面上形成第三导电层40。在本发明构思的实施例中，第三导电层40可以是掺杂的多晶硅层。可以将第三导电层40形成为填充接触孔DCH的剩余部分。第三导电层40的顶表面可以位于比第二导电图案30p的顶表面高的水平处。
参照图20和图21，可以对第三导电层40执行平坦化工艺。可以执行平坦化工艺，使得第一接触绝缘图案403的顶表面位于与牺牲图案404的顶表面基本相同的水平处。可以执行平坦化工艺，以暴露第一接触绝缘图案403的顶表面和牺牲图案404的顶表面。作为平坦化工艺的结果，可以蚀刻第三导电层40以在接触孔DCH中形成初步位线接触件DCp。作为平坦化工艺的结果，可以蚀刻第二导电图案30p以在缓冲层420上形成初步掩模多晶硅图案MCp。
参照图22和图23，可以在基底301的顶表面上顺序地形成多晶硅层、位线扩散阻挡层、位线互连层和位线覆盖层。例如，可以在基底301的整个顶表面上顺序地形成多晶硅层、位线扩散阻挡层、位线互连层和位线覆盖层。在本发明构思的实施例中，多晶硅层可以掺杂有杂质。
可以在位线覆盖层上形成第三掩模图案。可以使用第三掩模图案作为蚀刻掩模来顺序地蚀刻位线覆盖层、位线互连层、位线扩散阻挡层和多晶硅层。因此，可以形成位线覆盖图案337、位线互连图案332、位线防扩散图案331和初步位线多晶硅图案333p。可以通过蚀刻工艺使初步位线多晶硅图案333p的顶表面暴露。初步位线多晶硅图案333p的暴露的顶表面可以位于比位线防扩散图案331的底表面低的水平处。
参照图24和图25，可以顺序地形成第一保护间隔件413和第二保护间隔件415，以覆盖位线覆盖图案337的侧表面、位线互连图案332的侧表面、位线防扩散图案331的侧表面和初步位线多晶硅图案333p的侧表面。第一保护间隔件413和第二保护间隔件415可以由相对于彼此具有蚀刻选择性的材料形成，或者包括相对于彼此具有蚀刻选择性的材料。在本发明构思的实施例中，第一保护间隔件413可以由氮化硅形成或包括氮化硅，第二保护间隔件415可以由SiOC形成或包括SiOC。
可以通过使用位线覆盖图案337、位线互连图案332、位线防扩散图案331、第一保护间隔件413和第二保护间隔件415作为蚀刻掩模来去除初步位线多晶硅图案333p的一部分。因此，可以使第一接触绝缘图案403的顶表面、牺牲图案404的顶表面和初步掩模多晶硅图案MCp的顶表面暴露于外部。
参照图26和图27，可以去除牺牲图案404以形成空隙区域VD。空隙区域VD可以形成在第一接触绝缘图案403上。当去除牺牲图案404时，也可以去除第二保护间隔件415，以暴露第一保护间隔件413的侧表面。第一保护间隔件413可以保护位线覆盖图案337、位线互连图案332和位线防扩散图案331。空隙区域VD还可以形成在位于初步位线多晶硅图案333p下方的区域中。
参照图28和图29，可以去除第一保护间隔件413。通过使用位线覆盖图案337作为蚀刻掩模来蚀刻初步位线多晶硅图案333p，可以形成位线多晶硅图案333。这里，由于空隙区域VD的存在，可以容易地将用于蚀刻初步位线多晶硅图案333p的蚀刻剂供应到接触孔DCH中，这可以使位线多晶硅图案333能够具有基本均匀的宽度而与高度或竖直水平无关。第一接触绝缘图案403可以防止存储节点垫XP在蚀刻工艺期间被蚀刻。在本发明构思的实施例中，可以在蚀刻工艺期间去除第一接触绝缘图案403的覆盖存储节点垫XP的侧表面的部分。
在蚀刻工艺中，也可以使用位线覆盖图案337作为蚀刻掩模来蚀刻初步掩模多晶硅图案MCp和初步位线接触件DCp。结果，可以形成掩模多晶硅图案MC和位线接触件DC。此外，在蚀刻工艺中，也可以通过使用位线覆盖图案337作为蚀刻掩模来蚀刻第三缓冲层411。可以将第三缓冲层411形成为暴露第二缓冲层409的顶表面。作为示例，可以将第三缓冲层411蚀刻为具有与掩模多晶硅图案MC的侧表面基本对齐的侧表面。
参照图30和图31，可以在基底301的顶表面上共形地形成间隔件衬垫321。例如，可以在基底301的整个顶表面上共形地形成间隔件衬垫321。这里，间隔件衬垫321的一部分可以构成填充位于位线BL下方的空隙区域VD的第二接触绝缘图案405。间隔件衬垫321可以由例如氮化硅和氧化硅中的至少一种形成，或者包括例如氮化硅和氧化硅中的至少一种。可以在间隔件衬垫321上共形地形成第一间隙填充绝缘图案341。第一间隙填充绝缘图案341可以由例如氧化硅形成或包括例如氧化硅。可以在第一间隙填充绝缘图案341上形成第二间隙填充绝缘图案343。第二间隙填充绝缘图案343可以填充接触孔DCH的剩余部分。第二间隙填充绝缘图案343可以沿着第一间隙填充绝缘图案341的侧表面延伸。第二间隙填充绝缘图案343可以由例如氮化硅形成或包括例如氮化硅。
参照图32和图33，可以选择性地去除第一间隙填充绝缘图案341和第二间隙填充绝缘图案343中的每个的一部分，以暴露间隔件衬垫321。在本发明构思的实施例中，第一间隙填充绝缘图案341和第二间隙填充绝缘图案343可以具有位于基本相同的水平处的顶表面。可以将第一间隙填充绝缘图案341和第二间隙填充绝缘图案343形成为填充接触孔DCH。
参照图34和图35，可以在基底301上共形地形成第一间隔件层，然后，可以对第一间隔件层进行回蚀，以形成覆盖间隔件衬垫321的侧表面的第一间隔件323。例如，可以在基底301的整个顶表面上共形地形成第一间隔层。这里，也可以蚀刻第一间隙填充绝缘图案341、第二间隙填充绝缘图案343、间隔件衬垫321、第一缓冲层407和第二缓冲层409，以暴露存储节点垫XP的顶表面。可以在基底301的顶表面上共形地形成第二间隔件层，并且可以对第二间隔件层进行回蚀，以形成覆盖第一间隔件323的侧表面的第二间隔件325。例如，可以在基底301的整个顶表面上共形地形成第二间隔层。这里，可以选择性地去除第二间隔层的覆盖存储节点垫XP的部分，以暴露存储节点垫XP的顶表面。结果，可以形成位线间隔件SP。可以在相邻的位线间隔件SP之间形成存储节点接触孔BCH，以暴露存储节点垫XP的顶表面。
返回参照图1至图3，可以在基底301的顶表面上顺序地形成接触扩散阻挡层和接触金属层，以填充存储节点接触孔BCH。例如，可以在基底301的整个顶表面上顺序地形成接触扩散阻挡层和接触金属层。接触扩散阻挡层和接触金属层两者可以由金属材料中的至少一种形成或包括金属材料中的至少一种，并且可以通过在比退火工艺(例如，在约1000℃的温度下的退火工艺)中的温度低的温度(例如，数百摄氏度(以约300℃至400℃为例)的温度)下执行的沉积工艺来形成，在这种情况下，可以能够减少工艺故障。
可以执行平坦化工艺，以暴露位线覆盖图案337的顶表面并形成接触防扩散图案311和接触金属图案313。接触防扩散图案311和接触金属图案313可以构成存储节点接触件BC。可以在存储节点接触件BC和位线覆盖图案337上形成第四导电层，然后，可以对第四导电层进行蚀刻，以形成接合垫LP。可以在接合垫LP之间形成沟槽。通过用绝缘层填充沟槽，并且对绝缘层执行回蚀工艺或CMP工艺，可以形成接合垫分离图案LPS。可以在接合垫LP上形成数据存储图案DSP。
图36是沿着图1的线A-A'和线B-B'截取以示出根据对比示例的半导体存储器装置的剖视图。在下面就对比示例的描述中，为了简洁描述，可以通过相同的附图标记来标识先前参照图1至图3描述的元件，而不重复它们的重叠描述。
参照图36，根据对比示例的半导体存储器装置可以不包括掩模多晶硅图案MC和第三缓冲层411(例如，见图27)。在对比示例中，缓冲层420可以包括第一缓冲层407和第二缓冲层409。第一缓冲层407可以包括例如氧化硅，第二缓冲层409可以包括例如氮化硅。第二缓冲层409的厚度可以大于参照图27描述的第二缓冲层409的厚度。
在未设置掩模多晶硅图案MC和第三缓冲层411的情况下，第二缓冲层409可以形成得厚(例如，具有相对高的厚度)，以使形成位线BL的工艺的稳定性增加。如果第二缓冲层409的厚度增大，则第二缓冲层409也会在蚀刻位线BL的工艺中被蚀刻，从而具有倾斜的侧表面。因此，第一缓冲层407的顶表面会暴露，并且位于存储节点垫XP上的第一缓冲层407也会在后续工艺中被蚀刻。在这种情况下，存储节点垫XP上的第一缓冲层407会具有增大的厚度分布，并且会难以将存储节点接触件BC与存储节点垫XP之间的接触面积实现为期望值。由于第二缓冲层409形成为具有倾斜的侧表面，因此第二缓冲层409的一部分可能与存储节点垫XP竖直地叠置。这会导致存储节点垫XP的顶表面在形成存储节点接触件BC时暴露的面积减小。在这种情况下，存储节点接触件BC与存储节点垫XP之间的接触面积会减小，因此，会使半导体存储器装置的电特性劣化。
根据本发明构思的实施例，掩模多晶硅图案MC和第三缓冲层411可以防止第二缓冲层409在形成位线BL的步骤(例如，见图29)中被蚀刻。因此，即使当第二缓冲层409未形成得厚时，也可以能够使形成位线BL的工艺的稳定性增加，此外，由于第二缓冲层409，可以能够防止第一缓冲层407在后续工艺中被暴露和蚀刻。结果，可以能够容易地实现存储节点接触件BC与存储节点垫XP之间的期望的接触面积。此外，由于掩模多晶硅图案MC的侧表面和第三缓冲层411的侧表面彼此竖直地对齐，因此可以增大存储节点垫XP的顶表面在形成存储节点接触件BC时暴露的面积。结果，可以增大存储节点接触件BC与存储节点垫XP之间的接触面积，这可以使得能够提高半导体存储器装置的电特性。
图37是沿着图1的线A-A'和线B-B'截取以示出根据本发明构思的实施例的半导体存储器装置的剖视图。图38是图37的部分“M”的放大剖视图。在下面就本实施例的描述中，为了简洁描述，可以通过相同的附图标记来标识先前参照图1至图3描述的元件，而不重复它们的重叠描述。
参照图37和图38，缓冲层420可以具有单层结构。例如，缓冲层420可以由氧化硅形成或包括氧化硅。当形成位线BL时，掩模多晶硅图案MC可以用作可保护缓冲层420的掩模。因此，可以能够防止缓冲层420在形成位线BL时被蚀刻。
图39是沿着图1的线A-A'和线B-B'截取以示出根据本发明构思的实施例的半导体存储器装置的剖视图。图40是图39的部分“M”的放大剖视图。在下面就本实施例的描述中，为了简洁描述，可以通过相同的附图标记来标识先前参照图1至图3描述的元件，而不重复它们的重叠描述。
参照图39和图40，缓冲层420可以包括第一缓冲层407和第二缓冲层409。第一缓冲层407和第二缓冲层409可以与参照图1至图3描述的第一缓冲层407和第二缓冲层409基本相同。在本实施例中，可以省略第三缓冲层411。掩模多晶硅图案MC可以设置在第二缓冲层409的顶表面上。例如，掩模多晶硅图案MC可以与第二缓冲层409的顶表面接触。
当形成位线BL时，掩模多晶硅图案MC可以用作用于保护缓冲层420的掩模。因此，当形成位线BL时，可以能够具有第二缓冲层409的倾斜的侧表面，从而防止第一缓冲层407的顶表面被暴露。
图41是沿着图1的线A-A'和线B-B'截取以示出根据本发明构思的实施例的半导体存储器装置的剖视图。图42是图41的部分“M”的放大剖视图。在下面就本实施例的描述中，为了简洁描述，可以通过相同的附图标记来标识先前参照图1至图3描述的元件，而不重复它们的重叠描述。
参照图41和图42，缓冲层420可以包括彼此顺序地堆叠的第一缓冲层407、第二缓冲层409和第三缓冲层411。第一缓冲层407、第二缓冲层409和第三缓冲层411可以与参照图1至图3描述的第一缓冲层407、第二缓冲层409和第三缓冲层411基本相同。缓冲层420还可以包括设置在第一缓冲层407下方的第四缓冲层412。第四缓冲层412可以由与第二缓冲层409的材料相同的材料形成，或者包括与第二缓冲层409的材料相同的材料。在本发明构思的实施例中，第四缓冲层412可以由氮化硅形成或包括氮化硅。第四缓冲层412的厚度可以比掩模多晶硅图案MC的厚度小。第四缓冲层412的宽度可以比第三缓冲层411的宽度大。
当形成位线BL时，掩模多晶硅图案MC和第三缓冲层411可以用作用于保护第二缓冲层409的掩模。因此，可以能够防止第二缓冲层409具有倾斜的侧表面，从而防止第一缓冲层407的顶表面在形成位线BL时被暴露。
图43是沿着图1的线A-A'和线B-B'截取以示出根据本发明构思的实施例的半导体存储器装置的剖视图。在下面就本实施例的描述中，为了简洁描述，可以通过相同的附图标记来标识先前参照图1至图3描述的元件，而不重复它们的重叠描述。
参照图43，第一接触绝缘图案403、牺牲图案404、第二接触绝缘图案405和第三接触绝缘图案406可以设置在接触孔DCH中。牺牲图案404可以置于第一接触绝缘图案403与第三接触绝缘图案406之间。牺牲图案404可以由与参照图17描述的牺牲图案404的材料相同的材料形成，或者包括与参照图17描述的牺牲图案404的材料相同的材料。例如，牺牲图案404可以不与接触孔DCH的内侧表面接触。在本发明构思的实施例中，牺牲图案404可以由氧化硅形成或包括氧化硅。牺牲图案404可以与接触孔DCH的底表面接触。牺牲图案404可以位于接触孔DCH的底端处。
第二接触绝缘图案405可以设置在位线BL与牺牲图案404之间。第二接触绝缘图案405可以与参照图1至图3描述的第二接触绝缘图案405基本相同。
第三接触绝缘图案406可以设置在位线BL下方，并且可以置于位线接触件DC与第二接触绝缘图案405之间以及位线接触件DC与牺牲图案404之间。第三接触绝缘图案406可以置于第一间隙填充绝缘图案341与牺牲图案404之间。第三接触绝缘图案406可以由与第一接触绝缘图案403的材料相同的材料形成，或者包括与第一接触绝缘图案403的材料相同的材料。第三接触绝缘图案406可以由例如氮化硅形成或包括例如氮化硅。
图44至图47各自是沿着图1的线A-A'和线B-B'截取以示出根据本发明构思的实施例的制造半导体存储器装置的方法的剖视图。
参照图44，在参照图4至图15描述的工艺之后，可以在基底301的整个顶表面上共形地形成第一接触绝缘层。在本发明构思的实施例中，第一接触绝缘层可以由氮化硅形成或包括氮化硅。可以蚀刻第一接触绝缘层的覆盖接触孔DCH的底表面的部分，以暴露第一杂质区域3d。可以在基底301的顶表面上共形地形成牺牲层。例如，可以在基底301的整个顶表面上共形地形成牺牲层。牺牲层可以由相对于第一接触绝缘层具有蚀刻选择性的材料形成，或者包括相对于第一接触绝缘层具有蚀刻选择性的材料。在本发明构思的实施例中，牺牲层可以由氧化硅形成或包括氧化硅。可以选择性地蚀刻牺牲层的覆盖接触孔DCH的底表面的部分，以暴露第一杂质区域3d以及第一接触绝缘层的顶表面。可以在基底301的顶表面上共形地形成第二接触绝缘层。例如，可以在基底301的整个顶表面上共形地形成第二接触绝缘层。第二接触绝缘层可以由与第一接触绝缘层的材料相同的材料形成，或者包括与第一接触绝缘层的材料相同的材料。可以选择性地蚀刻第二接触绝缘层的一部分，以暴露第一杂质区域3d、牺牲层的顶表面以及第一接触绝缘层的顶表面。结果，可以形成第一接触绝缘图案403、牺牲图案404和第三接触绝缘图案406以顺序地覆盖接触孔DCH的内侧表面。牺牲图案404可以置于第一接触绝缘图案403与第三接触绝缘图案406之间。牺牲图案404可以设置在接触孔DCH的底表面上。例如，牺牲图案404的底表面可以与接触孔DCH的底表面接触。牺牲图案404的顶表面和第三接触绝缘图案406的顶表面可以位于比第一接触绝缘图案403的顶表面低的水平处。
参照图45，在参照图18至图25描述的工艺之后，可以去除牺牲图案404的上部，以形成空隙区域VD。空隙区域VD可以形成在牺牲图案404上。牺牲图案404的顶表面可以位于比第一接触绝缘图案403的顶表面和第三接触绝缘图案406的顶表面低的水平处。也可以将第二保护间隔件415与牺牲图案404的上部一起去除。
参照图46，可以去除第一保护间隔件413。通过使用位线覆盖图案337作为蚀刻掩模来蚀刻初步位线多晶硅图案333p，可以形成位线多晶硅图案333。第一接触绝缘图案403可以在蚀刻工艺中保护存储节点垫XP，并且可以防止存储节点垫XP被蚀刻。在本发明构思的实施例中，在蚀刻工艺期间，可以去除第一接触绝缘图案403的覆盖存储节点垫XP的侧表面的上部。
在蚀刻工艺中，也可以使用位线覆盖图案337作为蚀刻掩模来蚀刻初步掩模多晶硅图案MCp和初步位线接触件DCp。结果，可以形成掩模多晶硅图案MC和位线接触件DC。此外，在蚀刻工艺中，也可以使用位线覆盖图案337作为蚀刻掩模来蚀刻第三缓冲层411。第二缓冲层409的顶表面可以被第三缓冲层411暴露。在本发明构思的实施例中，第三缓冲层411的侧表面可以与掩模多晶硅图案MC的侧表面基本对齐。
参照图47，在参照图30至图33描述的工艺之后，可以在基底301的整个顶表面上共形地形成第一间隔件层，然后，可以对第一间隔件层进行回蚀，以形成覆盖间隔件衬垫321的侧表面的第一间隔件323。这里，也可以蚀刻第一间隙填充绝缘图案341、第二间隙填充绝缘图案343、间隔件衬垫321、第一缓冲层407和第二缓冲层409，以暴露存储节点垫XP的顶表面。可以在基底301的整个顶表面上共形地形成第二间隔件层，并且可以对第二间隔件层进行回蚀，以形成覆盖第一间隔件323的侧表面的第二间隔件325。这里，可以选择性地去除第二间隔层的覆盖存储节点垫XP的部分，以暴露存储节点垫XP的顶表面。结果，可以形成位线间隔件SP。可以在相邻的位线间隔件SP之间形成存储节点接触孔BCH，以暴露存储节点垫XP的顶表面。当形成间隔件衬垫321时，可以在空隙区域VD中形成第二接触绝缘图案405。
返回参照图43，可以形成接触防扩散图案311和接触金属图案313以填充存储节点接触孔BCH。接触防扩散图案311和接触金属图案313可以构成存储节点接触件BC。可以在存储节点接触件BC和位线覆盖图案337上形成接合垫LP。可以在接合垫LP之间形成沟槽。通过用绝缘层填充沟槽，并且对绝缘层执行回蚀工艺或CMP工艺，可以形成接合垫分离图案LPS。可以在接合垫LP上形成数据存储图案DSP。
根据本发明构思的实施例，可以形成掩模多晶硅图案和第三缓冲层，以防止第二缓冲层在形成位线的工艺中被蚀刻。因此，即使当第二缓冲层未形成得厚时，也可以能够使形成位线的工艺的稳定性增加，并且可以能够防止第一缓冲层通过第二缓冲层被暴露并在后续工艺中被蚀刻。结果，可以能够容易地实现存储节点接触件与存储节点垫之间的期望的接触面积。此外，由于掩模多晶硅图案和第三缓冲层形成为具有彼此竖直地对齐的侧表面，因此可以能够增大存储节点垫的顶表面在形成存储节点接触件的工艺中暴露的面积。结果，存储节点接触件与存储节点垫之间的接触面积可以增大，这可以使得能够提高半导体存储器装置的电特性。
尽管已经参照本发明构思的示例实施例具体地示出和描述了本发明构思，但对本领域普通技术人员将清楚的是，在不脱离本发明构思的精神和范围的情况下，可以对其做出形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
器件隔离图案，设置在基底上以提供第一有源部分和第二有源部分；
第一存储节点垫，设置在第一有源部分上；
第二存储节点垫，设置在第二有源部分上；
垫分离图案，设置在第一存储节点垫与第二存储节点垫之间；
字线，设置在基底中以与第一有源部分和第二有源部分交叉；
位线，设置在垫分离图案上并与字线交叉；
缓冲层，设置在垫分离图案上；以及
掩模多晶硅图案，置于缓冲层与位线之间，
其中，掩模多晶硅图案的侧表面与位线的侧表面基本对齐，并且
掩模多晶硅图案与垫分离图案竖直地叠置。
2.根据权利要求1所述的半导体存储器装置，其中，第一存储节点垫的顶表面与垫分离图案的顶表面基本共面。
3.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
存储节点接触件，设置在位线的一侧处以与第一存储节点垫相邻；以及
欧姆接触层，置于存储节点接触件与第一存储节点垫之间。
4.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括置于位线与第二有源部分之间的位线接触件，
其中，位线接触件的顶表面位于与掩模多晶硅图案的顶表面基本相同的水平处。
5.根据权利要求4所述的半导体存储器装置，所述半导体存储器装置还包括：
第一间隙填充绝缘图案，设置在位线接触件与第一存储节点垫之间；以及
第二间隙填充绝缘图案，设置在第一间隙填充绝缘图案上，
其中，第一间隙填充绝缘图案和第二间隙填充绝缘图案包括彼此不同的材料。
6.根据权利要求1所述的半导体存储器装置，其中，缓冲层包括：
第一缓冲层，设置在垫分离图案上；
第二缓冲层，设置在第一缓冲层上；以及
第三缓冲层，设置在第二缓冲层上，
其中，第三缓冲层的宽度小于第一缓冲层的宽度和第二缓冲层的宽度中的每者。
7.根据权利要求6所述的半导体存储器装置，其中，第三缓冲层的侧表面与掩模多晶硅图案的侧表面基本对齐。
8.根据权利要求6所述的半导体存储器装置，其中，第一缓冲层包括氧化硅，
第二缓冲层包括氮化硅，并且
第三缓冲层包括氮氧化硅。
9.根据权利要求6所述的半导体存储器装置，所述半导体存储器装置还包括设置在第一缓冲层与垫分离图案之间的第四缓冲层，
其中，第四缓冲层包括与第二缓冲层的材料相同的材料。
10.根据权利要求1所述的半导体存储器装置，其中，掩模多晶硅图案从第一存储节点垫水平地偏移。
11.一种半导体存储器装置，所述半导体存储器装置包括：
器件隔离图案，设置在基底上以提供第一有源部分和第二有源部分；
第一存储节点垫和第二存储节点垫，分别设置在第一有源部分和第二有源部分上；
垫分离图案，设置在第一存储节点垫与第二存储节点垫之间；
字线，设置在基底中以与第一有源部分和第二有源部分交叉；
位线，与字线交叉；
缓冲层，设置在垫分离图案上；以及
掩模多晶硅图案，置于缓冲层与位线之间，
其中，缓冲层包括：
第一缓冲层，设置在垫分离图案上；
第二缓冲层，设置在第一缓冲层上；以及
第三缓冲层，设置在第二缓冲层上，并且
第三缓冲层的宽度小于第一缓冲层的宽度和第二缓冲层的宽度中的每者。
12.根据权利要求11所述的半导体存储器装置，其中，掩模多晶硅图案的侧表面与位线的侧表面基本对齐，并且
掩模多晶硅图案与垫分离图案竖直地叠置。
13.根据权利要求11所述的半导体存储器装置，其中，第三缓冲层从第一存储节点垫和第二存储节点垫水平地偏移。
14.根据权利要求11所述的半导体存储器装置，其中，第一缓冲层的顶表面覆盖有第二缓冲层。
15.根据权利要求11所述的半导体存储器装置，其中，第二缓冲层的厚度小于掩模多晶硅图案的厚度。
16.一种半导体存储器装置，所述半导体存储器装置包括：
器件隔离图案，设置在基底上以提供第一有源部分至第三有源部分，第一有源部分至第三有源部分沿第一方向彼此相邻；
第一杂质区域至第三杂质区域，分别设置在第一有源部分至第三有源部分上；
字线，设置在基底中并与第一有源部分和第二有源部分交叉；
字线覆盖图案，设置在字线上；
位线接触件，设置在第一有源部分上；
第一位线，位于位线接触件上并与字线交叉，其中，第一位线包括顺序地堆叠在位线接触件上的位线多晶硅图案、位线防扩散图案和位线互连图案；
位线间隔件，设置在第一位线的侧表面上；
位线覆盖图案，设置在第一位线的顶表面上；
第一存储节点垫，设置在第二有源部分上；
第二存储节点垫，设置在第三有源部分上；
垫分离图案，设置在第一存储节点垫与第二存储节点垫之间；
第二位线，设置在垫分离图案上；
缓冲层，设置在第二位线与垫分离图案之间；
掩模多晶硅图案，设置在缓冲层与第二位线之间；
存储节点接触件，电连接到第一存储节点垫；
接合垫，设置在存储节点接触件上；
接合垫分离图案，设置在接合垫之间；以及
数据存储图案，设置在接合垫上，
其中，掩模多晶硅图案的侧表面与第二位线的侧表面基本对齐，并且
掩模多晶硅图案与垫分离图案竖直地叠置。
17.根据权利要求16所述的半导体存储器装置，其中，缓冲层包括第一缓冲层和第二缓冲层，其中，第一缓冲层设置在垫分离图案的顶表面上，第二缓冲层设置在第一缓冲层上，
其中，第一缓冲层包括氧化硅，并且
其中，第二缓冲层包括氮化硅。
18.根据权利要求17所述的半导体存储器装置，其中，缓冲层还包括置于第二缓冲层与掩模多晶硅图案之间的第三缓冲层，并且
第三缓冲层的侧表面与掩模多晶硅图案的侧表面基本对齐。
19.根据权利要求16所述的半导体存储器装置，其中，位线接触件的顶表面位于与掩模多晶硅图案的顶表面基本相同的水平处。
20.根据权利要求16所述的半导体存储器装置，其中，存储节点接触件包括接触防扩散图案和设置在接触防扩散图案上的接触金属图案。
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