JPS6228996A - Ｄｒａｍ回路のメモリセル - Google Patents
Ｄｒａｍ回路のメモリセルInfo
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- JPS6228996A JPS6228996A JP61176553A JP17655386A JPS6228996A JP S6228996 A JPS6228996 A JP S6228996A JP 61176553 A JP61176553 A JP 61176553A JP 17655386 A JP17655386 A JP 17655386A JP S6228996 A JPS6228996 A JP S6228996A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の分野１
この発明は、一般的に半導体集積回路チップの形に製作
された金属酸化物半ＩＪ（Ａ（ＭＯＳ）ダイナミックラ
ンダムアクレスメモリ（ＤＲＡＭ）回路に関し、Ｊ：り
詳細には、メモリｌニル内でスｌ−７素子からの電Ｎｉ
出力を増幅するための電νＩ増幅器をイ］する改良され
たｆ）ＲＡＭセルに関する。
された金属酸化物半ＩＪ（Ａ（ＭＯＳ）ダイナミックラ
ンダムアクレスメモリ（ＤＲＡＭ）回路に関し、Ｊ：り
詳細には、メモリｌニル内でスｌ−７素子からの電Ｎｉ
出力を増幅するための電νＩ増幅器をイ］する改良され
たｆ）ＲＡＭセルに関する。
［先行技術の説明］
近釘にお（）る半導体製造技術の急）＊イ「進歩が、こ
のｗ１間内の金属酸化物シリコン（Ｍ ＯＳ ）ダイナ
ミックランダムアクセスメＬす（Ｄ ＲＡＭ ）の発展
に明らかに児ｌうれ得る。、１つのメモリセルあたり３
つまたは４つの１〜ランジスタを使用した初期の１キｏ
Ｌｊツｌ−（１，０２４Ｌツｔ−）（７）ｒ）ＲＡＭの
後には、現在、広く利用されている１−１〜ランジスタ
、／１−コンデン（Ｊ−セルの設泪を採用している１キ
ロビットのＤＲＡＭが追随した。
のｗ１間内の金属酸化物シリコン（Ｍ ＯＳ ）ダイナ
ミックランダムアクセスメＬす（Ｄ ＲＡＭ ）の発展
に明らかに児ｌうれ得る。、１つのメモリセルあたり３
つまたは４つの１〜ランジスタを使用した初期の１キｏ
Ｌｊツｌ−（１，０２４Ｌツｔ−）（７）ｒ）ＲＡＭの
後には、現在、広く利用されている１−１〜ランジスタ
、／１−コンデン（Ｊ−セルの設泪を採用している１キ
ロビットのＤＲＡＭが追随した。
ビット密度にお（〕るざらに他の改良が、向−トした処
理技術によってイＴしとげられた。２重レベルポリシリ
−１ン導体を使用するような技術は、１６ヤ［］ピッ１
〜のダイブミツクランダムアクヒスメモリへと導かれた
。
理技術によってイＴしとげられた。２重レベルポリシリ
−１ン導体を使用するような技術は、１６ヤ［］ピッ１
〜のダイブミツクランダムアクヒスメモリへと導かれた
。
半導体￥Ｊ’！６にお（Ｊるさらに他の近印の進歩は、
１６キｌ」ピッ１−のＤＲＡＭから、６５，５３６ビツ
ト（６４キ［１ピッ］−）のストアが可能な商業的に入
千司能な半導１本集積回路チップに至るまで、容量１１
メモリ回路の進歩を可能にしてきた。さらに、ごく最近
では、２，３の製造業者は、１つのデツプ１こ２５６７
１０ビツト（２６２，１４４ビット）のメモリ］ニツ１
−を導入し、かつ将来可能と信じられる見込みは１，０
００，０００ビツトのチップで゛ある。
１６キｌ」ピッ１−のＤＲＡＭから、６５，５３６ビツ
ト（６４キ［１ピッ］−）のストアが可能な商業的に入
千司能な半導１本集積回路チップに至るまで、容量１１
メモリ回路の進歩を可能にしてきた。さらに、ごく最近
では、２，３の製造業者は、１つのデツプ１こ２５６７
１０ビツト（２６２，１４４ビット）のメモリ］ニツ１
−を導入し、かつ将来可能と信じられる見込みは１，０
００，０００ビツトのチップで゛ある。
半導体メモリ技術での最近のこれらの進歩にもかかわら
ず、歩留り、価格などの商業的現実とともに、より一層
機能的な回路を個々のチップに組入れようとする要望が
、回路に利用できる゛１′−導体面積をかなり価値ある
ものにしてきた。メモリセル製作にお【ノる進歩に伴な
い、シリコンのより狭い領域により多くの回路を収納づ
るという改良技術が進歩している。したがって、製造技
術の限界に遭遇すると、産業界の焦点は、構成部分泪数
を削減し、続いて回路を形成覆るチップ面積も削減する
ための、より能率的な回路膜Ｊ１へとｈ向転換すること
になる。
ず、歩留り、価格などの商業的現実とともに、より一層
機能的な回路を個々のチップに組入れようとする要望が
、回路に利用できる゛１′−導体面積をかなり価値ある
ものにしてきた。メモリセル製作にお【ノる進歩に伴な
い、シリコンのより狭い領域により多くの回路を収納づ
るという改良技術が進歩している。したがって、製造技
術の限界に遭遇すると、産業界の焦点は、構成部分泪数
を削減し、続いて回路を形成覆るチップ面積も削減する
ための、より能率的な回路膜Ｊ１へとｈ向転換すること
になる。
高密度ｒ） ＲＡ Ｍ回路に関連する１つの問題は、セ
ルの大きさを減少する手段としてコンデンリ面積が縮小
されるどきに生じる個々のメモリヒルのもたら１信号強
度の減少である。セル信号が減少Ｊるにつれ、読出動作
中にその信号を感知４るのに使用されるセンス増幅器の
感度は増加しな（ｊればいけない。しかしながら、セン
ス増幅器の感度が増加可能な重合は、電気雑音もしくは
アルファ粒子の流入に起因する不完全動作にセンス増幅
器が影響を受番）ることで限定される。
ルの大きさを減少する手段としてコンデンリ面積が縮小
されるどきに生じる個々のメモリヒルのもたら１信号強
度の減少である。セル信号が減少Ｊるにつれ、読出動作
中にその信号を感知４るのに使用されるセンス増幅器の
感度は増加しな（ｊればいけない。しかしながら、セン
ス増幅器の感度が増加可能な重合は、電気雑音もしくは
アルファ粒子の流入に起因する不完全動作にセンス増幅
器が影響を受番）ることで限定される。
減少した［小信号を補偶するために使用することが可能
である１つの技術は、セル信号がセンス増幅器のピッ１
〜線で受けられる前に、セル出力を増幅でることである
。そのような１つの回路が米国特許第４，１６８，５３
６号に述べられ、第１図に示されている。メモリセル回
路１０は、ストアｍ：１ンデンリ１６（こストアされた
「０」ビットの情報を読出すべきであるとき、抵抗器１
４に発生する電圧を増幅するためにＭ ＯＳ ｌ−ラン
ジスタ１２を用いる。この設ｉ１の不利な点は、トラン
ジスタ１２ど抵抗器１４を付加えるために、余分の空間
を必要どすることである。信号増幅を採用することぐ得
られるセルに対するコンデンササイズとチップ面積の削
減は、付加構成要素に要求される余分の空間によってな
くなる。
である１つの技術は、セル信号がセンス増幅器のピッ１
〜線で受けられる前に、セル出力を増幅でることである
。そのような１つの回路が米国特許第４，１６８，５３
６号に述べられ、第１図に示されている。メモリセル回
路１０は、ストアｍ：１ンデンリ１６（こストアされた
「０」ビットの情報を読出すべきであるとき、抵抗器１
４に発生する電圧を増幅するためにＭ ＯＳ ｌ−ラン
ジスタ１２を用いる。この設ｉ１の不利な点は、トラン
ジスタ１２ど抵抗器１４を付加えるために、余分の空間
を必要どすることである。信号増幅を採用することぐ得
られるセルに対するコンデンササイズとチップ面積の削
減は、付加構成要素に要求される余分の空間によってな
くなる。
メモリレルリイズを縮小Ｊる別の試みには、従来のスｌ
〜アコンデンサの代わりにバイポーラトランジスタを用
いる方法が含まれる。例として、チコンー：１ ウーの
［バイポーラＭＯ８複合物構造を使用した新しいダイナ
ミックランダムアクセスメモリセルＪ 、ＩＥＥＦ、Ｅ
Ｄ−３０、Ｎｏ、８、１９８３年８月、８８６頁から８
９１頁を参照されたい。しかしｆ、１がら、第２図で示
され、しかも以Ｉζにより訂しく述べられＣいるこの複
合物構造は、セル信月ηイズを減少さける結果となる。
〜アコンデンサの代わりにバイポーラトランジスタを用
いる方法が含まれる。例として、チコンー：１ ウーの
［バイポーラＭＯ８複合物構造を使用した新しいダイナ
ミックランダムアクセスメモリセルＪ 、ＩＥＥＦ、Ｅ
Ｄ−３０、Ｎｏ、８、１９８３年８月、８８６頁から８
９１頁を参照されたい。しかしｆ、１がら、第２図で示
され、しかも以Ｉζにより訂しく述べられＣいるこの複
合物構造は、セル信月ηイズを減少さける結果となる。
［発明の要約１
ゆえに、この発明の目的は狭い面積と標準より大きいヒ
ル信号を何１６改良された金属酸化物半導体ダイナミッ
クランダムアクセスメモリセルを提供することである。
ル信号を何１６改良された金属酸化物半導体ダイナミッ
クランダムアクセスメモリセルを提供することである。
この発明の別の目的は、」［常に狭い面積を占有しなが
ら、増幅された信号を発生するヒルを右する高密度メモ
リアレイを提供することである。
ら、増幅された信号を発生するヒルを右する高密度メモ
リアレイを提供することである。
この発明のさらに別の目的（ま、１ルの出力信号を増幅
Ｊるためのバイポーラ増幅手段を含む２１）の能動素子
をイ１Ｊる改良されたメ［すｔ？ルを提供することτ・
′ある。
Ｊるためのバイポーラ増幅手段を含む２１）の能動素子
をイ１Ｊる改良されたメ［すｔ？ルを提供することτ・
′ある。
したがって、この発明はメモリビル内で電（４１スｌ〜
ア］ンデン１ノからの電荷出力を増幅づるためのバイポ
ーラ増幅手段をＯ’？ｌるクイプミックランダムアクセ
スメしり（１１ＲＡＭ）に対Ｊる改良メモリセルに向（
）られる。［］ＲＡＭ回路（ま、電？唱ｈスト７ニニ１
ンｆンリ−のほかに、第１と第２の基準電位端子、ワー
ドライン、ビットラインおよびＭＯＳ ＋−ランジスク
を含む。ス１〜アー１ンデンリ−の第１の端子は、第１
のりｌ′ＩＬ電位端子に結合され、電荷ストア］ンｆン
リの第２の端子１ま、Ｍ ＯＳ ｌ−ランジスタの第１
の端子に結合される。この発明の第１の実施例に従って
、バイポーラ増幅手段は第１の端子がＭ ＯＳ ｌ−ラ
ンジスタの第２の端子に結合され、第２の端子が第２の
基準電位端子に結合され、かつ第３の端子が１つＲＡＭ
回路のピッ］〜ラインに結合される。
ア］ンデン１ノからの電荷出力を増幅づるためのバイポ
ーラ増幅手段をＯ’？ｌるクイプミックランダムアクセ
スメしり（１１ＲＡＭ）に対Ｊる改良メモリセルに向（
）られる。［］ＲＡＭ回路（ま、電？唱ｈスト７ニニ１
ンｆンリ−のほかに、第１と第２の基準電位端子、ワー
ドライン、ビットラインおよびＭＯＳ ＋−ランジスク
を含む。ス１〜アー１ンデンリ−の第１の端子は、第１
のりｌ′ＩＬ電位端子に結合され、電荷ストア］ンｆン
リの第２の端子１ま、Ｍ ＯＳ ｌ−ランジスタの第１
の端子に結合される。この発明の第１の実施例に従って
、バイポーラ増幅手段は第１の端子がＭ ＯＳ ｌ−ラ
ンジスタの第２の端子に結合され、第２の端子が第２の
基準電位端子に結合され、かつ第３の端子が１つＲＡＭ
回路のピッ］〜ラインに結合される。
この発明の第２の実施例に従って、出込制饋Ｉｌｆ段と
バイポーラ増幅手段を右Ｊる、Ｄ ＲＡ Ｍ回路の改良
ヌ［す１ビルが提供される。この宙込制御手ｆ″９は、
出込制御端子とＭＯＳスイッチ手段を含む。
バイポーラ増幅手段を右Ｊる、Ｄ ＲＡ Ｍ回路の改良
ヌ［す１ビルが提供される。この宙込制御手ｆ″９は、
出込制御端子とＭＯＳスイッチ手段を含む。
Ｍ ＯＳスイッチ手段の第１の端子【よ、Ｄ ＲＡＭ回
路の第１の基ｉＩ！電位端子に結合される。このＭＯＳ
スイッチ手段はまた、第２の端子がｒ）ＲＡＭ回路のＴ
］ンラ゛′ンリと真込制御手段の両方に結合され、第３
の端子がコンデンリと１１１でＡＭＭ回路第１のＭ Ｏ
Ｓ ｌ〜ランジスタに結合される１、バイポーラ増幅手
段は第１の〜４０Ｓｌ−ランジスタと、第２の基準電１
ｉ’を端子と、さらにｌ”） ＲＡ Ｍ回路のじツ１〜
ラインに結合される。
路の第１の基ｉＩ！電位端子に結合される。このＭＯＳ
スイッチ手段はまた、第２の端子がｒ）ＲＡＭ回路のＴ
］ンラ゛′ンリと真込制御手段の両方に結合され、第３
の端子がコンデンリと１１１でＡＭＭ回路第１のＭ Ｏ
Ｓ ｌ〜ランジスタに結合される１、バイポーラ増幅手
段は第１の〜４０Ｓｌ−ランジスタと、第２の基準電１
ｉ’を端子と、さらにｌ”） ＲＡ Ｍ回路のじツ１〜
ラインに結合される。
この発明の利点は、メモリヒルから１９らねる増加した
信号が従来のｒ）ＲＡＭｔ？ル設泪においＣ可能であっ
たより以上にピルを縮小可能にし−Ｃいることである。
信号が従来のｒ）ＲＡＭｔ？ル設泪においＣ可能であっ
たより以上にピルを縮小可能にし−Ｃいることである。
この発明の別の利点（よ、メモリヒルから得られる増加
した１８号が比較的大きな電１丁の振を口こ備えて、レ
ンズ増幅回路を説ＢＩ［ｊｌ能にしていることて′、（
れによってメモリ回路内の雑音によるｌコンス増幅器の
ａ）動作という潜（ｆ的な問題を緩和づる。
した１８号が比較的大きな電１丁の振を口こ備えて、レ
ンズ増幅回路を説ＢＩ［ｊｌ能にしていることて′、（
れによってメモリ回路内の雑音によるｌコンス増幅器の
ａ）動作という潜（ｆ的な問題を緩和づる。
この発明の上述の、イして他の目的、特徴および利点（
ま、ｊス下にまたは先に）！Ｉ（べる１絹な説明、特許
請求の範囲、および添付の図面（、二上っで明らかにな
るであろう。
ま、ｊス下にまたは先に）！Ｉ（べる１絹な説明、特許
請求の範囲、および添付の図面（、二上っで明らかにな
るであろう。
［０７’ １：ｌ、い実施例の説明］
この発明の特定の実施例を詳細に参照する。これ（ｊｌ
この発明を実施−Ｖるために発明者によって現（１企図
されている最良のモードを示し、さらにこの発明の特定
の実施例が添付の図面に示されている。
この発明を実施−Ｖるために発明者によって現（１企図
されている最良のモードを示し、さらにこの発明の特定
の実施例が添付の図面に示されている。
さ−Ｃ図面を参照覆ると、第２図Ｃは接合物構造内＋ｆ
−ｐ −ｎバｒポーラ接合］・ランジスタ２０をｎ−ｆ
ｔネルＭ ＯＳ電界効！Ｊ！ Ｉ−ランジスタ（ＦＥ
丁）と組込む先ｔ１技術メモリヒル回路１８の概略図で
゛ある。Ｍ （’） Ｓ Ｆ Ｆ丁２２のグー１へ極板
はワードライン２４に結合される。Ｍ ＯＳ Ｆ ＩＥ
Ｔ ２２の１つのソース／トレイン端子は、バイポー
ラトランジスタ２０のベースに結合される。ＭＯＳＦＥ
Ｔ ２２のはかのソース／トレーイン端子は、バイポー
ラトランジスタ２０のエミッタ端子に結合され、ぞの］
ミッタ喘子はビットライン２６に結合される。バイポー
ラ１〜ランジスタ２０の］レクタ端子は、１４１電圧端
子２８に結合される。
−ｐ −ｎバｒポーラ接合］・ランジスタ２０をｎ−ｆ
ｔネルＭ ＯＳ電界効！Ｊ！ Ｉ−ランジスタ（ＦＥ
丁）と組込む先ｔ１技術メモリヒル回路１８の概略図で
゛ある。Ｍ （’） Ｓ Ｆ Ｆ丁２２のグー１へ極板
はワードライン２４に結合される。Ｍ ＯＳ Ｆ ＩＥ
Ｔ ２２の１つのソース／トレイン端子は、バイポー
ラトランジスタ２０のベースに結合される。ＭＯＳＦＥ
Ｔ ２２のはかのソース／トレーイン端子は、バイポー
ラトランジスタ２０のエミッタ端子に結合され、ぞの］
ミッタ喘子はビットライン２６に結合される。バイポー
ラ１〜ランジスタ２０の］レクタ端子は、１４１電圧端
子２８に結合される。
ＭＯ８ＦＦＴ２２は、メモリヒル回路１８のス１〜ア］
ンデンリ−を充電および放電するための転送ゲートの動
きを（２、標準１−１〜ランジスタ／１−］ンデンリグ
イノミツクメモリヒル内の１ヘランジスタに類６メする
。しかしながら、メモリセル回路１８のスミルアコンデ
ンサは典型的なメモリｌ′！ルのＭ ＯＳ ：］ンデン
リの代わりにベースコレクタもしくはｐ−ｎ接合コンデ
ン１ノＣある。ゆえに、この発明とは異なりバイポーラ
トランジスタ２０ｆま、メＥすヒルからの信号を増幅ザ
るのに用いられず、むしろメモリけルのスミルアコンデ
ンサとし−Ｃ用いられる。
ンデンリ−を充電および放電するための転送ゲートの動
きを（２、標準１−１〜ランジスタ／１−］ンデンリグ
イノミツクメモリヒル内の１ヘランジスタに類６メする
。しかしながら、メモリセル回路１８のスミルアコンデ
ンサは典型的なメモリｌ′！ルのＭ ＯＳ ：］ンデン
リの代わりにベースコレクタもしくはｐ−ｎ接合コンデ
ン１ノＣある。ゆえに、この発明とは異なりバイポーラ
トランジスタ２０ｆま、メＥすヒルからの信号を増幅ザ
るのに用いられず、むしろメモリけルのスミルアコンデ
ンサとし−Ｃ用いられる。
接合物構造メモリセル１８に要求されるＵ本釣利点は、
従来の１−１−ランジスタ／１−］ンデン４Ｊメモリレ
ルＪ：りも容易に縮小され得ることである。バイポーラ
１〜ランジスタには余分の一］ンタク１−が８授とさね
るが、この］ンタクトとはかの間隔の面積（Ｊｌ、従来
のメモリセル内のスミルアコンデンサのイれよりも小さ
いことが予想される。しかしながら、ヒルのレイアラ１
へ内の他の調節【ま、Ｊ：り大きな信号サイズを得るの
に可能であると言われているが、上記引用の論文の著と
は、単位面８にあたりのｐ−ｎ接合容量は、単位面積あ
たりのＮ４０Ｓ容早よりも低いことを示し−Ｃいること
に注目されたい。前記のウーの論文８８９頁を参照され
！こ い 。
従来の１−１−ランジスタ／１−］ンデン４Ｊメモリレ
ルＪ：りも容易に縮小され得ることである。バイポーラ
１〜ランジスタには余分の一］ンタク１−が８授とさね
るが、この］ンタクトとはかの間隔の面積（Ｊｌ、従来
のメモリセル内のスミルアコンデンサのイれよりも小さ
いことが予想される。しかしながら、ヒルのレイアラ１
へ内の他の調節【ま、Ｊ：り大きな信号サイズを得るの
に可能であると言われているが、上記引用の論文の著と
は、単位面８にあたりのｐ−ｎ接合容量は、単位面積あ
たりのＮ４０Ｓ容早よりも低いことを示し−Ｃいること
に注目されたい。前記のウーの論文８８９頁を参照され
！こ い 。
さて第３図を参照づると、この発明のメモリセル回路３
０の特定の実施例の概略図が示されている。メモリセル
回路３０はＭ （’） Ｓ ｌ−ランジスタ３２、バイ
ポーラ増幅手段３／Ｉ、電荷ストア］ンデンリ３６、ワ
ードフィン３８、第１および第２のＭ半市゛位端子４０
．４２ ’＋ １１’３ Ｊ：びビットライン４４を含
む。この発明の、この特定の実施例では、Ｍ ＯＳ ｌ
−ランジスク３２はｐ−チャネル素子で、バイポーラ増
幅手段３４はｎ−ρ−ｎバイポーラトランジスタである
。
０の特定の実施例の概略図が示されている。メモリセル
回路３０はＭ （’） Ｓ ｌ−ランジスタ３２、バイ
ポーラ増幅手段３／Ｉ、電荷ストア］ンデンリ３６、ワ
ードフィン３８、第１および第２のＭ半市゛位端子４０
．４２ ’＋ １１’３ Ｊ：びビットライン４４を含
む。この発明の、この特定の実施例では、Ｍ ＯＳ ｌ
−ランジスク３２はｐ−チャネル素子で、バイポーラ増
幅手段３４はｎ−ρ−ｎバイポーラトランジスタである
。
ストアコンデンリ３６の第１の端子は第１の基準電位端
子４０に結合され、電荷ス］−ア］ンデン＋Ｊ３６の第
２の端子はＭ ＯＳ ｌ〜ランジスタ３２の第１の端子
に結合される。
子４０に結合され、電荷ス］−ア］ンデン＋Ｊ３６の第
２の端子はＭ ＯＳ ｌ〜ランジスタ３２の第１の端子
に結合される。
Ｍ ＯＳ ｌ−ランジス今３２の第２の端子はバイポー
ラＢＱ ｌｌｄｆ段３４のベース端子に結合され、ＭＯ
Ｓトランジスタ３２のゲート端子はワードライン３８に
結合される。バイポーラ増幅手段３４の］レクタ端子は
、第２の基準電位端子４２に結合される。バイポーラ増
幅手段の■ミッタ端子は、ピッ１〜ライン４４に結合さ
れる。
ラＢＱ ｌｌｄｆ段３４のベース端子に結合され、ＭＯ
Ｓトランジスタ３２のゲート端子はワードライン３８に
結合される。バイポーラ増幅手段３４の］レクタ端子は
、第２の基準電位端子４２に結合される。バイポーラ増
幅手段の■ミッタ端子は、ピッ１〜ライン４４に結合さ
れる。
この発明の、この第１の実施例によれば、典型的Ｄ Ｒ
Ａ ＭセルのＭＯＳ ｔ−ランジスタとス］・アコンデ
ンリのほかにさらにメモリセル回路３０は、バイポーラ
増１ｉｉｉ、ｆ一段を含むことに注目される。しかしな
がら、メモリセル３０は標＊１−コンデンリー／１−１
−ランジスタセルはど大きくない、なぎならば、加えら
れたバイポーラ増幅手段３４を含めることが、ビットラ
イン４４の下ぐかつそれど接触してエミッタ領域を形成
覆ることで達成され、そのため横方向ダイス間隔の増加
は必要Ｃ′なくなるからである。
Ａ ＭセルのＭＯＳ ｔ−ランジスタとス］・アコンデ
ンリのほかにさらにメモリセル回路３０は、バイポーラ
増１ｉｉｉ、ｆ一段を含むことに注目される。しかしな
がら、メモリセル３０は標＊１−コンデンリー／１−１
−ランジスタセルはど大きくない、なぎならば、加えら
れたバイポーラ増幅手段３４を含めることが、ビットラ
イン４４の下ぐかつそれど接触してエミッタ領域を形成
覆ることで達成され、そのため横方向ダイス間隔の増加
は必要Ｃ′なくなるからである。
動作において、第１の基準電位端Ｔ−４０ＬＪ 、回路
内で使用される高いおよび低いの電位の間のかつそれら
を含むいかなる電位に固定してもよく、かつ第２の基準
電位４２は高レベル電位にされる。
内で使用される高いおよび低いの電位の間のかつそれら
を含むいかなる電位に固定してもよく、かつ第２の基準
電位４２は高レベル電位にされる。
ｒＯＪまたは「１」ピッ１〜の情報をメモリセル３０に
出込むためには、ピットラ−イン４４を、書込まれる情
報に依存して低いレベルもしくは高いレベルの電位（ｒ
１７１＝１または「ハイ」）にされ、かつワードライン
３８はローにされ、ＭＯＳトランジスタ３２をオンに覆
る。ピッ［−ラインの電位は矢印４３または／４５で示
されるように、バイポーラ増幅Ｔ段３４０ベースーＴミ
ッタ接合を通り、ざらに伝導Ｎｉ ｏ ｓ ｔ−ランジ
スタ３２からスミルアコンデンサ３６へと転送される。
出込むためには、ピットラ−イン４４を、書込まれる情
報に依存して低いレベルもしくは高いレベルの電位（ｒ
１７１＝１または「ハイ」）にされ、かつワードライン
３８はローにされ、ＭＯＳトランジスタ３２をオンに覆
る。ピッ［−ラインの電位は矢印４３または／４５で示
されるように、バイポーラ増幅Ｔ段３４０ベースーＴミ
ッタ接合を通り、ざらに伝導Ｎｉ ｏ ｓ ｔ−ランジ
スタ３２からスミルアコンデンサ３６へと転送される。
ビットライン４４から転送される電位がスミルアコンデ
ンサ３６による電荷として保持されるように、ワードラ
インはそのどきハイにされＵＭＯ８Ｉ〜ＭＯＳトランジ
スタ３２る。
ンサ３６による電荷として保持されるように、ワードラ
インはそのどきハイにされＵＭＯ８Ｉ〜ＭＯＳトランジ
スタ３２る。
メモリヒル３０にストアされた情報を読込むために、ワ
ードライン１４０〜にされ、ＭＯＳトランジスタ３２を
オンにする。スミルアコンデンサ−３２にストアされた
電荷は、ＭＯＳ ｌ〜ランジスタ３２からバイポーラ増
幅手段３４のベースへと流れる。
ードライン１４０〜にされ、ＭＯＳトランジスタ３２を
オンにする。スミルアコンデンサ−３２にストアされた
電荷は、ＭＯＳ ｌ〜ランジスタ３２からバイポーラ増
幅手段３４のベースへと流れる。
矢印４５′ｃ示されるように、この電荷はバイポーラ増
幅手段３４のベータだ１）増幅され、バイボーラ増幅手
段３４のエミッタ端子を通ってピッ１ヘラｑ− イン４４へと落される。
幅手段３４のベータだ１）増幅され、バイボーラ増幅手
段３４のエミッタ端子を通ってピッ１ヘラｑ− イン４４へと落される。
前記のこの発明の特定の実施例によねば、［１−１くハ
イレベル）の書込動作の間、バイポーラ増幅手段３４０
ベース〜エミツタ破壊電圧を越えるのに十分なじツトラ
イン電位Ｃ、バイポーラ増幅手段３４に逆バイアスをか
ｔＪることが必要であることに気付くであろう。これは
、バイポーラ増幅１段３４の製作中、適切なドープレベ
ルを用いることでなされ１憚る。しかしながら、破壊型
ｎを頻繁に越える態様でバイポーラ増幅手段３／Ｉを動
作させることは、もし順り向バイアスモードでのみ動作
させた場合よりも早く消耗さけるかもしれない。
イレベル）の書込動作の間、バイポーラ増幅手段３４０
ベース〜エミツタ破壊電圧を越えるのに十分なじツトラ
イン電位Ｃ、バイポーラ増幅手段３４に逆バイアスをか
ｔＪることが必要であることに気付くであろう。これは
、バイポーラ増幅１段３４の製作中、適切なドープレベ
ルを用いることでなされ１憚る。しかしながら、破壊型
ｎを頻繁に越える態様でバイポーラ増幅手段３／Ｉを動
作させることは、もし順り向バイアスモードでのみ動作
させた場合よりも早く消耗さけるかもしれない。
この消耗により結果として住じる漏洩の問題は、もし可
能であれば避けるのが好ま（）い。
能であれば避けるのが好ま（）い。
したがって、第４図を参照すると、この発明のメモリセ
ル回路４６の第２の実施例の概略図が示されている。メ
モリセル回路４６（よ第１のＭＯＳトランジスタ４ε３
、電荷ストアコンデンｉｊ ５０ 。
ル回路４６の第２の実施例の概略図が示されている。メ
モリセル回路４６（よ第１のＭＯＳトランジスタ４ε３
、電荷ストアコンデンｉｊ ５０ 。
第１および第２の基準電位端子５２．５４、ワードライ
ン５６おＪびピッ１〜ライン５８を含む。メモリセル回
路４６はさらに、…込制御ライン６０゜第２のＭ ＯＳ
ｌ・ンンジスタ６２Ｊ３よびバイポーラ増幅手段６／
Ｉを含む。この発明の第２の特定の実施例では、第１お
よび第２のＭＯＳトランジスタ４８と６２はどｂに、各
々が第１および第２の端子とゲート端子をイ１する０−
チャネル素子であり、かつバイポーラ増幅手段６４は、
ベース、］−ミッタ、おＪ４び丁ルクク端子を有するｎ
−ｐ−ｎバイポーラ１ヘランジスタを含む。第２のＭ
ＯＳ ｌ〜シランスタロ２のゲート端子は、書込制御
ライン６０に結合される。第１のＭｏ５ｔ〜ランジスタ
フＩ８のゲート端子はワードライン５６に結合される。
ン５６おＪびピッ１〜ライン５８を含む。メモリセル回
路４６はさらに、…込制御ライン６０゜第２のＭ ＯＳ
ｌ・ンンジスタ６２Ｊ３よびバイポーラ増幅手段６／
Ｉを含む。この発明の第２の特定の実施例では、第１お
よび第２のＭＯＳトランジスタ４８と６２はどｂに、各
々が第１および第２の端子とゲート端子をイ１する０−
チャネル素子であり、かつバイポーラ増幅手段６４は、
ベース、］−ミッタ、おＪ４び丁ルクク端子を有するｎ
−ｐ−ｎバイポーラ１ヘランジスタを含む。第２のＭ
ＯＳ ｌ〜シランスタロ２のゲート端子は、書込制御
ライン６０に結合される。第１のＭｏ５ｔ〜ランジスタ
フＩ８のゲート端子はワードライン５６に結合される。
ストアコンデンリ５ｏの第１の端子は、第２のＭｏｓ＋
〜ランジスタロ２のゲート端子に結合される。ス１〜ア
コンデン−’）５０の第２の端子は、第１および第２の
ＭＯＳｔ−ランジスタ４８と６２の間の共通ずる接続点
６６で、第２のＭｏ８ｔ−ランジスタロ２の第２の端子
と第１のＭｏ８ ｔ−ランジスタ／Ｉ８の第１の端子に
結合される。
〜ランジスタロ２のゲート端子に結合される。ス１〜ア
コンデン−’）５０の第２の端子は、第１および第２の
ＭＯＳｔ−ランジスタ４８と６２の間の共通ずる接続点
６６で、第２のＭｏ８ｔ−ランジスタロ２の第２の端子
と第１のＭｏ８ ｔ−ランジスタ／Ｉ８の第１の端子に
結合される。
第２のＭ ＯＳ ｌ〜シランスタロ２の第１の端子は、
第１の基準電位端子５２に結合される。第２のＮ１０Ｓ
トランジスタ６２の第２の端子は、接続点６６でス１へ
アコンデンサ５０の第２の端子と第１のＭｏ８ ｌ〜ラ
ンジスタ４８の第１の端子に結合される。
第１の基準電位端子５２に結合される。第２のＮ１０Ｓ
トランジスタ６２の第２の端子は、接続点６６でス１へ
アコンデンサ５０の第２の端子と第１のＭｏ８ ｌ〜ラ
ンジスタ４８の第１の端子に結合される。
第１のＭ ＯＳ ｌ〜ランジスタ４８の第２の端子は、
バイポーラ増幅手段６４のベース端子に結合される。バ
イポーラ増幅手段６４のコレクタ端子は、第２の基準電
１立端子５４に結合される。バイポーラ増幅手段６４の
ｒミッタ端了は、ビットライン５８に結合される。
バイポーラ増幅手段６４のベース端子に結合される。バ
イポーラ増幅手段６４のコレクタ端子は、第２の基準電
１立端子５４に結合される。バイポーラ増幅手段６４の
ｒミッタ端了は、ビットライン５８に結合される。
動作において、第１ ａ３よび第２のＭ卑電位端子５２
と５４はくれぞれ、ハイにセットされる。メモリヒル４
６内に「１コピツトの情報を書込むために、書込制御ラ
イン６０が１−１−にされ、第２のＭ ＯＳ ｌ−ラン
ジスタロ２をオンにし、がっワードライン５６がハイに
され、第１のＭｏ８ ｌ・ランジスタ４８をオフにする
。このため、接続点６６はハイにイする。次に崗込制御
ライン６０がハイに戻され、第２のＭＯＳトランジスタ
６２をオフにし、ぞのため「１」ビットの情報を表わす
電位がコンガン１Ｊ５０によってストアされる。
と５４はくれぞれ、ハイにセットされる。メモリヒル４
６内に「１コピツトの情報を書込むために、書込制御ラ
イン６０が１−１−にされ、第２のＭ ＯＳ ｌ−ラン
ジスタロ２をオンにし、がっワードライン５６がハイに
され、第１のＭｏ８ ｌ・ランジスタ４８をオフにする
。このため、接続点６６はハイにイする。次に崗込制御
ライン６０がハイに戻され、第２のＭＯＳトランジスタ
６２をオフにし、ぞのため「１」ビットの情報を表わす
電位がコンガン１Ｊ５０によってストアされる。
メモリ１２ル／１６内にｒ Ｏ−１ピツトの情報を書込
むＩこめに、ホ込制御ライン６０がハイにされ、それゆ
え第２のＭｏ８ ｔ−ランジスタロ２は非導通となり、
かつビットライン５８がローにされる。ワードライン５
６が［１−にされ、第１のＭｏ８ ｔ−ランジスタ４８
をオンにする。このためｒＯＪを表わす電位が］ンガン
サ５０にがかり発生（ることになる。
むＩこめに、ホ込制御ライン６０がハイにされ、それゆ
え第２のＭｏ８ ｔ−ランジスタロ２は非導通となり、
かつビットライン５８がローにされる。ワードライン５
６が［１−にされ、第１のＭｏ８ ｔ−ランジスタ４８
をオンにする。このためｒＯＪを表わす電位が］ンガン
サ５０にがかり発生（ることになる。
メモリセル４６内にス［〜アされた情報を読むための動
作は、第３図に関連して上に述べたものと類似する。ワ
ードライン５６がローにされ、第１のＭ （’） Ｓ
ｔ−ランジスタ４８をオンにする。接続点６６でストア
されたいかく【る電荷も第１のＭｏ８１〜ランジスタ４
８を介してバイポーラ増幅１段６４のベース端子へと流
れる。電荷は、バイポーラ増幅１段６４のベータだけ増
幅され、矢印６８で示されるよ・）にバイポーラ増幅手
段６４のエミッ夕端子を介して、ピッ１〜ライン５５８
へと落とされる。
作は、第３図に関連して上に述べたものと類似する。ワ
ードライン５６がローにされ、第１のＭ （’） Ｓ
ｔ−ランジスタ４８をオンにする。接続点６６でストア
されたいかく【る電荷も第１のＭｏ８１〜ランジスタ４
８を介してバイポーラ増幅１段６４のベース端子へと流
れる。電荷は、バイポーラ増幅１段６４のベータだけ増
幅され、矢印６８で示されるよ・）にバイポーラ増幅手
段６４のエミッ夕端子を介して、ピッ１〜ライン５５８
へと落とされる。
第１の実施例と同様に、この発明の第２の実施例によれ
ばメモリセル回路４６はＭｏ８ ｌ〜ランジスタと曲型
的Ｄ ＲＡ Ｍ−１？ルのストアコンデンサに加えて、
余分のＭｏ８ ｌ〜ランジスタとバイポーラ増幅手段を
含む。しかしながら、前記のようにメモリセル４６を製
作するのに心髄な空間は、標準１−コンデン＋Ｊ／１１
〜ランジスタレルを製作覆るのに必要であるほど多くは
ない。
ばメモリセル回路４６はＭｏ８ ｌ〜ランジスタと曲型
的Ｄ ＲＡ Ｍ−１？ルのストアコンデンサに加えて、
余分のＭｏ８ ｌ〜ランジスタとバイポーラ増幅手段を
含む。しかしながら、前記のようにメモリセル４６を製
作するのに心髄な空間は、標準１−コンデン＋Ｊ／１１
〜ランジスタレルを製作覆るのに必要であるほど多くは
ない。
標準メモリセルに第２のＭｏ８ ｔ−ランジスタロ２を
付加することは、ダイス間隔の対応する増加なしに同様
に達成される。実際、第２のＭ ＯＳトランジスタ６２
は標準１−）−ランジスタ／１−コンデンサメモリセル
内で奇生素子としてａ６−する。
付加することは、ダイス間隔の対応する増加なしに同様
に達成される。実際、第２のＭ ＯＳトランジスタ６２
は標準１−）−ランジスタ／１−コンデンサメモリセル
内で奇生素子としてａ６−する。
この寄生コンデンリ（ま、奇生コンデンリ−のグー１〜
端子を成る固定された電位に保つことで標準セル内では
動作しない。この発明の好ましい実施例では、製作中に
第２のＭＯ３＋〜ランジスタロ２のドープレベルを調節
すると、第２のＭ （’） Ｓ ｌ−ランジスタロ２は
ロー電位どハイ電位の間で書込制御ライン６０を切換え
ることでオンおにびオフにされる。こう１ノで、標準セ
ルの電気特性を単に変えることで、付加のＭｏ５ｔ〜ラ
ンジスタが含まれる。
端子を成る固定された電位に保つことで標準セル内では
動作しない。この発明の好ましい実施例では、製作中に
第２のＭＯ３＋〜ランジスタロ２のドープレベルを調節
すると、第２のＭ （’） Ｓ ｌ−ランジスタロ２は
ロー電位どハイ電位の間で書込制御ライン６０を切換え
ることでオンおにびオフにされる。こう１ノで、標準セ
ルの電気特性を単に変えることで、付加のＭｏ５ｔ〜ラ
ンジスタが含まれる。
この発明の特定の実施例に関する上述の説明（ま、例示
と説明の目的で提示されたものである。これは余すどこ
ろないものではなく、または発明を開示された正確な形
状に限定することを意図したものでもなく、また明らか
に、上記の教示に照らして多くの修ｉ［や変更が可能で
ある。実施例は、この発明の原理どイの実際の応用を最
もよく説明し、それによ−）て当業者がこの発明を企図
される特定の用法に適した様々な実施例と様々な修正に
Ｊ３い−Ｃ最良に利用することを可能にづるために選ば
れ述べられたものである。この発明の範囲ｌま、添トｊ
の請求の範囲およびその均等物により規定されることが
、意図される。
と説明の目的で提示されたものである。これは余すどこ
ろないものではなく、または発明を開示された正確な形
状に限定することを意図したものでもなく、また明らか
に、上記の教示に照らして多くの修ｉ［や変更が可能で
ある。実施例は、この発明の原理どイの実際の応用を最
もよく説明し、それによ−）て当業者がこの発明を企図
される特定の用法に適した様々な実施例と様々な修正に
Ｊ３い−Ｃ最良に利用することを可能にづるために選ば
れ述べられたものである。この発明の範囲ｌま、添トｊ
の請求の範囲およびその均等物により規定されることが
、意図される。
第１図は、セル信日増幅にＭ ＯＳ トランジスタと１
１（抗器を用いる先行技術メモリセル回路の概略図であ
る。 第２図は、複合物構造内に１１−チ【ＩネルＭ Ｏ５Ｆ
ＦＴを有するｎ−ｐ−ｎバイポーラ接合ｉ・ランジスタ
を組入れる先行技術メモリセル回路の概略図である。 第３図ｔま、この発明のメモリセルの第１の実施例の概
略図である。 第４図１よ、この発明のメモリセルの第２の実施例の概
略図である。 図において、１０，３０．４６はメモリトル回路、１２
．２ Ｏｒ ２２．３２．４８．６２は１〜ランジスタ
、１４は抵抗器、１６はストアコンデンサ、１８は先行
技術メモリセル回路、２４．３８．５６はワードライン
、２６．４４．５８はビットライン、２８は基ｔ￥電圧
端子、３４．６４（よバイポーラ増幅手段、３６．５０
は電荷ストアコンデンサ、４０，５２は第１の基準電位
端子、４２．５４は第２のＮ卑電位端子、６０は書込制
御ライン、６６は」丸通接続点である。 ．−７ｇ ＦＩＧ、２
１（抗器を用いる先行技術メモリセル回路の概略図であ
る。 第２図は、複合物構造内に１１−チ【ＩネルＭ Ｏ５Ｆ
ＦＴを有するｎ−ｐ−ｎバイポーラ接合ｉ・ランジスタ
を組入れる先行技術メモリセル回路の概略図である。 第３図ｔま、この発明のメモリセルの第１の実施例の概
略図である。 第４図１よ、この発明のメモリセルの第２の実施例の概
略図である。 図において、１０，３０．４６はメモリトル回路、１２
．２ Ｏｒ ２２．３２．４８．６２は１〜ランジスタ
、１４は抵抗器、１６はストアコンデンサ、１８は先行
技術メモリセル回路、２４．３８．５６はワードライン
、２６．４４．５８はビットライン、２８は基ｔ￥電圧
端子、３４．６４（よバイポーラ増幅手段、３６．５０
は電荷ストアコンデンサ、４０，５２は第１の基準電位
端子、４２．５４は第２のＮ卑電位端子、６０は書込制
御ライン、６６は」丸通接続点である。 ．−７ｇ ＦＩＧ、２
Claims (10)
- （１）ダイナミックランダムアクセスメモリ（ＤＲＡＭ
）回路のための改良されたメモリ回路であって、前記Ｄ
ＲＡＭ回路は 第１のおよび第２の基準電位端子と、 ワードラインと、 ビットラインと、 電荷ストアコンデンサとを有し、 前記電荷ストアコンデンサは、前記第１の基準電位端子
に結合された第１の端子を有し、 前記ＤＲＡＭ回路はまた、前記コンデンサの第２の端子
に結合された第１端子を有するＭＯＳトランジスタを有
し、 前記ＭＯＳトランジスタはまた、前記ワードラインに結
合されたゲート端子を有するものにおいて、改良点が前
記ＭＯＳトランジスタの第２の端子に結合された第１の
端子を有するバイポーラ増幅手段と、前記第２の基準電
位端子に結合された第２の端子と、 前記ビットラインに結合された第３の端子とを含み、前
記バイポーラ増幅手段によって増幅された電荷が前記ビ
ットラインで受けられるようにされたメモリセル。 - （２）前記バイポーラ増幅手段がバイポーラトランジス
タを含み、かつバイポーラ増幅手段の前記第１の第２の
および第３の端子がそれぞれバイポーラトランジスタの
ベース端子、コレクタ端子、およびエミッタ端子を含む
、特許請求の範囲第１項に記載のメモリセル。 - （３）前記ＭＯＳトランジスタはｐ−チャネルＭＯＳト
ランジスタを含み、かつ前記バイポーラトランジスタが
ｎ−ｐ−ｎバイポーラトランジスタを含む、特許請求の
範囲第２項に記載のメモリセル。 - （４）前記ＭＯＳトランジスタがｎ−チャネルＭＯＳト
ランジスタを含み、かつ前記バイポーラトランジスタが
ｐ−ｎ−ｐバイポーラトランジスタを含む、特許請求の
範囲第２項に記載のメモリセル。 - （５）第１のおよび第２の基準電位端子と、ワードライ
ンと、 ビットラインと、 コンデンサと、 電荷ストア接続点で前記コンデンサの第１の端子に結合
された第１の端子を有する第１のＭＯＳトランジスタと
を有するダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）のための改良されたメモリセルであって、前記第１
のＭＯＳトランジスタはまた、前記ワードラインに結合
されたゲート端子を有するものにおいて、改良点が書込
制御手段を備え、かつ書込制御手段は書込制御ラインと
、 前記第１の基準電位端子に結合された第１の端子と、前
記書込制御ラインに結合され、さらには前記コンデンサ
の第２の端子に結合された第２の端子とを有し、かつ前
記電荷ストア接続点で前記コンデンサの前記第１の端子
にかつ前記第１のＭＯＳトランジスタの前記第１の端子
に結合された第３の端子も有するＭＯＳスイッチ手段を
有し、さらに 前記第１のＭＯＳトランジスタの第２の端子に結合され
た第１の端子と、前記第２の基準電位端子に結合された
第２の端子と、前記ビットラインに結合された第３の端
子をれするバイポーラ増幅手段を備え、そのため前記バ
イポーラ増幅手段により増幅された電荷が前記ビットラ
インで受けられるようになっている改良されたメモリセ
ル。 - （６）前記ＭＯＳスイッチ手段が第２のＭＯＳトランジ
スタを含む、特許請求の範囲第５項に記載のメモリセル
。 - （７）前記バイポーラ増幅手段がバイポーラトランジス
タを含み、かつバイポーラ増幅手段の前記第１の、第２
のおよび第３の端子がそれぞれバイポーラトランジスタ
のベース端子、コレクタ端子、およびエミッタ端子を含
む、特許請求の範囲第５項に記載のメモリセル。 - （８）前記第１のおよび第２のＭＯＳトランジスタが各
々ｐ−チャネルＭＯＳトランジスタを含み、かつ前記バ
イポーラトランジスタがｎ−ｐ−ｎバイポーラトランジ
スタを含む、特許請求の範囲第７項に記載のメモリセル
。 - （９）前記第１のおよび第２のＭＯＳトランジスタが各
々ｎ−チャネルＭＯＳトランジスタを含み、さらに前記
バイポーラトランジスタがｐ−ｎ−ｐバイポーラトラン
ジスタを含む、特許請求の範囲第７項に記載のメモリセ
ル。 - （１０）ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）回路におけるメモリセルであって、第１のおよび第
２のソース／ドレイン端子とゲート端子とを有する第１
のＭＯＳトランジスタを備え、前記第１のソース／ドレ
イン端子が前記ＤＲＡＭ回路の第１の基準電位端子に結
合されていて、電荷をストアするためのコンデンサを備
え、前記コンデンサは前記第１のＭＯＳトランジスタの
前記ゲート端子に結合された第１の端子と、前記ＭＯＳ
トランジスタの前記第２のソース／ドレイン端子に結合
された第２の端子とを有し、前記メモリセルに「１」ビ
ットの情報を書込むための書込制御ラインを備え、前記
書込制御ラインは第１の共通接続点で前記コンデンサの
前記第１の端子にかつ前記第１のＭＯＳトランジスタの
前記ゲート端子に結合され、 第１のおよび第２のソース／ドレイン端子とゲート端子
とを有する第２のＭＯＳトランジスタを備え、前記第２
のＭＯＳトランジスタの前記第１のソース／ドレイン端
子は第２の共通接続点で前記コンデンサの前記第２の端
子と、前記第１のＭＯＳトランジスタの前記第２のソー
ス／ドレイン端子に結合され、かつ前記第２のＭＯＳト
ランジスタの各ゲート端子は前記ＤＲＡＭ回路のワード
ラインに結合され、 前記第２のＭＯＳトランジスタの前記第２のソース／ド
レイン端子に結合されたベース端子と、前記ＤＲＡＭ回
路の第２の基準電位端子に結合されたコレクタ端子と、
前記ＤＲＡＭ回路のビットラインに結合されたエミッタ
端子を有するバイポーラトランジスタを備え、そのため
前記バイポーラトランジスタが前記メモリセルから前記
ビットラインへと読込まれる電荷を増幅するように作動
する、ＤＲＡＭ回路のメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/759,532 US4677589A (en) | 1985-07-26 | 1985-07-26 | Dynamic random access memory cell having a charge amplifier |
| US759532 | 1985-07-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6228996A true JPS6228996A (ja) | 1987-02-06 |
| JPH0782748B2 JPH0782748B2 (ja) | 1995-09-06 |
Family
ID=25056010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61176553A Expired - Fee Related JPH0782748B2 (ja) | 1985-07-26 | 1986-07-25 | Ｄｒａｍ回路のメモリセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4677589A (ja) |
| JP (1) | JPH0782748B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6740958B2 (en) * | 1985-09-25 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device |
| JP2783579B2 (ja) * | 1989-03-01 | 1998-08-06 | 株式会社東芝 | 半導体装置 |
| US5060194A (en) * | 1989-03-31 | 1991-10-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a bicmos memory cell |
| JPH05129554A (ja) * | 1991-07-01 | 1993-05-25 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| GB2305776B (en) * | 1995-09-28 | 1999-11-17 | Gresham Sensor Technology Limi | Charge amplifier |
| KR100198662B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 디램 셀, 디램 및 그의 제조 방법 |
| US5712498A (en) * | 1996-08-26 | 1998-01-27 | Massachusetts Institute Of Technology | Charge modulation device |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5909400A (en) * | 1997-08-22 | 1999-06-01 | International Business Machines Corporation | Three device BICMOS gain cell |
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US6528837B2 (en) * | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
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