JPH0782748B2 - Ｄｒａｍ回路のメモリセル - Google Patents

Description

【発明の詳細な説明】 ［発明の分野］ この発明は、一般的に半導体集積回路チップの形に製作
された金属酸化物半導体（MOS）ダイナミックラダムア
クセスメモリ（DRAM）回路に関し、より詳細には、メモ
リセル内でストア素子からの電荷出力を増幅するための
電荷増幅器を有する改良されたDRAMセルに関する。

［先行技術の説明］ 近年における半導体製造技術の急速な進歩が、この期間
内の金属酸化物シリコン（MOS）ダイナミックランダム
アクセスメモリ（DRAM）の発展に明らかに見られ得る。
１つのメモリセルあたり３つまたは４つのトランジスタ
を使用した初期の１キロビット（1,024ビット）のDRAM
の後には、現在、広く利用されている１−トランジスタ
/1−コンデンサセルの設計を採用している４キロビット
のDRAMが追随した。

ビット密度におけるさらに他の改良が、向上した処理技
術によってなしとげられた。２重レベルポリシリコン導
体を使用するような技術は、16キロビットのダイナミッ
クランダムアクセスメモリへと導かれた。

半導体製造におけるさらに他の近年の進歩は、16キロビ
ットのDRAMから、65,536ビット（64キロビット）のスト
アが可能な商業的に入手可能な半導体集積回路チップに
至るまで、容量性メモリ回路の進歩を可能にしてきた。
さらに、ごく最近では、2,3の製造業者は、１つのチッ
プに256キロビット（262,144ビット）のメモリユニット
を導入し、かつ将来可能と信じられる見込みは1,000,00
0ビットのチップである。

半導体メモリ技術での最近のこれらの進歩にもかかわら
ず、歩留し、価格などの商業的現実とともに、より一層
機能的な回路を個々のチップに組入れようとする要望
が、回路に利用できる半導体面積をかなり価値あるもの
にしてきた。メモリセル製作における進歩に伴ない、シ
リコンのより狭い領域により多くの回路を収納するとい
う改良技術が進歩している。したがって、製造技術の限
界に遭遇すると、産業界の焦点は、構成部分計数を削減
し、続いて回路を形成するチップ面積も削減するため
の、より能率的な回路設計へと方向転換することにな
る。

高密度DRAM回路に関連する１つの問題は、セルの大きさ
を減少する手段としてコンデンサ面積が縮小されるとき
に生じる個々のメモリセルのもたらす信号強度の減少で
ある。セル信号が減少するにつれ、読出動作中にその信
号を感知するのに使用されるセンス増幅器の感度は増加
しなければいけない。しかしながら、センス増幅器の感
度が増加可能な度合は、電気雑音もしくはアルファ粒子
の入流に起因する不完全動作にセンス増幅器が影響を受
けることで限定される。

減少したセル信号を保証するために使用することが可能
である１つの技術は、セル信号がセンス増幅器のビット
線で受けられる前に、セル出力を増幅することである。
そのような１つの回路が米国特許第4,168,536号に述べ
られ、第１図に示されている。メモリセル回路10は、ス
トアコンデンサ16にストアされた「０」ビットの情報を
読出すべきであるとき、抵抗器14に発生する電圧を増幅
するためにMOSトランジスタ12を用いる。この設計の不
利な点は、トランジスタ12と抵抗器14を付加えるため
に、余分の空間を必要とすることである。信号増幅を採
用することで得られるセルに対するコンデンササイズと
チップ面積の削減は、付加構成要素に要求される余分の
空間によってなくなる。

メモリセルサイズを縮小する別の試みには、従来のスト
アコンデンサの代わりにバイポーラトランジスタを用い
る方法が含まれる。例として、チュン−ユ ウーの「バ
イポーラMOS複合物構造を使用した新しいダイナミック
ランダムアクセスメモリセル」、IEEE、ED−30、No.8、
1983年８月、886頁から894頁を参照されたい。しかしな
がら、第２図で示され、しかも以下により詳しく述べら
れているこの複合物構造は、セル信号サイズを減少させ
る結果となる。

［発明の要約］ ゆえに、この発明の目的は狭い面積と標準より大きいセ
ル信号を有する改良された金属酸化物半導体ダイナミッ
クランダムアクセスメモリセルを提供することである。

この発明の別の目的は、非常に狭い面積を占有しなが
ら、増幅された信号を発生するセルを有する高密度メモ
リアレイを提供することである。

この発明のさらに別の目的は、セルの出力信号を増幅す
るためのバイポーラ増幅手段を含む２つの能動素子を有
する改良されたメモリセルを提供することである。

したがって、この発明はメモリセル内で電荷ストアコン
デンサからの電荷出力を増幅するためのバイポーラ増幅
手段を有するダイナミックランダムアクセスメモリ（DR
AM）に対する改良メモリセルに向けられる。DRAM回路
は、電荷ストアコンデンサのほかに、第１と第２の基準
電位端子、ワードライン、ビットラインおよびMOSトラ
ンジスタを含む。ストアコンデンサの第１の端子は、第
１の基準電位端子に結合され、電荷ストアコンデンサの
第２の端子は、MOSトランジスタの第１の端子に結合さ
れる。この発明の第１の実施例に従って、バイポーラ増
幅手段は第１の端子がMOSトランジスタの第２の端子に
結合され、第２の端子が第２の基準電位端子に結合さ
れ、かつ第３の端子がDRAM回路のビットラインに結合さ
れる。

この発明の第２の実施例に従って、書込制御手段とバイ
ポーラ増幅手段を有する、DRAM回路の改良メモリセルが
提供される。この書込制御手段は、書込制御端子とMOS
スイッチ手段を含む。MOSスイッチ手段の第１の端子
は、DRAM回路の第１の基準電位端子に結合される。この
MOSスイッチ手段はまた、第２の端子がDRAM回路のコン
デンサと書込制御手段の両方に結合され、第３の端子が
コンデンサとDRAM回路の第１のMOSトランジスタに結合
される。バイポーラ増幅手段は第１のMOSトランジスタ
と、第２の基準電位端子と、さらにDRAM回路のビットラ
インに結合される。

この発明の利点は、メモリセルから得られる増加した信
号が従来のDRAMセル設計において可能であったより以上
にセルを縮小可能にしていることである。

この発明の別の利点は、メモリセルから得られる増加し
た信号が比較的大きな電圧の振れに備えて、センス増幅
回路を設計可能にしていることでそれによってメモリ回
路内の雑音によるセンス増幅器の誤動作という潜在的な
問題を緩和する。

この発明の上述の、そして他の目的、特徴および利点
は、以下にまたは先に述べる詳細な説明、特許請求の範
囲、および添付の図面によって明らかになるであろう。

［好ましい実施例の説明］ この発明の特定の実施例を詳細に参照する。これは、こ
の発明を実施するために発明者によって現在企画されて
いる最良のモードを示し、さらにこの発明の特定の実施
例が添付の図面に示されている。

さて図面を参照すると、第２図では複合物構造内ｎ−ｐ
−ｎバイポーラ接合トランジスタ20をｎ−チャネルMOS
電界効果トランジスタ（FFT）と組込む先行技術メモリ
セル回路18の概略図である、MOSFET22のゲート極板はワ
ードライン24に結合される。MOSFET22の１つのソース／
ドレイン端子は、バイポーラトランジスタ20のベースに
結合される。MOSFET22のほかのソース／ドレイン端子
は、バイポーラトランジスタ20のエミッタ端子に結合さ
れ、そのエミッタ端子はビットライン26に結合される。
バイポーラトランジスタ20のコレクタ端子は、基準電圧
端子28に結合される。

MOSFET22は、メモリセル回路18のストアコンデンサを充
電および放電するための転送ゲートの働きをし、標準１
−トランジスタ/1−コンデンサダイナミックメモリセル
内のトランジスタに類似する。しかしながら、メモリセ
ル回路18のストアコデンサは典型的なメモリセルのMOS
コンデンサの代わりにベースコレクタもしくはｐ−ｎ接
合コンデンサである。ゆえに、この発明とは異なりバイ
ポーラトランジスタ20は、メモリセルからの信号を増幅
するのに用いられず、むしろメモリセルのストアコンデ
ンサとして用いられる。

複合物構造メモリセル18に要求される基本的利点は、従
来の１−トランジスタ/1−コンデンサメモリセルよりも
容易に縮小され得ることである。バイポーラトランジス
タには余分のコンタクトが必要とされるが、このコンタ
クトとほかの間隔の面積は、従来のメモリセル内のスト
アコンデンサのそれよりも小さいことが予想される。し
かしながら、セルのレイアウト内の他の調節は、より大
きな信号サイズを得るのに可能であると言われている
が、上記引用の論文の著者は、単位面積あたりのｐ−ｎ
接合容量は、単位面積あたりのMOS容量よりも低いこと
を示していることに注目されたい。前記のウーの論889
頁を参照されたい。

さて第３図を参照すると、この発明のメモリセル回路30
の特定の実施例の概略図が示されている。メモリセル回
路30はMOSトランジスタ32、バイポーラ増幅手段34、電
荷ストアコンデンサ36、ワードライン38、第１および第
２の基準電位端子40、42、およびビットライン44を含
む。この発明の、この特定の実施例では、MOSトランジ
スタ32はｐ−チャネル素子で、バイポーラ増幅手段34は
ｎ−ｐ−ｎバイポーラトランジスタである。

ストアコンデンサ36の第１の端子は第１の基準電位端子
40に結合され、電荷ストアコンデンサ36の第２の端子は
MOSトランジスタ32の第１の端子に結合される。

MOSトランジスタ32の第２の端子はバイポーラ増幅手段3
4のベース端子に結合され、MOSトランジスタ32のゲート
端子はワードライン38に結合される。バイポーラ増幅手
段34のコレクタ端子は、第２の基準電位端子42に結合さ
れる。バイポーラ増幅手段のエミッタ端子は、ビットラ
イン44に結合される。

この発明の、この第１の実施例によれば、典型的DRAMセ
ルのMOSトランジスタとストアコンデンサのほかにさら
にメモリセル回路30は、バイポーラ増幅手段を含むこと
に注目される。しかしながら、メモリセル30は標準１−
コンデンサ/1−トランジスタセルほど大きくない、なぜ
ならば、加えられたバイポーラ増幅手段34を含めること
が、ビットライン44の下でかつそれと接触してエミッタ
領域を形成することで達成され、そのため横方向ダイス
間隔の増加は必要でなくなるからである。

動作において、第１の基準電位端子40は、回路内で使用
される高いおよび低いの電位の間のかつそれらを含むい
かなる電位に固定してもよく、かつ第２の基準電位42は
高レベル電位にされる。「０」または「１」ビットの情
報をメモリセル30に書込むためには、ビットライン44
を、書込まれる情報に依存して低いレベルもしくは高い
レベルの電位（「ロー」または「ハイ」）にされ、かつ
ワードライン38はローにさ、MOSトランジスタ32をオン
にする。ビットラインの電位は矢印43または45で示され
るように、バイポーラ増幅手段34のベース−エミッタ接
合を通り、さらに伝達MOSトランジスタ32からストアコ
ンデンサ36へと転送される。ビットライン44から転送さ
れる電位がストアコンデンサ36による電荷として保持さ
れるように、ワードラインはそのときハイにされてMOS
トランジスタ32をオフにする。

メモリセル30にストアされた情報を読込むために、ワー
ドラインはローにされ、MOSトランジスタ32をオンにす
る。ストアコンデンサ32にストアされた電荷は、MOSト
ランジスタ32からバイポーラ増幅手段34のベースへと流
れる。矢印45で示されるように、この電荷はバイポーラ
増幅手段34のベータだけ増幅され、バイポーラ増幅手段
34のエミッタ端子を通ってビットライン44へと落とされ
る。

前記のこの発明の特定の実施例によれば、「１」（ハイ
レベル）の書込動作の間、バイポーラ増幅手段34のベー
ス−エミッタ破壊電圧を越えるのに十分なビットライン
電位で、バイポーラ増幅手段34に逆バイアスをかけるこ
とが必要であることに気付くであろう。これは、バイポ
ーラ増幅手段34の製作中、適切なドープレベルを用いる
ことでなされ得る。しかしながら、破壊電圧を頻繁に越
える態様でバイポーラ増幅手段34を動作させることは、
もし順方向バイアスモードでのみ動作された場合よりも
早く消耗させるかもしれない。この消耗により結果とし
て生じる漏洩の問題は、もし可能であれば避けるのが好
ましい。

したがって、第４図を参照すると、この発明のメモリセ
ル回路46の第２の実施例の概略図が示されている。メモ
リセル回路46は第１のMOSトランジスタ48、電荷ストア
コンデンサ50、第１および第２の基準電位端子52、54、
ワードライン56およびビットライン58を含む。メモリセ
ル回路46はさらに、書込制御ライン60、第２のMOSトラ
ンジスタ62およびバイポーラ増幅手段64を含む。この発
明の第２の特定の実施例では、第１および第２のMOSト
ランジスタ48と62はともに、各々が第１および第２の端
子とゲート端子を有するｐ−チャネル素子であり、かつ
バイポーラ増幅手段64は、ベース、エミッタ、およびコ
レクタ端子を有するｎ−ｐ−ｎバイポーラトランジスタ
を含む。第２のMOSトランジスタ62のゲート端子は、書
込制御ライン60に結合される。第１のMOSトランジスタ4
8のゲート端子はワードライン56に結合される。

ストアコンデンサ50の第１の端子は、第２のMOSトラン
ジスタ62のゲート端子に結合される。ストアコンデンサ
50の第２の端子は、第１および第２のMOSトランジスタ4
8と62の間の共通する接続点66で、第２のMOSトランジス
タ62の第２の端子と第１のMOSトランジスタ48の第１の
端子に結合される。

第２のMOSトランジスタ62の第１の端子は、第１の基準
電位端子52に結合される。第２のMOSトランジスタ62の
第２の端子は、接続点66でストアコンデンサ50の第２の
端子と第１のMOSトランジスタ48の第１の端子に結合さ
れる。

第１のMOSトランジスタ48の第２の端子は、バイポーラ
増幅手段64のベース端子に結合される。バイポーラ増幅
手段64のコレクタ端子は、第２の基準電位端子54に結合
される。バイポーラ増幅手段64のエミッタ端子は、ビッ
トライン58に結合される。

動作において、第１および第２の基準電位端子52と54は
それぞれ、ハイにセットされる。メモリセル46内に
「１」ビットの情報を書込むために、書込制御ライン60
がローにされ、第２のMOSトランジスタ62をオンにし、
かつワードライン56がハイにされ、第１のMOSトランジ
スタ48をオフにする。このため、接続点66はハイにな
る。次に書込制御ライン60がハイに戻され、第２のMOS
トランジスタ62をオフにし、そのため「１」ビットの情
報を表わす電位がコンデンサ50によってストアされる。

メモリセル46内に「０」ビットの情報を書込むために、
書込制御ライン60がハイにされ、それゆえ第２のMOSト
ランジスタ62は非導通となり、かつビットライン58がロ
ーにされる。ワードライン56がローにされ、第１のMOS
トランジスタ48をオンにする。このため「０」を表わす
電位がコンデンサ50にかかり発生することになる。

メモリセル46内にストアされた情報を読むための動作
は、第３図に関連して上に述べたものと類似する。ワー
ドライン56がローにされ、第１のMOSトランジスタ48を
オンにする。接続点66でストアされたいかなる電荷も第
１のMOSトランジスタ48を介してバイポーラ増幅手段64
のベース端子へと流れる。電荷は、バイポーラ増幅手段
64のベータだけ増幅され、矢印68で示されるようにバイ
ポーラ増幅手段64のエミッタ端子を介して、ビットライ
ン58へと落とされる。

第１の実施例と同様に、この発明の第２の実施例によれ
ばメモリセル回路46はMOSトランジスタと典型的DRAMセ
ルのストアコンデンサに加えて、余分のMOSトランジス
タとバイポーラ増幅手段を含む。しかしながら、前記の
ようにメモリセル46を製作するのに必要な空間は、標準
１−コンデンサ/1−トランジスタセルを製作するのに必
要であるほど多くはない。

標準メモリセルに第２のMOSトランジスタ62を付加する
ことは、ダイス間隔を対応する増加なしに同様に達成さ
れる。実際、第２のMOSトランジスタ62は標準１−トラ
ンジスタ/1−コンデンサメモリセル内で寄生素子として
存在する。この寄生コンデンサは、寄生コンデンサのゲ
ート端子を或る固定された電位に保つことで標準セル内
では動作しない。この発明の好ましい実施例では、製作
中に第２のMOSトランジスタ62のドープレベルを調節す
ると、第２のMOSトランジスタ62はロー電位とハイ電位
の間で書込制御ライン60を切換えることでオンおよびオ
フにされる。こうして、標準セルの電気特性を単に換え
ることで、付加のMOSトランジスタが含まれる。

この発明の特定の実施例に関する上述の説明は、例示と
説明の目的で提示されたものである。これは余すところ
ないものではなく、また発明を開示された正確な形状に
限定することを意図したものでもなく、また明らかに、
上記の教示に照らして多くの修正や変更が可能である。
実施例は、この発明の原理とその実際の応用を最もよく
説明し、それによって当業者がこの発明を企図される特
定の用法に適した様々な実施例と様々な修正において最
良に利用することを可能にするために選ばれ述べられた
ものである。この発明の範囲は、添付の請求の範囲およ
びその均等物により規定されることが意図される。

【図面の簡単な説明】

第１図は、セル信号増幅にMOSトランジスタと抵抗器を
用いる先行技術メモリセル回路の概略図である。 第２図は、複合物構造内にｎ−チャネルMOSFETを有する
ｎ−ｐ−ｎバイポーラ接合トランジスタを組入れる先行
技術メモリセル回路の概略図である。 第３図は、この発明のメモリセルの第１の実施例の概略
図である。 第４図は、この発明のメモリセルの第２の実施例の概略
図である。 図において、10、30、46はメモリセル回路、12、20、2
2、32、48、62はトランジスタ、14は抵抗器、16はスト
アコンデンサ、18は先行技術メモリセル回路、24、38、
56はワードライン、26、44、58はビットライン、28は基
準電圧端子、34、64はバイポーラ増幅手段、36、50は電
荷ストアコンデンサ、40、52は第１の基準電位端子、4
2、54は第２の基準電位端子、60は書込制御ライン、66
は共通接続点である。

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１のおよび第２の基準電位端子と、 ワードラインと、 ビットラインと、 コンデンサと、 電荷ストア接続点で前記コンデンサの第１の端子に結合
   された第１の端子を有する第１のMOSトランジスタとを
   有するダイナミックランダムアクセスメモリ（DRAM）の
   ための改良されたメモリセルであって、前記第１のMOS
   トランジスタはまた、前記ワードラインに結合されたゲ
   ート端子を有するものにおいて、改良点が 書込制御手段を備え、かつ書込制御手段は 書込制御ラインと、 前記第１の基準電位端子に結合された第１の端子と、前
   記書込制御ラインに結合され、さらには前記コンデンサ
   の第２の端子に結合された第２の端子とを有し、かつ前
   記電荷ストア接続点で前記コンデンサの前記第１の端子
   にかつ前記第１のMOSトランジスタの前記第１の端子に
   結合された第３の端子も有するMOSスイッチ手段を有
   し、さらに 前記第１のMOSトランジスタの第２の端子に結合された
   第１の端子と、前記第２の基準電位端子に結合された第
   ２の端子と、前記ビットラインに結合された第３の端子
   を有するバイポーラ増幅手段を備え、そのため前記バイ
   ポーラ増幅手段により増幅された電荷が電気ビットライ
   ンで受けられるようになっている改良さりメモリセル。
2. 【請求項２】前記MOSスイッチ手段が第２のMOSトランジ
   スタを含む、特許請求の範囲第１項に記載のメモリセ
   ル。
3. 【請求項３】前記バイポーラ増幅手段がバイポーラトラ
   ンジスタを含み、かつバイポーラ増幅手段の前記第１
   の、第２のおよび第３の端子がそれぞれバイポーラトラ
   ンジスタのベース端子、コレクタ端子、およびエミッタ
   端子を含む、特許請求の範囲第１項に記載のメモリセ
   ル。
4. 【請求項４】前記第１および第２のMOSトランジスタが
   各々ｐ−チャネルMOSトランジスタを含み、かつ前記バ
   イポーラトランジスタがｎ−ｐ−ｎバイポーラトランジ
   スタを含む、特許請求の範囲第３項に記載のメモリセ
   ル。
5. 【請求項５】前記第１のおよび第２のMOSトランジスタ
   が各々ｎ−チャネルMOSトランジスタを含み、さらに前
   記バイポーラトランジスタがｐ−ｎ−ｐバイポーラトラ
   ンジスタを含む、特許請求の範囲第３項に記載のメモリ
   セル。
6. 【請求項６】ダイナミックランダムアクセスメモリ（DR
   AM）回路におけるメモリセルであって、第１のおよび第
   ２のソース／ドレイン端子とゲート端子とを有する第１
   のMOSトランジスタを備え、前記第１のソース／ドレイ
   ン端子が前記DRAM回路の第１の基準電位端子に結合され
   ていて、 電荷をストアするためのコンデンサを備え、前記コンデ
   ンサは前記第１のMOSトランジスタの前記ゲート端子に
   結合された第１の端子と、前記MOSトランジスタの前記
   第２のソース／ドレイン端子に結合された第２の端子と
   を有し、前記メモリセルに「１」ビットの情報を書込む
   ための書込制御ラインを備え、前記書込制御ラインは第
   １の共通接続点で前記コンデンサの前記第１の端子にか
   つ前記第１のMOSトランジスタの前記デート端子に結合
   され、 第１のおよび第２のソース／ドレイン端子とゲート端子
   とを有する第２のMOSトランジスタを備え、前記第２のM
   OSトランジスタの前記第１のソース／ドレイン端子は第
   ２の共通接続点で前記コンデンサの前記第２の端子と、
   前記第１のMOSトランジスタの前記第２のソース／ドレ
   イン端子に結合され、かつ前記第２のMOSトランジスタ
   の各ゲート端子は前記DRAM回路のワードラインに結合さ
   れ、 前記第２のMOSトランジスタの前記第２のソース／ドレ
   イン端子に結合されたベース端子と、前記DRAM回路の第
   ２の基準電位端子に結合されたコレクタ端子と、前記DR
   AM回路のビットラインに結合されたエミッタ端子を有す
   るバイポーラトランジスタを備え、そのため前記バイポ
   ーラトランジスタが前記メモリセルから前記ビットライ
   ンへと読込まれる電荷を増幅するように作動する、DRAM
   回路のメモリセル。