JPH0378716B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体集積記憶装置に係り、特に読
み出し動作の高速化を図つたGaAsスタテイツ
ク・メモリ（以下SRAMと略す）に関する。

〔発明の背景〕

近年、Siよりも数倍電子の移動度が大きい
GsAsを基板として用いる高速SRAMの試作が行
なわれている。従来、このようなメモリの回路に
ついては、「ガリヒ素 アイシー シンポジウム
（GaAs IC Symp.）1983 p.86〜89」における
「ア 256×４ビツト ガリヒ素 スタテイツクラ
ム（Ａ 256×4Bit GaAs STATIC RAM）」と
題する文献において論じられている。第１図は、
このSRAMの一部を示す。図において、MC１で
示された部分がメモリ・セルであり、T₃〜T₆は
ノーマリー・オフ型電界効果トランジスタ（以下
EFETと略す。また、電界効果トランジスタを
FETと略す。）、T₁，T₂はノーマリ・オン型電界
効果トランジスタ（以下DFETと略す。）である。
MC₂もMC₁と同様な構成のメモリセルである。
また、Wx₁はメモリセルMC₁をWx₂はメモリセ
ルMC₂を選択するワード線である。d₁，₁は読み
出し時、書き込み時に、それぞれ信号が伝えられ
るデータ線、Ay₁は、データ線を選択するカラム
選択線、T₉，₁₀は選択されたデータ線の読み出し
信号をコモン線に伝えるトランスフア用EFET，
Cd₁，₁は、選択されたトランスフア用FETか
ら読み出された信号をセンスアンプSA₁に伝える
コモン線である。SA₁は、読み出し時にコモン線
の信号を検出、増幅するためのセンスアンプであ
る。また、T₈，T₇は、データ線の負荷となる
DFETであり、それぞれd₁，d₁と電源V_DD間に接
続されている。C₁は、データ線₁に、C₂は、デ
ータ線d₁につく総容量（以下、データ線容量と呼
ぶ）である。C₃は、コモン線₁に、C₄は、コモ
ン線₁につく総容量（以下、コモン総容量と呼
ぶ）である。以下、第１図を用いて読み出し動作
について説明する。なお、書き込み動作について
は、本発明には関係しないのでここでは、説明を
省略する。

説明のため初期状態が第１図において、T₃が
オン、T₄がオフで、ノードN₁がローレベル、N₂
がハイレベルにあるとする。この状態を２値情報
の“１”に対応させる。さらに、メモリセル
MC₂の情報が“０”で、ワード線Wx₂が選択さ
れ、メモリセルMC₂の情報が読み出されている
ものとする。この状態で、ワード線Wx₁が選択さ
れ、ハイレベルになるとT₅，T₆のゲートがハイ
レベルになる。T₅のソース、N₁はローレベル、
T₆のソース、N₂はハイレベルであるので、T₅は
オンし、T₆はオフし、メモリセルMC₁が選択さ
れる。一方、ワード線Wx₂は、非選択となり、ロ
ーレベルになり、メモリセルMC₂は、非選択と
なる。この結果、直流的には、V_DD→T₇→T₅→
T₃の経路で読み出し電流I_Rが流れ、データ線負荷
T₇のインピーダンスによる電圧降下ΔV（I_R）の
ためデータ線₁の電位はV_DD−ΔVに低下する。
また、d₁の電位は、T₈によつてV_DDまで上昇す
る。一方、カラム選択線Ay₁が選択されている状
態では、T₉，T₁₀のゲートにハイレベルが加わつ
ているから、T₉，T₁₀がオンしている。したがつ
て、コモン線Cd₁の電位は、T₁₀を通じて、デー
タ線d₁の電位、V_DDまで上昇する。₁の電位は、
T₉を通じて、₁の電位、V_DD−ΔVまで下がる。
これによつてセンスアンプSA₁には、ΔVだけの
信号電圧が与えられ、これを増幅することで読み
出しが行なわれる。この時、読み出し電流I_Rは、
過渡的に、データ線負荷T₇を流れるとともに、
d₁につくデータ線容量に蓄積された電荷と₁に
つくコモン線容量に蓄積された電荷を放電する。
また、d₁，Cd₁につくデータ線容量C₂、コモン線
容量C₄は、T₈，T₁₀を流れる電流によつて電荷が
充電される。したがつて、データ線、コモン線に
おける遅延時間は、読み出し電流I_RとT₈，T₁₀の
インピーダンスおよびデータ線容量C₁，C₂、コ
モン線容量C₃，C₄によつて決まる。データ線、
コモン線での遅延時間を短縮するためには、読み
出し電流I_Rを増やすことやT₈，T₁₀のインピーダ
ンスを下げること、あるいはデータ線、コモン線
容量の低減を図る必要がある。一方、T₁₀のイン
ピーダンスを下げることは、T₁₀のサイズを大き
くすることであり、データ線、コモン線容量の増
大につながり、コモン線で遅延時間の短縮にあま
り効果がない。読み出し電流I_Rを大きくし、かつ
T₈のインピーダンスを下げるには、メモリセル
を構成するT₃，T₄，T₅，T₆さらに、T₇，T₈の
サイズを大きくしなければならない。ところが、
メモリの集積度を上げようとする場合、メモリセ
ルを構成するEFETのサイズを小さくすることが
不可欠で読み出し電流I_Rを大きくとれなくなる。
また、データ線、コモン線に並列接続されるメモ
リセル数、トランスフア用EFET数が増大し、デ
ータ線容量、コモン線容量も増大してしまう。高
集積化に従いデータ線容量、コモン線容量の増大
と読み出し電流の減少により、データ線、コモン
線での遅延時間が増大してしまい、高速な
SRAMを実現することが困難となつてくる。

〔発明の目的〕

本発明の目的は、データ線、コモン線における
信号波形の立上り特性を改善することにより、デ
ータ線、コモン線、さらにセンスアンプでの遅延
時間を短縮し、高速な半導体集積記憶装置を提供
することにある。

〔発明の概要〕

上記目的を達成するため、本発明は１対のコモ
ン線にセンスアンプが接続されたSRAMにおい
て、ドレインが電源に、ソースがコモン線に接続
されたEFETと、該EFETのソースとゲート間に
接続された抵抗と、該EFETのソースに接続され
たコモン線の信号と同相なセンスアンプの出力端
子と該EFETのゲートとの間に接続された容量に
よつて構成される正帰還型コモン線駆動回路を設
け、センスアンプの出力信号をコモン線に正帰還
することを特徴としている。

〔発明の実施例〕

第２図に本発明による一実施例を示す。FCは、
本発明による正帰還型コモン線駆動回路の部分で
ある。d₂，₂はデータ線、Cd₂，₂はコモン線、
SA₂はセンスアンプ、So₂，₂は、センスアンプ
SA₂の差動出力端子である。T₁₃，T₁₄は、カラム
スイツチ用EFETである。Ay₂はカラムスイツチ
用FETを選択するカラム選択線である。なお、
C₄は、ノードN₁₁につく総容量、C₅は、ノード
N₁₂につく総容量である。Cd₂とSo₂，₂と₂は
同相信号が伝わる。FCは、ソースにコモン線Cd₂
が、トレインに電源V_pがゲートに抵抗R₁を介し
てコモン線Cd₂が、さらに帰還用容量C₆を介して
センスアンプSA₂の出力線So₂が接続された
EFET、T₁₁と、ソースにコモン線₂が、ドレ
インに電源V_pが、ゲートに抵抗R₂を介してコモ
ン線₂が、さらに帰還用容量C₇を介してセンス
アンプSA₂の出力線₂が接続されたEFET、T₁₂
によつて構成される。なお、抵抗R₁，R₂は、イ
オン打込み層抵抗等を用いることができる。容量
としては、層間絶縁膜の上層と下層として形成さ
れた金属間の平行平板容量等を用いることができ
る。

次に、本発明で用いられる正帰還型コモン線駆
動回路の動作と効果を第２図と第３図を並用して
説明する。第３図は、同一データ線に接続された
メモリセルの内情報“０”のメモリセルを読み出
した状態から、情報“１”のメモリセルを読み出
す状態に遷移した場合について、第２図の各ノー
ドの信号波形を示す。第３図ａのVd，Ｖは、
データ線d₂，₂の信号波形を示す。第３図ｂの
V_Cd，Ｖ_Cdは、コモン線Cd₂，₂の信号波形を示
す。第３図ｃのV_o11，V_o12は、ノードN₁₁，N₁₂
の信号波形を示す。第３図ｄのV_sp，Ｖ_spは、セ
ンスアンプSA₂の出力線S_p2，_p2の信号波形を示
す。第３図ａのＶ′、第３図ｂのＶ_cd′、第３図
dV_sp′，Ｖ_sp′は、それぞれ正帰還型コモン線駆動
回路FCがない場合のデータ線₂、コモン線Cd₂、
センスアンプSA₂の出力線S_p2，_p2の信号波形に
対応する。この時、カラム選択線Ay₂が選択さ
れ、T₁₃，T₁₄のゲートにハイレベルが印加され
T₁₃，T₁₄がオンしているものとする。データ線
d₂，₂の読み出し信号は、T₁₃，T₁₄を介してコ
モン線Cd₂，₂に伝わり、この信号を受けてセ
ンスアンプSA₂が動作しS_p2，_p2に差動出力V_sp，
Ｖ_spが表われる。このセンスアンプSA₂の出力信
号V_sp，Ｖ_spは、容量C₆，C₇によりT₁₁，₁₂に伝達
される。この時、ノードN₁₁，N₁₂には、第３図
ｂに示すようにセンスアツプSA₂の出力信号がR₁
とC₄とC₆あるいは、R₂とC₃とC₇によつて微分さ
れた信号が表われる。なお、ノードN₁₁，N₁₂に
伝わる微分信号電圧ΔV_Fは、C₄とC₆の比あるい
は、C₅とC₇の比に比例する。この微分信号電圧
ΔV_FがEFET、T₁₁，T₁₂のしきい値電圧V_TE以上
になるとT₁₁，T₁₂はオンする。この場合、ノー
ドN₁₂には、正側の微分信号が印加されるので、
T₁₂はオンし、過渡的にコモン線₂、さらには
T₁₃を介してデータ線₂がV_pに上昇する。一方、
ノードN₁₁には負側の微分信号が印加されるの
で、T₁₁はオフしたままである。すなわちコモン
線信号の立上り時のみに、かつ過渡的のみにセン
スアンプSA₂の出力信号がコモン線、データ線に
正帰還される。これによつて、第３図ａ，ｂから
もわかるようにデータ線₂の信号波形Ｖ_dならび
にコモン線d₂の信号波形Ｖ_Cdの立上り特性が改
善される。さらに、第３図ａ，ｃに示すように本
発明による正帰還型コモン線駆動回路がない場合
に比べ、データ線での遅延時間をΔtd、コモン線
での遅延時間をΔt_Cd、センスアンプの遅延時間を
Δt_SAだけ短縮することができる。

第４図は本発明の実施例を示し、第２図の抵抗
R₁，R₂をソースとゲートが接続されたDFEF、
T₁₅，T₁₆に置き換えた構成である。DFET、
T₁₅，T₁₆は、第２図の抵抗R₁，Ｒと同様な働き
をする。

〔発明の効果〕

以上に述べたように、本発明によれば、データ
線、コモン線、さらにセンスアンプの遅延時間を
短縮でき、高速な半導体記憶装置を実現すること
ができる。

【図面の簡単な説明】

第１図は、従来のGaAs、スタテイツク・ラン
ダム・アクセス・メモリの一部を示す図、第２図
は、本発明による実施例を示す図、第３図は、本
発明による正帰還型コモン線駆動回路を含んだメ
モリの動作と効果を示す図、第４図は本発明の他
の実施例を示す図である。 FC……本発明による正帰還型コモン線駆動回
路、SA……センスアンプ、C₆，C₇……帰還用容
量、T₁₁，T₁₂……コモン線駆動用ノーマリオフ
型FET。

Claims (1)

1. 【特許請求の範囲】 １ メモリ・セルが複数個並列に接続された１対
   のデータ線が複数個配置され、かつ該データ線対
   とコモン線対を選択信号により電気的に接続する
   カラムスイツチと、前記コモン線対に接続された
   差動出力を有するセンスアンプからなるスタテイ
   ツク型の半導体集積記憶装置において、ドレイン
   が電源に、ソースがコモン線に接続されたノーマ
   リオフ型FETと、前記ノーマリオフ型FETのソ
   ースとゲートの間に接続された抵抗と、前記ノー
   マリオフ型FETのソースが接続された前記コモ
   ン線と同相な信号が出力される前記センスアンプ
   の出力端子と前記ノーマリオフ型FETのゲート
   との間に接続された容量によつて構成される正帰
   還型コモン線駆動回路を設け、前記センスアンプ
   の出力信号を前記コモン線対に正帰還することを
   特徴とする半導体集積記憶装置。 ２ 上記ノーマリオフ型FETのゲートとソース
   の間に接続された上記抵抗を、ドレインが前記ノ
   ーマリオフ型FETのゲートにゲートとソースが
   接続され、かつ前記ノーマリオフ型FETのソー
   スに接続されたノーマリオン型FETに置き換え
   たことを特徴とする特許請求の範囲第１項記載の
   半導体集積記憶装置。