JPS59223825A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は割込機能を有し、集積回路にて構成されるマイ
クロコンピュータに関するもので、特に、割込処理を実
行する割込制御回路部へ、割込要求情報を転送する、割
込情報転送方式に係わる。

一般に、マイクロコンピュータは、所定割込信号によっ
てユーザー命令を格納するプログラムメモリの特定アド
レスに分岐し、所望の処理を実行できるような割込機能
を有しておシ、割込信号としては、特定入力端子から入
力される立上がシエッジ信号、タイマーカウンターから
のオーバーフロー信号あるいは、シリアルインターンエ
イスでのデータ送φ受信完了信号等、種々の周辺回路か
らの信号がある。一方、マイクロコンピュータは、近年
、集積度が益々向上し、よシ多くの複雑な周辺回路が内
蔵され、それに伴ない、割込信号の数も増大している。

従来、このようなマイクロコンピュータにおいて割込信
号を発生する周辺回路を内蔵した場合、各周辺回路から
発生された割込信号は、割込処理の実行又は、保留の決
足１割込信号の優先順位決定あるいは、実行すべき割込
信号に対応した、プログ２ムメモリの特定アドレスの発
生等を制御する割込制御回路に入力され、その割込制御
回路によって割込処理が実行される。したがってこのよ
うなマイクロコンピュータを集積回路にて作製した場合
、各周辺回路で発生した割込信号は、割込制御回路まで
、配線しなければならない。又、割込制御回路にて、所
定割込処理の実行を決定した際、次の割込要求を受は付
は可能とするため、割込処理の実行が決定された割込信
号をリセットする必要があシ、各割込信号に対応した割
込リセット信号の配線も必要となる。ゆえに、割込信号
の数ｎに対して、配線は２０本必要であシ割込信号の数
が増加した場合には、多数の配線が必要となシ、集積回
路のコストアップをまねき、安価で高性能なマイクロコ
ンピュータが提供できないという欠点があった。更に、
各周辺回路を集積回路上、分散して最適に配置した場合
、割込制御回路との距離が遠くなシ、その分、配線も長
くなるため、コストアップをまねき、逆に、各周辺′回
路を割込制御回路の近くに配置した場合には、配置の自
由度がなくなシ、結局は、コストがアップしてしまうと
いう欠点があった。

本発明は、このような事情に鑑みて発明されたもので、
本発明の目的は、簡単な回路を付加するだけで、割込信
号数の増加によるコストアップを低減し、又、割込信号
を発生する周辺回路をコストアップせずに、自由に配置
できる、集積回路化に適した安価で、高性能なマイクロ
コンピュータを提供することにある。

本発明は、割込機能を有し、各命令の実行をデータバス
を介して行なうマイクロコンピュータにおいて、少なく
とも、割込要求情報を記憶する記憶手段と、記憶手段の
情報を所定タイミングに同規してデータバスに出力せし
める出力バッファ手段と、所定タイミングに同期してデ
ータバスの内存を入力し、割込処理の制御を行なう割込
制御手段によ多構成され、記憶手段の情報をデータバス
を介して、割込制御手段に転送すると共に、割込制御手
段から発生される割込要求リセット信号を、データバス
を介して記憶手段に転送し、記憶手段をリセットするよ
うにしたものである。

次に、本発明をその実施例に従い図面を用いて詳細に説
明する。

本発明の一実施例を第１図に示す。同図において、リセ
ット・セット型フリップフロップ（以下Ｒ８フリップフ
ロップと称す）ｌ−１，１−２は、割込要求情報２−１
．２−２がハイレベルの時セットされ、この時、Ｒ８７
リツプフロツプｌ−１゜１−２の記憶情報Ｑｌ、Ｑ２は
、ノ１イレペルとなシ、又、アンド回路３−１．３−２
がハイレベルの時、Ｒ８フリップフｐツブ１−１．１−
２は、リセットされ、記憶情報Ｑｌ、Ｑ２は、ロウレベ
ルとなる。

尚、アンド回路３−１は、所定タイミングクロックφ、
データバスＤＢＯ及び割込制御回路４から発生される割
込受領信号５を入力としておシ、アンド回路３−２は、
タイミングクロックφ、データバスＤＢＩ　、割込受領
信号５を入力としている。

記憶情報Ｑｌ、Ｑ２は、アンド回路６が、ハイレベルの
時、出力バッファ、７−１．７−２を°介してデータバ
スＤＢＯ，ＤＢＩに出力される。アンド回路６が、ロウ
レベルの時、出力バッ７ア７−１．７−２は、ハイイン
ピーダンス状態となル、記憶情報Ｑｌ、Ｑ２は、データ
バスＤＢＯＩＤＢ１には、出力されない。尚アンド回路
６はタイミングクロックφと、割込受領信号５を入力と
するインバータ回路８の出力信号とを入力信号としてい
る。一方、割込制御回路４から出力される割込リセット
信号９−１．９−２は、タイミングクロックφと、割込
受領信号５を入力とするアンド回路１０がハイレベルの
時、出力バッファ１１−１．１１−２を介して、データ
バスＤＢＯ，ＤＢＩに出力され、アンド回路ＩＯがロウ
レベルの時、出力バッ７ア１１−１．１ｌ−２は、ハイ
インピーダンス状態となる。

又、アンド回路１２−１．１２−２は、タイミングクロ
ックφと、それぞれデータバスＤＢｏ、ＤＢｚを入力と
し、アンド回路１２−１．１２−２の出力信号は割込制
御回路４に入力されている。尚、データバスＤＢＯ〜Ｄ
Ｂｎｉ；ｉ、マイクロコンビエータにおいて、命令処理
を実行するためのパスラインで、マイクロコンピュータ
内の各部に配線されている。

以下、第１図の動作を、第２図のタイミングチャートを
参照しながら、説明する。タイミングクロックφは、第
２図に示すように、マイクロコンピュータが、命令を実
行するタイミングサイクルｔｎ（ｎ＝１〜）のうち、所
定タイミングに割シ当てられている。

まず、タイミングサイクル【ｌｏ場合について説明する
。この時、Ｒ８７！ｊツブフロップ１−１゜１−２の記
憶情報Ｑｌ、Ｑ２は、ロウレベルであシ、タイミングク
ロック懺が、ハイレベルの時、アンド回路６の出力がハ
イレベルとなるから出力バツ７ア７−１．７−２を介し
て、ロウレベルが、データバスＤＢＯ，ＤＢＩに出力さ
れる。一方、アンド回路１２−１．１２−２は、タイミ
ングクロックφが、ハイレベルの時、データバスＤＢＯ
，ＤＢＩ（Ｄ内容、すなわち、ロウレベルを割込制御回
路４に入力する。割込制御回路４は、ロウレベルが入力
されたことにより、割込要求がなかづたことを検知し、
次のタイミングサイクルｔ２でも、同様の動作を行なう
。尚、この時、アンド回路ＩＯの出力は、ロウレベルで
あシ、出力バッファｔｌ−１゜１ｌ−２ｉ’ｔ、ハイイ
ンピーダンス状態である。

タイミングサイクルｔ２ではＲ８フリップ７０ツブ１−
１の記憶情報Ｑｌが、）・イレベル、すなわち、割込要
求情報２−１によル、セットされたと仮定する。タイミ
ングクロックφがハイレベルの時、出力バッ７ア７−１
．７−２を介して、デーｐ　／（スＤＢＯには、ハイレ
ベル、チーｆｉバスＤＢＩには、ロウレベルが出力され
る。したがって、割込制御回路４には、アンド回路１２
−１の出力信号ハイレベル、アンド回路１２−１の出力
信号ロウレベルが入力される。割込制御回路４は、デー
タバスＤＢｏから、ハイレベルが入力されたことによ、
９．ＢＳ７リツプフロツプ１−１に割込要求があったこ
とを検知し、割込処理の実行が可能であれば、割込受領
信号５をハイレベルにする。又、ＥＬＳフリップ７日ツ
ブ１−１の割込要求に対する割込処理を実行するから、
Ｒ８フリップフロップ１−１をリセットするため、割込
リセット信号９−１は、）・イレベルとなる（割込リセ
ット信号９−２は、ロウレベルの＆まである）。

次にタイミングサイクルｔ３では、タイミングクロック
φがハイレベルの時、割込受領信号５がハイレベルであ
るから、アンド回路６は、ロウレベルとなり、出力パッ
ファ７−１．７−２は、ノ・イインピーダンス状態とな
り、逆に、アンド回路１０は、ハイレベルとなるから、
割込リセット信号９−１．９−２は、出力バッファ１１
−１．１１−２を介して、データバスＤＲ，０，ＤＢＩ
に出力される。

この時１割込リセット信号９−１．９−２は、それぞれ
ハイレベル及びロウレベルであるから、データバスＤＢ
Ｏ，ＤＢＩには、それぞれ、ノ１イレペル及びロウレベ
ルが出力される。一方、アンド回路３−１．３−２の出
力は、タイミングクロックφがハイレベルの時、割込受
領信号５が、ノヘイレベルであるから、データバスＤＢ
Ｏ，ＤＢＩの内容、すなわち、ハイレベル及びロウレベ
ルとな、６．　　ａｓフリップフロップ１−１をリセッ
トする。したがって、ＢＳフリップフロップ１−１の記
憶情報Ｑ１は、ロウレベルとなυ、次の割込要求が受は
付は可能となる。

以上、説明したように、所定タイミングクロックφに同
期して、データバスを介して、割込要求の転送及び割込
信号のリセットを実行させることにより、割込信号を発
生する周辺回路が、マイクロコンピュータ内のどの位置
に配置されても、各割込信号及び割込リセット信号を配
線する必要がなく、割込処理を実行することができ、本
発明によシ、集積回路化に適した安価で、高性能なマイ
クロコンピュータを提供することができる。尚、第１図
の一実施例では、割込信号が、２種類の場合を例とした
が、データバスの本数分だけ増加することができる。又
、タイミングクロックφは、マイクロコンピュータでの
命令実行タイミングにおいて、データバスＤＢＱ〜ＤＢ
ｎを使用しない窒きタイミングを利用するのが望ましい
。

【図面の簡単な説明】

第１図・・・・・・本発明の一実施例を示す図である。 １−１．１−２・・・・・・リセット・セット型フリッ
プフロッグ、２−１．２−２・・・・・・割込要求情報
、３−１　、３−２・・・・・・アンド回路、４・・・
・・・割込制御回路、５・・・・・・割込受領信号、６
・・・・・・アンド回路、７−１゜７−２・・・・・・
出力バッファ、８・・・・・・インバータ回路、９−１
．９−２・・・・・・割込リセット信号、１０・・・・
・・アンド回路、１ｉ−ｔ、１ｔ−２・・・・・・出力
バッファ、１２−１．１２−２・・・・・・アンド回路
、φ・・・・・・所定タイミングクロック。 ＤＢＯＮＤＢｎ・・・・・・マイクロコンピュータ内の
命令処理を集貨するためのデータバスライン。 第２図・・・・・・第１図の動作を説明するためのタイ
ミングチャート、 φ・・・・・・所定タイミングクロック、５・・・・・
・割込受領信号、Ｑｌ、Ｑ２・・・・・・Ｒ，Ｓフリッ
プフロラフ：１−（具ン １．１−２記憶情報、９−１．９−２・・・・・・割込
リセット信号。

Claims (1)

【特許請求の範囲】
1. 割込機能を有し、データバスラインを介して、各種デー
   タ処理を行なうマイク目コンビ具−夕において、少なく
   とも、割込要求情報を記憶する記憶手段と、該記憶手段
   の情報を所定タイミングに同期して、前記データバスラ
   インに出力せしめる出力バラフッ手段と、前記所足タイ
   ミングに同期して前記データバスラインの内容を入力し
   て、割込処理の制御を行なう制御手段とを備え、前記デ
   ータバスラインを介して、割込要求情報を、前記制御手
   段に転送せしめるようにしたことを特徴とするマイクロ
   コンピュータ。