JPH02205965A - パイプラインプロセッサシステムの構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［概要］ プロセッサエレメントを複数個縦続接続するパイプライ
ンプロセッサシステムの構成方式に関し、要求される性
能に適応するとともに性能に対応したコストパフォーマ
ンスとなるようにパイプライン段数を任意に変更できる
パイプラインプロセッサの構成方式を提供することを目
的とし、初段と最終段のプロセッサエレメントを備える
基本部と、プロセッサニレ、メントを含み基本部に対し
て任意の個数を着脱自在に縦続接続される増設部とから
なり、基本部と増設部には、プロセッサエレメントの出
力データを格納するＦＩＦＯを備え、該ＦＩＦＯのデー
タ出力を、次段増設部への出力端子と、最終段のプロセ
ッサエレメントのデータ入力線に接続するデータバ・ノ
ファの入力とに供給し、ＦＩＦＯへのシフト信号とデー
タバッファの駆動制御を次段の増設部の接続の有無に応
じて切換えるセレクタを備えるよう構成する。 ［産業上の利用分野］ 本発明はプロセッサエレメントを複数個Ｎ続接続するパ
イプラインプロセッサシステムの構成方式に関する。 近年、連続的なデータを高速に処理するシステムや、階
層的なソフトウェアを高速に処理するシステムにおいて
、複数のプロセッサをパイプライン方式で処理するよう
になった。 例えば、グラフィックプリミティブ（基本要素）を連続
的に処理しなければならないグラフィックワークステー
ションのグラフィックアクセラレータ部の様なシステム
がある。 すなわち、最近のコンピュータグラフィックスの発展に
伴って、多゛ラフィソクワークステーシッンが普及して
きた。そのようなグラフィックワークステーションの大
部分は、ビットマツプデイスプレィを備え、そのピット
マツプデイスプレィに種々の図形を表示する。そして、
表示される図形は、グラフィックプリミティブとして、
座標データやその他のデータによりコンピュータ内で表
現されている。 このプリミティブ部分のインタフェースは、標準化され
ており、そのデータ処理をいかに高速に行うかがグラフ
ィックワークステーションの性能を表す。 プリミティブのデータ処理を高速化するための座標変換
処理は、従来からパイプライン方式で処理しているが、
パイプラインを構成する複数のプロセッサエレメント　
（ＣＰＬＪ、ＲＡＭ、ＲＯＭなどで構成）は、通信用の
バッファを介して順次に縦続接続される。従って、その
装置が製造されると縦続構成の相互配置関係が固定され
ているため、使用者から要求される処理性能に対して実
際の能力が過大または過少となることが多く、その改善
が望まれている。 ［従来の技術］ 第５図は従来例の構成図である。 第５図の５０．５２．５４はプロセッサエレメント、５
１．５３はＦ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ−Ｉｎ　Ｆｉｒ
ｓｔ−Ｏｕｔ式のメモリ）を表す。 各プロセッサエレメントは、それぞれ同様の構成を備え
、中央処理袋ｆｉｃＰＵ、ＲＡＭおよびＲＯＭを備え、
それぞれのプロセッサエレメントにおいて異なる処理を
実行する。各ＦＩＦＯは、プロセッサエレメントのデー
タ処理フェーズ毎に処理結果のデータを次のプロセッサ
エレメントに送るために設けられた通信用ＦＩＦＯであ
る。 従来はプロセッサエレメント５０で処理した結果をプロ
セッサエレメント５０から発生するシフトイン（ｓｈｉ
ｎ　ｉｎ）信号により次段のＰＩＦＯ５１に格納し、次
段のプロセッサエレメント５２は、自己の発生するシフ
トアウト（ｓｈｉｆｔ　ｏｕｔ）信号によりＰ　Ｉ　Ｆ
Ｏ５１から格納されたデータを読み出し、以下順次プロ
セッサエレメントにおける処理とＦＩＦＯへの格納・読
み出しが繰り返され、パイプライン処理が実行される。 この構成により、例えば、グラフインクワークステーシ
ョンにおいては、グラフィックのプリミティブ処理を高
速に実行することができる。 ［発明が解決しようとする課題］ 従来例の構成では、パイプライン方式により高速に処理
を実行できるが、プロセッサとＦＩＦＯを縦続接続した
パイプラインプロセッサシステムの構成が固定されるの
で、後からシステムの性能を向上させることができない
。また、実際にシステムを運用する上で、使用している
システム構成では性能が高過ぎる場合にも、システムを
縮小することができない。すなわち、ワークステーショ
ンとしてのアプリケーションはプリミティブを処理する
必要がない場合もあり、そのようなシステムではプリミ
ティブ処理は無用の構成となる。 さらに、各プロセッサエレメントは高価なプロセッサが
使用されるため、システム構成を変えられない場合、要
求性能に対して高価なシステムを提供してしまうことに
なる。 本発明は要求される性能に適応するとともに性能に対応
したコストパフォーマンスとなるようにパイプライン段
数を任意に変更できるパイプラインプロセッサの構成方
式を提供することを目的とする。 ［課題を解決するための手段］ 第１図は本発明の基本構成図である。 第１図の１０は基本部、１１は増設部、１２はプロセッ
サエレメント、１６は最終段のプロセッサエレメント、
１３は従来構成と同様のＦＩＦＯ１１４はセレクタ、１
５はデータバッファを表す。 本発明は、基本部に初段と最終段のプロセッサエレメン
トを設け、基本部と増設部内に、プロセッサエレメント
の出力を保持するＦＩＦＯと、ＦＩＦＯの出力を次段の
増設部に送信するか、データバッファに入力するかを増
設部の有無により制御されるセレクタによって切換え制
御し、任意の段数の増設部を接続するものである。 ［作用］ 基本部１０には入力データを受は取る初段のプロセッサ
エレメント１２と最終段のプロセッサエレメント１６が
設けられ、増設部１１にはプロセッサエレメント１２が
設けられている。増設部ｌｌは、図示の場合１段だけ示
されているが、同様な増設部を順次図の下側に接続する
ことにより任意の段数のパイプラインプロセフサシステ
ムを構成することができる。 基本部１０と増設部１１において、プロセッサエレメン
ト１２の出力はｗＡ１２１を介してＦＩＦ０１３に入力
し、線１２２から供給されるシフトイン（３１で表示）
信号によりＦＩＦＯ１３内に入力され、セレクタ１４か
ら線１４１を介して入力されるシフトアウト（Ｓｏで表
示）信号によりＦＩＦＯ１３のデータが出力線１３１に
出力される。ＦＩＦＯ１３の出力線１３１は次段の増設
部１１への出力端子Ｃに接続されるとともに当該段に設
けたデータバッファ１５の入力に接続されている。 データバッファ１５は、セレクタ１４から駆動信号が入
力されると能動状態になるが、駆動信号が来ないと何ら
動作しない、セレクタ１４からの駆動信号は次段の増設
部が接続されてない時に最終段の増設部（最小の構成で
は基本部１０）のセレクタ１４から発生し、これにより
データバッファ１５が駆動されると、能動状態となって
、ＦＩＦＯ１３の出力線１３１から入力するデータがデ
ータバッファ１５に格納され、その出力側は最終段のプ
ロセッサエレメント１６のデータ入力線１６１に接続さ
れ、データ入力線１６１は基本部と増設部の端子、Ｅ、
ｅを介して順次接続されている。 最終段のプロセッサエレメント１６からは、このプロセ
ッサエレメントの処理に合わせたシフトアウト信号がｖ
Ａ１６２に出力され、基本部のセレクタ１４および、基
本部の端子りと増設部側の端子ｄを介して各増設部のセ
レクタ１４に入力している。 セレクタ１４は、次段に増設部１１が接続されていると
、端子Ｂから増設部の端子すを介して次段（増設部）有
りを表す信号（図では接地信号）が入力され、増設がな
いときは何も人力されない。 また、セレクタ１４には次段の増設部１１のプロセッサ
エレメント１２から発生するシフトアウト信号を線１２
３および端子ａ、Ａを介して入力される。 セレクタ１４０機能を説明すると、次段に増設部１１が
接続されていない時は、上記した増設部から次段有りの
信号が入力されないことを検出して、当該段のデータバ
ッファ１５を線１４２により駆動して、データバッファ
を能動状態にする。 これと同時に、線１６２に出力されている最終段のプロ
セッサエレメント１６のシフトアウト信号を選択してＰ
ＩＦＯ１３に供給して、その中に格納されているデータ
をシフト動作により取り出して、データバッファ１５に
入力する。プロセッサエレメント１６はデータバッファ
１５の出力デー夕をデータ人力１１６１から入力して処
理を行う。 次に、増設部１１が接続されている場合、上記した増設
部から次段有りの信号を検出すると、当該段のデータバ
ッファ１５を駆動せず、次段増設部からのシフトアウト
信号を選択して、線１４１からＦＩＦＯ１３へ入力する
。これによりＦＩＦ０１３からシフトアウトしたデータ
は端子Ｃ，ｃを通って次段のプロセッサエレメント１２
に入力する。 基本部１０および各増設部１１に設けられたセレクタ１
４は全て同様の機能を備えて、シフトアウト信号の選択
とデータバッファの駆動制御を行う。 ［実施例］ 第２図は本発明の実施例構成図、第３図はセレクタの回
路構成図、第４図はグラフィック処理への適用例のフロ
ー図である。 第２図の実施例構成は、グラフィックワークステージ四
ンのグラフィックアクセラレータ部に使用した構成であ
る。 このシステムでは、ワークステージ四ンの全体の処理シ
ステムを構成するＣＰＵ２０、メインストレージ（ＭＳ
で表示）２２、ディスク装置２１に対してシステムバス
によりグラフィックアクセラレータを構成するパイプラ
インプロセッサシステムが接続されている。 パイプラインプロセッサシステムは、基本部２３に増設
部２４．２５が縦続接続された構成となっている。 基本部２３には、ブａセッサエレメント２３亙。 ＦＩＦＯ２３２，セレクタ２３３．データバッファ２３
４．ローカルメモリ２３５．プロセッサエレメント２３
６およびグラフィック表示用のフレームメモリ２３７お
よびデイスプレィ２６が設けられている。この基本部２
３のセレクタ２３３は次段の増設部２４から（第１図の
端子Ｂ、ｂから）接地信号が入力しているので、データ
バッファ２３４を駆動せず、増設部２４のプロセッサエ
レメント２４１から出力されたシフトアウト信号を選択
してＦＩＦＯ２３２へ供給する。 増設部２４において、セレクタ２４３は、次段の増設部
２５からの次段有りの信号により、基本部のセレクタ２
３３と同様にデータバッファ２４４を駆動せず、次段の
増設部２５のプロセッサエレメント２５１から出力され
たシフトアウト信号を選択してＦＩＦＯ２４２へ供給す
る。 増設部２５では、セレクタ２５３は、次段有りの信号が
入力されないので、データバッファ２５４を駆動すると
ともに、基本部の最終段のプロセッサエレメント２３６
から出力されたシフトアウト信号を選択してＦＩＦＯ２
５２に供給する。これによりＦＩＦＯ２５２の出力はデ
ータバッファ２５４にシフトアウトされ、データバッフ
ァから出力された信号は増設部２５．２４を通って基本
部２３のプロセッサエレメント２３６に入力する。 このような機能を備えるセレクタの回路構成図を第３図
に示す。 第３図において、３０はノット回路、３１．３２はアン
ド回路、３３はオア回路、３４はプラス電源を表す。 アンド回路３１に入力された次段有無信号は、次段が有
る時接地レベル（論理“０１）が入力され、アンド回路
３１から出力は発生しない、しかし、ノット回路３０で
反転されて“ｌ”信号となってアンド回路３２が能動化
され、次段（増設）のシフトアウト（Ｓｏ）信号がアン
ド回路３２から出力され、オア回路３３を通ってＦＩＦ
Ｏのシフトアウト信号として供給される。この時、ノッ
ト回路の出力“１″が発生して、データバッフ１に出力
されるが、データバッファはアクティブロー（低レベル
の時駆動される）なので、この“１″　（高レベル）信
号により無効にされる。 次に次段がない場合、次段有無信号が何ら入力されない
（浮いた状態）と、アンド回路３１の次段有無信号の入
力はプラス電源３４によりプルアップされて高レベルに
なるので、アンド回路３１は能動化され、他の入力であ
る最終段（プロセッサエレメント）からのシフトアウト
（ＳＯ）信号がアンド回路３１から出力されオア回路３
３を通ってＦＩＦＯのシフトアウト信号入力として供給
される。この時、ノット回路３０により反転してローレ
ベルになった出力がデータバッファイネーブル信号とし
てデータバッファに供給されデータバッファを駆動する
。 次に、第２図の実施例構成による、グラフインク処理へ
の適用例のフローを第４図に示す。 このシステムにおいて処理されるグラフインクプリミテ
ィブは、ディスク装置２１や、メインストレージ２２に
置かれる。ＣＰＵ２０から処理を依願されるのは、基本
部２３のプロセッサエレメント２３１である。 プリミティブの処理は、最初に処理４１をプロセッサエ
レメント２３１において実行し、入力されたデイスプレ
ィリストの展開を行う、この場合、グラフィックの何を
行うかを表すコマンド〈線を描くなど）を解析する０次
に、解析された結果を増設部２４のプロセッサエレメン
ト２４１に供給して、処理４２．４３を実行する。処理
４２で世界座標系（ユーザ側で使用する装置系の座標）
から内部的に共通の空間である仮想座標系に変換し、変
換により仮想座標のリミ７）を越えたデータに対して処
理４３においてクリッピングを行って座標内に戻す処理
を行う。 次に、増設部２５では、プロセッサエレメント２５１に
おいて増設部２４における処理結果を受は取って、仮想
座標系から装置座標系への変換を行う処理４４を実行し
、さらに装置座標系のリミットを越えたデータに対して
処理４５においてクリッピングを行う、増設部２５にお
ける処理結果は、基本部２３の最終段のプロセッサエレ
メント２３６に供給されて、描画処理を行い、処理結果
をデイスプレィデバイスのフレームメモリ２３７に書き
込み、デイスプレィ２６に表示される。 基本部２３のローカルメモリ２３５はプリミティブの一
時展開や、ＣＰＵとプロセッサエレメントの通信に使う
他、立ち上げ時にプロセッサエレメントが何個つながっ
ているかの、センス情報をプロセッサエレメント２３１
から流し、最終段に流れたセンス情報をプロセッサエレ
メント２３１に戻す場合使用する等、プロセッサエレメ
ント２３１．２４１，２５１．２３６間の通信にも使用
される。 また、このセンス情報の応答で各プロセッサエレメント
が実行すべきプログラムの分割（割り当て）を行う、す
なわち、基本部２３しかない場合には、プロセッサエレ
メントは２３１と２３６だけなので、第４図の処理４１
乃至処理４５のプログラムをプロセッサエレメント２３
１で実行するために、自分のメモリ　（プロセッサエレ
メント内）にロードしておき、プロセッサエレメント２
３６が処理４６の描画のプログラムを自分のメモリにロ
ードし実行する。第２図のように、プロセッサエレメン
トが４つの場合は、センス情報により各プロセッサエレ
メントが自分の実行すべきプログラム（第４図の各処理
用）をロードすることになる。 このように、最小のシステム（処理すべきデータ量が少
ないか、処理速度が要求されない）では基本部のみ備え
れば処理することができ、プリミティブを高速に処理し
たい場合は、プログラムエレメントを増設することによ
り実現でき、その時このグラフインクシステムにロード
するファームウェアは増設するか、しないかにかかわら
ずプログラムをロードすればよい。

【発明の効果】

本発明によればパイプラインの段数を容易に変更丈るこ
とができ、要求性能に応じたパイプラインプロセッサシ
ステムを構成することができ、コストパフォーマンスに
対応した幅広い性能を持つシステムを提供することがで
きる。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明の実施例
構成図、第３図はセレクタの回路構成図、第４図はグラ
フインク処理への適用例のフロー図、第５図は従来例の
構成図である。 第１図中、 １Ｏ：基本部 ：増設部 １２：プロセッサエレメント １３：ＦＩＦＯ １４：セレクタ １５：データバッファ

Claims (1)

1. 【特許請求の範囲】 プロセッサエレメントを複数個縦続接続するパイプライ
   ンプロセッサシステムの構成方式において、 初段と最終段のプロセッサエレメントを備える基本部（
   １０）と、 プロセッサエレメントを含み基本部に対して任意の個数
   を着脱自在に縦続接続される増設部（１１）とからなり
   、 上記基本部（１０）と増設部（１１）には、プロセッサ
   エレメントの出力データを格納するＦＩＦＯ（１３）を
   備え、該ＦＩＦＯのデータ出力を、次段増設部への出力
   端子と、最終段のプロセッサエレメント（１６）のデー
   タ入力線（１６１）に接続するデータバッファ（１５）
   の入力とに供給し、前記ＦＩＦＯへのシフト信号とデー
   タバッファの駆動制御を次段の増設部の接続の有無に応
   じて切換えるセレクタ（１４）を備えることを特徴とす
   るパイプラインプロセッサシステムの構成方式。