JP3013781B2 - キャッシュシステム - Google Patents
キャッシュシステムInfo
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- JP3013781B2 JP3013781B2 JP8182539A JP18253996A JP3013781B2 JP 3013781 B2 JP3013781 B2 JP 3013781B2 JP 8182539 A JP8182539 A JP 8182539A JP 18253996 A JP18253996 A JP 18253996A JP 3013781 B2 JP3013781 B2 JP 3013781B2
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Description
【０００１】
【発明の属する技術分野】本発明はフルアソシアティブ
方式を用いたキャッシュシステムのリプレース回路に関
するものである。
方式を用いたキャッシュシステムのリプレース回路に関
するものである。
【０００２】
【従来の技術】従来、この種のキャッシュシステムのキ
ャッシュリプレース回路は、プロセッサからの要求デー
タがバッファメモリになく、主記憶部とのデータの入れ
替えを行うような場合、バッファメモリ内の適当なデー
タブロックをリプレースする。その場合、どのデータブ
ロックをリプレースするかを決定するための代表的な方
式として、（１）ＬＲＵ方式（アクセスされたのが最も
古いデータブロックとする方式）、（２）ＦＩＦＯ方式
（入れ換えたのが最も古いデータブロックとする方
式）、および（３）キャッシュのステート（状態）によ
る固定優先度方式などがある。
ャッシュリプレース回路は、プロセッサからの要求デー
タがバッファメモリになく、主記憶部とのデータの入れ
替えを行うような場合、バッファメモリ内の適当なデー
タブロックをリプレースする。その場合、どのデータブ
ロックをリプレースするかを決定するための代表的な方
式として、（１）ＬＲＵ方式（アクセスされたのが最も
古いデータブロックとする方式）、（２）ＦＩＦＯ方式
（入れ換えたのが最も古いデータブロックとする方
式）、および（３）キャッシュのステート（状態）によ
る固定優先度方式などがある。
【０００３】
【発明が解決しようとする課題】上述のＬＲＵ法および
ＦＩＦＯ法では、リプレースする際、ライトバックする
必要のないステートのエントリ（無効「ｉｎｖａｌｉ
ｄ」、共有「ｓｈａｒｅｄ」、排他一致「ｃｌｅａｎ
ｅｘｃｌｕｓｉｖｅ」）が存在しても、排他不一致「ｄ
ｉｒｔｙ ｅｘｃｌｕｓｉｖｅ」のエントリをリプレー
スしてしまう可能性があるため、ライトバック回数が増
加し、バストラフィックが増大してしまうという欠点が
ある。
ＦＩＦＯ法では、リプレースする際、ライトバックする
必要のないステートのエントリ（無効「ｉｎｖａｌｉ
ｄ」、共有「ｓｈａｒｅｄ」、排他一致「ｃｌｅａｎ
ｅｘｃｌｕｓｉｖｅ」）が存在しても、排他不一致「ｄ
ｉｒｔｙ ｅｘｃｌｕｓｉｖｅ」のエントリをリプレー
スしてしまう可能性があるため、ライトバック回数が増
加し、バストラフィックが増大してしまうという欠点が
ある。
【０００４】また、キャッシュステートによる固定優先
度方式では、リプレースの優先順位を（ｉｎｖａｌｉｄ
＞ｓｈａｒｅｄ、ｃｌｅａｎ ｅｘｃｌｕｓｉｖｅ＞ｄ
ｉｒｔｙ ｅｘｃｌｕｓｉｖｅ）とするため、徐々にｄ
ｉｒｔｙ ｅｘｃｌｕｓｉｖｅのエントリ数が増加し、
最終的には、ほとんどのエントリがｄｉｒｔｙ ｅｘｃ
ｌｕｓｉｖｅとなってしまう。このため、異なるアドレ
スへのリード命令が連続すると、そのエントリに対して
互いにリプレースするため、毎回ミスヒットするという
欠点があった。
度方式では、リプレースの優先順位を（ｉｎｖａｌｉｄ
＞ｓｈａｒｅｄ、ｃｌｅａｎ ｅｘｃｌｕｓｉｖｅ＞ｄ
ｉｒｔｙ ｅｘｃｌｕｓｉｖｅ）とするため、徐々にｄ
ｉｒｔｙ ｅｘｃｌｕｓｉｖｅのエントリ数が増加し、
最終的には、ほとんどのエントリがｄｉｒｔｙ ｅｘｃ
ｌｕｓｉｖｅとなってしまう。このため、異なるアドレ
スへのリード命令が連続すると、そのエントリに対して
互いにリプレースするため、毎回ミスヒットするという
欠点があった。
【０００５】本発明の目的は、上述の欠点を除去したキ
ャッシュシステムを提供することにある。
ャッシュシステムを提供することにある。
【０００６】
【課題を解決するための手段】本発明のキャッシュシス
テムは、キャッシュメモリと、前記キャッシュメモリに
登録されたデータのステータスが排他不一致である該キ
ャッシュメモリのエントリの数を計数する計数手段と、
第１の設定値を設定可能な第１のレジスタ手段と、第２
の設定値を設定可能な第２のレジスタ手段と、キャッシ
ュリプレースが必要となった場合に、前記第１の設定値
と前記計数手段の計数値とを比較し前記計数値が前記第
１の設定値を超えていないときには第１のリプレースア
ルゴリズムに基づいてキャッシュリプレースを実行し、
前記計数値が前記第１の設定値を超えているときには前
記計数値が前記第２の設定値より小さくなるまでは第２
のリプレースアルゴリズムに基づいてキャッシュリプレ
ースを実行し、前記計数値が前記第２の設定値より小さ
くなったときには前記第１のリプレースアルゴリズムに
基づいてキャッシュリプレースを実行するリプレース制
御手段とから構成される。
テムは、キャッシュメモリと、前記キャッシュメモリに
登録されたデータのステータスが排他不一致である該キ
ャッシュメモリのエントリの数を計数する計数手段と、
第１の設定値を設定可能な第１のレジスタ手段と、第２
の設定値を設定可能な第２のレジスタ手段と、キャッシ
ュリプレースが必要となった場合に、前記第１の設定値
と前記計数手段の計数値とを比較し前記計数値が前記第
１の設定値を超えていないときには第１のリプレースア
ルゴリズムに基づいてキャッシュリプレースを実行し、
前記計数値が前記第１の設定値を超えているときには前
記計数値が前記第２の設定値より小さくなるまでは第２
のリプレースアルゴリズムに基づいてキャッシュリプレ
ースを実行し、前記計数値が前記第２の設定値より小さ
くなったときには前記第１のリプレースアルゴリズムに
基づいてキャッシュリプレースを実行するリプレース制
御手段とから構成される。
【０００７】
【発明の実施の形態】図１は本発明の一実施例を示すキ
ャッシュシステムのブロック図である。
ャッシュシステムのブロック図である。
【０００８】キャッシュメモリ１は、フルアソシアティ
ブ方式でライトバック方式を採用している。まず、プロ
セッサ（図示せず）からのアクセスアドレスＡＤＤＲが
アドレスレジスタ２に保持される。このアドレスレジス
タ２と、予めキャッシュメモリ１に格納されているアド
レスアレイ中の各アドレスとの比較が比較器３を用いて
行われ、両者が一致した場合には、キャッシュヒットと
なり、プロセッサにキャッシュメモリ１内のデータアレ
イ中の該当エントリ内のデータを転送する。
ブ方式でライトバック方式を採用している。まず、プロ
セッサ（図示せず）からのアクセスアドレスＡＤＤＲが
アドレスレジスタ２に保持される。このアドレスレジス
タ２と、予めキャッシュメモリ１に格納されているアド
レスアレイ中の各アドレスとの比較が比較器３を用いて
行われ、両者が一致した場合には、キャッシュヒットと
なり、プロセッサにキャッシュメモリ１内のデータアレ
イ中の該当エントリ内のデータを転送する。
【０００９】一方、両者が不一致であった場合には、キ
ャッシュミスとなり、外部メモリ４からアドレスレジス
タ２内のアドレスに対応するデータを読み出し、キャッ
シュシステム内のリプレースポインタ５が示すキャッシ
ュメモリ１内のエントリにそのデータを格納するととも
に、プロセッサにも転送する。
ャッシュミスとなり、外部メモリ４からアドレスレジス
タ２内のアドレスに対応するデータを読み出し、キャッ
シュシステム内のリプレースポインタ５が示すキャッシ
ュメモリ１内のエントリにそのデータを格納するととも
に、プロセッサにも転送する。
【００１０】この時、従来のキャッシュシステムでは、
リプレースしようとするエントリのステートがｄｉｒｔ
ｙ ｅｘｃｌｕｓｉｖｅの場合には、外部メモリ４にデ
ータを書き戻すライトバック動作が伴う。
リプレースしようとするエントリのステートがｄｉｒｔ
ｙ ｅｘｃｌｕｓｉｖｅの場合には、外部メモリ４にデ
ータを書き戻すライトバック動作が伴う。
【００１１】従来のＬＲＵ法あるいはＦＩＦＯ法では、
リプレースポインタの制御にエントリのステートを考慮
していないため、ライトバックする必要のないエントリ
（ｉｎｖａｌｉｄ，ｓｈａｒｅｄ，ｃｌｅａｎ ｅｘｃ
ｌｕｓｉｖｅ）が多数残っていてもｄｉｒｔｙ ｅｘｃ
ｌｕｓｉｖｅのエントリをリプレースしてしまう。この
ため、ライトバック回数が増加し、バストラフィックを
悪化させてしまうという欠点がある。
リプレースポインタの制御にエントリのステートを考慮
していないため、ライトバックする必要のないエントリ
（ｉｎｖａｌｉｄ，ｓｈａｒｅｄ，ｃｌｅａｎ ｅｘｃ
ｌｕｓｉｖｅ）が多数残っていてもｄｉｒｔｙ ｅｘｃ
ｌｕｓｉｖｅのエントリをリプレースしてしまう。この
ため、ライトバック回数が増加し、バストラフィックを
悪化させてしまうという欠点がある。
【００１２】また、固定優先度方式のキャッシュリプレ
ースでは、リプレースする優先順位が（ｉｎｖａｌｉｄ
＞ｓｈａｒｅｄ，ｃｌｅａｎ ｅｘｃｌｕｓｉｖｅ＞ｄ
ｉｒｔｙ ｅｘｃｌｕｓｉｖｅ）となっているため、リ
プレースの結果、ｄｉｒｔｙｅｘｃｌｕｓｉｖｅのエン
トリが増加し、最終的には、ほとんどのエントリが、ｄ
ｉｒｔｙ ｅｘｃｌｕｓｉｖｅとなり、異なるアドレス
へのリード命令が連続すると、そのエントリに対して互
いにリプレースを行うため、毎回キャッシュミスしてし
まうという欠点がある。
ースでは、リプレースする優先順位が（ｉｎｖａｌｉｄ
＞ｓｈａｒｅｄ，ｃｌｅａｎ ｅｘｃｌｕｓｉｖｅ＞ｄ
ｉｒｔｙ ｅｘｃｌｕｓｉｖｅ）となっているため、リ
プレースの結果、ｄｉｒｔｙｅｘｃｌｕｓｉｖｅのエン
トリが増加し、最終的には、ほとんどのエントリが、ｄ
ｉｒｔｙ ｅｘｃｌｕｓｉｖｅとなり、異なるアドレス
へのリード命令が連続すると、そのエントリに対して互
いにリプレースを行うため、毎回キャッシュミスしてし
まうという欠点がある。
【００１３】そこで、本実施例では、リプレースポイン
タ５の制御を行うリプレースコントローラ６は、予め設
定された、リプレースアルゴリズム設定レジスタ７Ａお
よびＢの内容とキャッシュ内のｄｉｒｔｙ ｅｘｃｌｕ
ｓｉｖｅのエントリ数をカウントするキャッシュステー
トカウンタ８の内容との比較を比較器９で行い、キャッ
シュリプレースアルゴリズムを決定する方法を採ってい
る。
タ５の制御を行うリプレースコントローラ６は、予め設
定された、リプレースアルゴリズム設定レジスタ７Ａお
よびＢの内容とキャッシュ内のｄｉｒｔｙ ｅｘｃｌｕ
ｓｉｖｅのエントリ数をカウントするキャッシュステー
トカウンタ８の内容との比較を比較器９で行い、キャッ
シュリプレースアルゴリズムを決定する方法を採ってい
る。
【００１４】リプレースアルゴリズム設定レジスタ７Ａ
および７Ｂにはそれぞれ異なった値を設定し、ｄｉｒｔ
ｙ ｅｘｃｌｕｓｉｖｅのエントリ数が、設定レジスタ
７Ａあるいは７Ｂに設定された値に達した時にリプレー
スアルゴリズムを変更する。
および７Ｂにはそれぞれ異なった値を設定し、ｄｉｒｔ
ｙ ｅｘｃｌｕｓｉｖｅのエントリ数が、設定レジスタ
７Ａあるいは７Ｂに設定された値に達した時にリプレー
スアルゴリズムを変更する。
【００１５】変更方法は、ｄｉｒｔｙ ｅｘｃｌｕｓｉ
ｖｅのエントリ数が設定レジスタ７Ａより小さい間は固
定優先度方式のキャッシュリプレース方式を用い、ｄｉ
ｒｔｙ ｅｘｃｌｕｓｉｖｅのエントリ数が増加し設定
レジスタ７Ａに設定された値を越えた後は、ｄｉｒｔｙ
ｅｘｃｌｕｓｉｖｅのエントリ数が設定レジスタ７Ｂ
に設定された値より少なくなるまでキャッシュのリプレ
ース方法をＬＲＵ法あるいはＦＩＦＯ法で行う。
ｖｅのエントリ数が設定レジスタ７Ａより小さい間は固
定優先度方式のキャッシュリプレース方式を用い、ｄｉ
ｒｔｙ ｅｘｃｌｕｓｉｖｅのエントリ数が増加し設定
レジスタ７Ａに設定された値を越えた後は、ｄｉｒｔｙ
ｅｘｃｌｕｓｉｖｅのエントリ数が設定レジスタ７Ｂ
に設定された値より少なくなるまでキャッシュのリプレ
ース方法をＬＲＵ法あるいはＦＩＦＯ法で行う。
【００１６】ｄｉｒｔｙ ｅｘｃｌｕｓｌｖｅのエント
リ数が設定レジスタ７Ｂに設定された値を下回った後
は、再度、ｄｉｒｔｙ ｅｘｃｌｕｓｉｖｅのエントリ
数が設定レジスタ７Ａに設定された値を越えるまで、固
定優先度方式のキャッシュリプレースを行う。
リ数が設定レジスタ７Ｂに設定された値を下回った後
は、再度、ｄｉｒｔｙ ｅｘｃｌｕｓｉｖｅのエントリ
数が設定レジスタ７Ａに設定された値を越えるまで、固
定優先度方式のキャッシュリプレースを行う。
【００１７】キャッシュステートカウンタ８は、外部メ
モリ４から送られてきたデータのステートとリプレース
前のデータのステートとにより、カウントアップあるい
はカウントダウンを行う。すなわち、リプレース前のデ
ータのステートがｄｉｒｔｙｅｘｃｌｕｓｉｖｅ以外で
あり、リプレースされたデータのステートがｄｉｒｔｙ
ｅｘｃｌｕｓｉｖｅである場合はカウントアップさ
れ、逆に、リプレース前のデータのステートがｄｉｒｔ
ｙ ｅｘｃｌｕｓｉｖｅであり、リプレースされたデー
タのステートがｄｉｒｔｙ ｅｘｃｌｕｓｉｖｅ以外の
状態になった場合は、カウントダウンされ、これら以外
の場合はカウントアップもカウントダウンも行われな
い。
モリ４から送られてきたデータのステートとリプレース
前のデータのステートとにより、カウントアップあるい
はカウントダウンを行う。すなわち、リプレース前のデ
ータのステートがｄｉｒｔｙｅｘｃｌｕｓｉｖｅ以外で
あり、リプレースされたデータのステートがｄｉｒｔｙ
ｅｘｃｌｕｓｉｖｅである場合はカウントアップさ
れ、逆に、リプレース前のデータのステートがｄｉｒｔ
ｙ ｅｘｃｌｕｓｉｖｅであり、リプレースされたデー
タのステートがｄｉｒｔｙ ｅｘｃｌｕｓｉｖｅ以外の
状態になった場合は、カウントダウンされ、これら以外
の場合はカウントアップもカウントダウンも行われな
い。
【００１８】以上のような制御により、従来のキャッシ
ュリプレース方法（ＬＲＵ法、ＦＩＦＯ法、固定優先度
法）よりもライトバック回数が少なく、バストラフィッ
クを改善したキャッシュシステムの実現が可能となる。
ュリプレース方法（ＬＲＵ法、ＦＩＦＯ法、固定優先度
法）よりもライトバック回数が少なく、バストラフィッ
クを改善したキャッシュシステムの実現が可能となる。
【００１９】
【発明の効果】以上説明したように、本発明には、ライ
トバック数の低減およびバストラフィックの改善を達成
できるという効果がある。
トバック数の低減およびバストラフィックの改善を達成
できるという効果がある。
【図１】本発明の一実施例のブロック図である。
１ キャッシュメモリ ２ アドレスレジスタ ３ 比較器 ４ 外部メモリ ５ リプレースポインタ ６ リプレースコントローラ ７ リプレースアルゴリズム設定レジスタ ８ キャッシュステートカウンタ ９ 比較器
Claims (9)
- 【請求項１】 複数のエントリを有し、キャッシュブロ
ックのリプレース候補を決定するためのリプレース回路
を備えたフルアソシアティブ方式のキャッシュシステム
において、前記リプレース回路は、 キャッシュメモリに登録された排他不一致（ｄｉｒｔｙ
ｅｘｃｌｕｓｉｖｅ）のエントリ数をカウントするカ
ウンタと、キャッシュメモリのリプレースアルゴリズムを変更すべ
き排他不一致のエントリ数 を設定するレジスタと、 前記カウンタの値と前記レジスタの値を比較する比較器
とを備え、 比較結果に基づきリプレース制御の方式を変更すること
を特徴とするキャッシュシステム。 - 【請求項２】 キャッシュメモリと、 前記キャッシュメモリに登録されたデータのステータス
が排他不一致である該キャッシュメモリのエントリの数
を計数する計数手段と、 第１の設定値を設定可能な第１のレジスタ手段と、 第２の設定値を設定可能な第２のレジスタ手段と、 キャッシュリプレースが必要となった場合に、前記第１
の設定値と前記計数手段の計数値とを比較し前記計数値
が前記第１の設定値を超えていないときには第１のリプ
レースアルゴリズムに基づいてキャッシュリプレースを
実行し、前記計数値が前記第１の設定値を超えていると
きには前記計数値が前記第２の設定値より小さくなるま
では第２のリプレースアルゴリズムに基づいてキャッシ
ュリプレースを実行し、前記計数値が前記第２の設定値
より小さくなったときには前記第１のリプレースアルゴ
リズムに基づいてキャッシュリプレースを実行するリプ
レース制御手段とから構成されたことを特徴とするキャ
ッシュシステム。 - 【請求項３】 前記第１のリプレースアルゴリズムは、
リプレースの優先順位を（ｉｎｖａｌｉｄ）＞（ｓｈａ
ｒｅｄ、ｃｌｅａｎ ｅｘｃｌｕｓｉｖｅ）＞（ｄｉｒ
ｔｙ ｅｘｃｌｕｓｉｖｅ）とする固定優先度方式であ
ることを特徴とする請求項２記載のキャッシュシステ
ム。 - 【請求項４】 前記第２のリプレースアルゴリズムがＬ
ＲＵ方式またはＦＩＦＯ方式であることを特徴とする請
求項２記載のキャッシュシステム。 - 【請求項５】 キャッシュメモリと、 前記キャッシュメモリに登録されたデータのステータス
が排他不一致である該キャッシュメモリのエントリの数
を計数する計数手段と、 第１の設定値を設定可能な第１のレジスタ手段と、 第２の設定値を設定可能な第２のレジスタ手段と、 キャッシュリプレースが必要となった場合に、前記第１
の設定値と前記計数手段の計数値とを比較し前記計数値
が前記第１の設定値を超えていないときにはリプレース
の優先順位を（ｉｎｖａｌｉｄ）＞（ｓｈａｒｅｄ、ｃ
ｌｅａｎ ｅｘｃｌｕｓｉｖｅ）＞（ｄｉｒｔｙ ｅｘ
ｃｌｕｓｉｖｅ）とする固定優先度方式のリプレースア
ルゴリズムに基づいてキャッシュリプレースを実行し、
前記計数値が前記第１の設定値を超えているときには前
記計数値が前記第２の設定値より小さくなるまではＬＲ
Ｕ方式またはＦＩＦＯ方式のリプレースアルゴリズムに
基づいてキャッシュリプレースを実行し、前記計数値が
前記第２の設定値より小さくなったときには前記固定優
先度方式のリプレースアルゴリズムに基づいてキャッシ
ュリプレースを実行するリプレース制御手段とから構成
されたことを特徴とするキャッシュシステム。 - 【請求項６】 キャッシュメモリに登録されたデータの
ステータスが排他不一致である該キャッシュメモリのエ
ントリの数を計数する計数手段と、 第１の設定値を設定可能な第１のレジスタ手段と、 第２の設定値を設定可能な第２のレジスタ手段と、 キャッシュリプレースが必要となった場合に、前記第１
の設定値と前記計数手段の計数値とを比較し前記計数値
が前記第１の設定値を超えていないときには第１のリプ
レースアルゴリズムに基づいてキャッシュリプレースを
実行し、前記計数値が前記第１の設定値を超えていると
きには前記計数値が前記第２の設定値より小さくなるま
では第２のリプレースアルゴリズムに基づいてキャッシ
ュリプレースを実行し、前記計数値が前記第２の設定値
より小さくなったときには前記第１のリプレースアルゴ
リズムに基づいてキャッシュリプレースを実行するリプ
レース制御手段とから構成されたことを特徴とするリプ
レース回路。 - 【請求項７】 前記第１のリプレースアルゴリズムは、
リプレースの優先順位を（ｉｎｖａｌｉｄ）＞（ｓｈａ
ｒｅｄ、ｃｌｅａｎ ｅｘｃｌｕｓｉｖｅ）＞（ｄｉｒ
ｔｙ ｅｘｃｌｕｓｉｖｅ）とする固定優先度方式であ
ることを特徴とする請求項６記載のリプレース回路。 - 【請求項８】 前記第２のリプレースアルゴリズムがＬ
ＲＵ方式またはＦＩＦＯ方式であることを特徴とする請
求項６記載のリプレース回路。 - 【請求項９】 キャッシュメモリに登録されたデータの
ステータスが排他不一致である該キャッシュメモリのエ
ントリの数を計数する計数手段と、 第１の設定値を設定可能な第１のレジスタ手段と、 第２の設定値を設定可能な第２のレジスタ手段と、 キャッシュリプレースが必要となった場合に、前記第１
の設定値と前記計数手段の計数値とを比較し前記計数値
が前記第１の設定値を超えていないときにはリプレース
の優先順位を（ｉｎｖａｌｉｄ）＞（ｓｈａｒｅｄ、ｃ
ｌｅａｎ ｅｘｃｌｕｓｉｖｅ）＞（ｄｉｒｔｙ ｅｘ
ｃｌｕｓｉｖｅ）とする固定優先度方式のリプレースア
ルゴリズムに基づいてキャッシュリプレースを実行し、
前記計数値が前記第１の設定値を超えているときには前
記計数値が前記第２の設定値より小さくなるまではＬＲ
Ｕ方式またはＦＩＦＯ方式のリプレースアルゴリズムに
基づいてキャッシュリプレースを実行し、前記計数値が
前記第２の設定値より小さくなったときには前記固定優
先度方式のリプレースアルゴリズムに基づいてキャッシ
ュリプレースを実行するリプレース制御手段とから構成
されたことを特徴とするリプレース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182539A JP3013781B2 (ja) | 1996-07-11 | 1996-07-11 | キャッシュシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182539A JP3013781B2 (ja) | 1996-07-11 | 1996-07-11 | キャッシュシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027133A JPH1027133A (ja) | 1998-01-27 |
| JP3013781B2 true JP3013781B2 (ja) | 2000-02-28 |
Family
ID=16120068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182539A Expired - Fee Related JP3013781B2 (ja) | 1996-07-11 | 1996-07-11 | キャッシュシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013781B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11294821B1 (en) | 2020-09-11 | 2022-04-05 | Kabushiki Kaisha Toshiba | Write-back cache device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5494834B2 (ja) * | 2011-01-12 | 2014-05-21 | 富士通株式会社 | キャッシュメモリ装置，キャッシュメモリの制御装置，情報処理装置，キャッシュメモリの制御方法，及びキャッシュメモリ装置の閾値決定プログラム |
-
1996
- 1996-07-11 JP JP8182539A patent/JP3013781B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11294821B1 (en) | 2020-09-11 | 2022-04-05 | Kabushiki Kaisha Toshiba | Write-back cache device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1027133A (ja) | 1998-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991116 |
|
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