JPH04114389A - 先入先出バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野） 本発明は非同期に動作するマルチプロセッサ間でデータ
通信を行うための先入先出バッファ回路（以下ＦＩＦＯ
バッファ回路と略す）の構成ｔこ関するものである。

（従来の技術） 第２図は従来のＦＩＦＯバッファ回路の構成例を示す。

２１０はＦＩＦＯバッファ回路にデータを書込むプロセ
ッサ等で構成されるライト側制御部であり、２２０ＨＦ
ＩＦＯ／’ツファ回路、２３０はライト側制御部２１０
が書込んだデータなＦＩＦＯバツプア回路より読出すプ
ロセッサ等テ構成されるリード側制御部である。ＦＩＦ
Ｏ・二ッファ回路２２０内の２２１は書込み側と読出し
側とを別々に持ち、非同期にリードアクセス・ライトア
クセスが可能なデュアルポートメモリ部（以降メモリ部
）であり、２２２はメモリ部へのライトアドレスを指定
するためのライトポインタ部（以降ＷＰと略す）、２２
３はメモリ部へのリードアドレスを指定するリードポイ
ンタ部（以降ＲＰと略す）である。２２４．２２６．２
２７はそれぞれ比較器を表わし、２２５は加算器を表わ
す。

以下、理解を容易にするためにメモリ部の最大記憶デー
タ数（以下、深さと呼ぶ）を１６ワードとする。従って
、ＷＰ２２２、及び、ＲＰ２２３により、メモリ部２２
１へ入力されるアドレスは４ビツトとなる。

ＷＰ２２２は、ライト側制御部２１０力・らメモリ部２
２１にデータな害込む時のライト（３号２０３により、
初期出力を　　Ｏｈ　（１６進数、以下同様）″　　と
じて順次カウントアツプされるリングタイプのアップカ
ウンターより構成さ７１　、その出力は、ライト側制御
部２１０力・ものデータをメモリ部２２１に保持するア
ドレスとしてｆ重用される。従って、ライト側制御部２
１０力・らのデータバス２０１を介した害込みデータｌ
ｉ、メモリ部２２１に下位アドレスから昇順に保持さｈ
て行く。

尚、ＷＰ２２２は、メモリ部２２１への最ン刀のライト
アクセスの前に、ライト側制御部２１０力・らのリセッ
ト信号２０７によりリセットさｉｌ、その出力は”Ｏｈ
”　となる。ＷＰ２２２は最大Ｇｔｉ″Ｆｈ″　までカ
ウントアツプした後に、次の更新クロックで、その出力
は再び　　ｏｈ”　となり回転する。従って、メモリ部
の深さが１６とじた本従来例では、ＷＰ　２２２の出力
は、ライト側制御部２１０のデータ書込み回数Ｍ　　１
６ｍ（ｍ：ＷＰの回転回数）の値を示している。ＲＰ２
２３は、ＷＰと同様なアップカウンタにより構成さし、
リード側制御部２３０が、メモリ部２２１からデータを
読出す時のリード信号２０４により、初期出力を　　Ｏ
ｈ”　として順次カウントアツプする。その出力は、リ
ード側制御部２３０が、メモリ部２２１に保持されてい
るデータを読出すアドレスとして使用され、リード側制
御部２３０のリードアクセスにより、メモリ部２２１に
保持されたデータが、下位アドレスより昇順にデータバ
ス２０２に出力される。尚、ＲＰ２２３は、メモリ部２
２１への最初のリードアクセスの前ｔこり一ド側制御部
２３０からのリセット信号２０８によりリセットされ、
その出力は　　ｏｈ”　となる。

ＲＰ２２３は、最大値　　Ｆｈ″　までカウントアツプ
した後に、次の更新クロックにより、その出力はまた　
　ｏｈ″　となる。従って、ＲＰ２２３の出力は、リー
ド側制御部２３０のメモリ部２２１からのデータ読出し
回数Ｎ−１６ｎ（ｎ：ＲＰの回転回数、ｍ−１≦ｎ≦ｍ
）の値を示している。

メモリ部内のデータの保持状況のライト側制御部２１０
、リード側制御部２３０への通知信号として、メモリ部
内に有効なデータが全く無し・状態を示すエンプティー
信号２０９、メモリ部の全記憶領域に有効なデータが保
持されている状態を示すフル信号２１１、メモリ部の全
記憶領域の半分に有効なデータが保持されている状態を
示す・・−フ信号２１２を持っている。前述の３信号は
、ＷＰ２２２の出力２０５　（ＡＯ〜Ａ３）とＲＰ２２
３の出力２０６　（ＢＯ−８３）より、比較器２２４．
２２６．２２７、加算器２２５により作成される。ＷＰ
２２２の出力２０５は、Ａ３が最上位ビット、ＡＯが最
下位ビットであり、同じ＜ＲＰ２２３の出力２０６は、
Ｂ３が最上位ビット、ＢＯが最下位ビットである。前記
２０５．２０６の値が一致した場合、ライト側制御部２
０１から再込んだデータ全てをリード側制御部２０３が
読出し済みであることを示しており、メモリ部２２１内
に有効なデータは全く存在しない。従って、比較器２２
４で、２０５と２０６の値の一致を検出した場合に、エ
ンプティー信号２０９が、ライト側制御部２１０．！Ｉ
−ド側制御部２３０に出力され、メモリ部２２１中に有
効なデータが全くないことが示される。ＷＰ２２２の出
力２０５の次の更新後の値とＲＰ２２３の出力２０６が
一致した場合、メモリ部２２１内の全記憶領域に有効な
データが存在する事を示している。従って、ＷＰ２２２
の出力２０５に加算器２２５で１を加えた値とＲＰ２２
３の出力２０６を比較器２２６で比較し、一致を検出し
た場合に、フル信号２１１が、ライト側制御部２１０、
リード側制御部２３０＃こ出力され、メモリ部２２１の
全記憶領域に有効なデータが保持されていることが示さ
れる。ＷＰ２２２の出力２０５の最上位ビットＡ３のみ
な反転させた値、つまり、メモリの深さの半数８を引（
・た値と、ＲＰ２２３の出力２０６が一致した場合、メ
モリ部２２１の記憶領域の半分に有効データが保持され
ていることを示す。従って、ＷＰ２２２の出力２０５の
Ａ３を反転させた値とＲＰ２２３の出力２０６を比較器
２２７で比較し、一致を検出した場合に、・・−）信号
２１２がライト側制御部２１０、リード側制御部２３０
に出力され、メモリ部２２１の記憶領域の半分に有効デ
ータが保持されていることが示される。

（発明が解決しようとする課題） 従来のＦＩＦＯバッファ回路においては、ＦＩＦＯバッ
ファ回路内のデータ保持状況は、有効なデータが全く保
持されていないエンプティ状態、有効なデータがその記
憶領域全てに保持さｈているフル状態、その記憶領域の
半分に保持されているハーフ状態しか分からなかった。

従って、ライト側制御部からのデータ書込み前に、メモ
リ部がフル状態でない事を確認後、−１１１位数づつデ
ータを書込むか、メモリ部がエンプティ状態なのを確認
後、最大記憶データ数のデータを書込むか、メモリ部が
・・−フ状態なのを確認後、前記深さの数の半分のデー
タを書込むかことしかできなかった。この為、ライト側
制御部より一１１位数のデータを占込む場合は、フル状
態でないことの確認とデータ書込みの２回の制御サイク
ルを要し、７■込み効率が悪い問題があった。また、エ
ンプティ状態、或いは、・・−フ状態を確認後、最大記
憶データ数、或いは、その半分のデータをライト側制御
部より書込む場合は、リード側制御部のリードアクセス
によって、エンプティ状態、或いは、ハーフ状態になる
まで書込みを待たなければならないという問題があった
。特に後者の場合は、待ち時間の間、転送データを保持
しておくメモリを用意しなければならない問題も生じた
。加えて、リード９１１制御部のデータ読出しの時も、
メモリ部がエンプティ状態で無いことを確認後、−中位
数づつのデータを読出すか、フル状態を確認後、メモリ
部の最大記憶データ数のデータを読出すか、ノ・−フ状
態を確認後、前記最大記憶データ数の半分のデータを読
出すことしかできなかった。この為、リード側制御部よ
り一７１位数のデータを読出す場合、エンプティ状態で
ないことの確認とデータｌｌ用しの２回の制御サイクル
を要し、読出し効率が悪、い問題があった。また、フル
状態、或いは、・・−フ状態を確認後、最大記憶データ
数、或いは、その半分のデータをリード側制御部より読
出す場合、ライト側制御部のライトアクセスによって、
フル状態、或いは、ノ・−フ状態になるまで読出しを待
たねばならないという問題があった。

（課題を解決するための手段） 本発明は上記従来の問題点を解決するため条こ、２つの
減算部な設け、ＦＩＦｏ−：ツファ回路の書込み側のＷ
Ｐの出力値とＦｉＦｏ−：ツファ回路の出力側のＲＰの
出力値との差をリード側制御部より読出し可能とするこ
とシこより、ＦＩＦＯ／；プファ回路内の有効読出しデ
ータ数を確認可能とし、かつ、前記有効読出しデータ数
のＦＩＦＯバッファ回路の最大記憶データ数に対する補
数値をライト側制御部より読出し可能とすることにより
、ＦＩＦＯバプファ回路内への書込み可能データ数を確
認可能な構成とした。

（作用） 上記の構成により本発明は、再込み可能データ数を確認
後、該データ数に見合ったデータを／（−スト的に書込
みできるので、ｙ）込み効率が向上し、更に読出し可能
データ数を確認後、該データ数ｔ：　見合ったデータを
バースト的をご読出せるので、読出し効率が向上する。

また、エンプティ状態、或いは、・・−フ状態になるの
を待たずに、ライト側話御部が書込みを望んだ時の書込
み可能データ数を確認後、該データ数に見合ったデータ
をすぐに古込みできるので、ライトｆｉｌｌ制御部の待
時間が削減でき、加えて、ライト制御部において、ＦＩ
ＦＯバッファ回路の空きを待つ間のデータ保持に必要な
メモリ値を削減でき、更に、読出しを望んだ時の読出し
可能データ数を確認後、該データ数に見合ったデータを
すぐに読出せるので、待ち時間が削減できる。

（実施例） 以下、本発明の実施例を図面に基づいて説明する。第１
図は、本発明の一実施例の１１が成を示すブロック図で
ある。１１０はライト側制御部、１２０は本発明をなす
ＦＩＦＯバッファ回路、１３０はリード側制御部を示す
。ライト側制御部１１０とリード０１１制御部１３０は
、従来例同様に、非同期に動作するプロセジヤ等により
構成される。ＦＩＦＯバッファ回路１２０は、従来例と
同様の、メモリ部１２１、ＷＰ１２２、及び、ＲＰ１２
３、従来例の比較器、加算器に代えて、減算器１２４．
１２５、トライステートバプファ１２６．１２８、ライ
ト側ウェイト制御部１２７、及び、リード側ウェイト制
御部１２９から構成さる。

以下、理解を容易にするために、メモリ部１２１の最大
記憶データ数（以降深さ）を従来例同様の１６ワードと
する。

ＷＰ１２２は、従来例同様に構成され、その出力は、メ
モリ部１２１へのライト側制御部１１０からのデータ書
込み回数Ｍ−１６ｍ　（ｍ：　ＷＰの回転回数）の値を
示している。ＲＰ１２３も、従来例同様に構成され、そ
の出力は、メモリ部１２１からのリード側制御部１３０
のデータ読出し回数Ｎ−１６ｎ　（ｎ：　ＲＰの回転回
数、ｍ−１≦ｎ≦ｍ）の値を示している。従って、ＷＰ
１２２の出力１０３の（Ｍ−１５ｍ）の値からＲＰ１２
３の出力１０６の（Ｎ−１６ｎ）の値を減算器１２４で
計算し、その減算結果Ｘ＝　＋　ＣＭ−Ｎ）−１６（ｍ
−ｎ）　ｌ　　（ｍ−ｎ＝ｏ又は１）となる。

（ｍ−ｎ＝ｏ）の場合は、明らかにその結果として、有
効読出し可能データ数が得られる。また、（ｍ−ｎ＝１
）場合は、（Ｘ＜０）となり、そのメモリ部の深さに対
する補数から、有効読出し可能データ数が得られる。今
、減算′ｒｊ、ｌ　２４の結果が負の場合、前記メモリ
部の深さを二対する補数を示す様に構成しておく事によ
ってその出力Ｘ１　（Ｍ　　Ｎ）　　１６　（ｍ−ｎ）
　ｌは有効読出し可能データ数として得られる。また、
メモリ部の深さ１６から、前記有効読出し可能データ数
を減算器１２５で減算すると、メモリ部１２１への有効
書込み可能データ数（深さ１６−（古込み回数−読出し
回数））が得られる。

ところで、先の減算器１２４の出力は、リード側制御部
１３０に制御されるトライステートバツファ１２８を介
して、リード側制御部１３０のデータバス１０４に接続
され、リード側制御部１３０が有効読出し可能データ数
を読出す時のみデーダメス１０４上番こ現われ、減算器
１２５の出力は、ライト側制御部１１０に制御されるト
ライステートバッファ１２６を介してライト側制御部１
１０のデータバス１０１に接続され、ライト側制御部１
１０が占込み可能データ数を読出す時にのみ、データバ
ス１０１上に現われる。

しかし、ライト側制御部］、　１０とリード側制御部１
３０は男同期ｔこ動作するため、ライト側制御部１１０
の減算器１２５の減算結果に対するリードサイクルとリ
ード側制御部１３０のメモリ部１２１に対するリードサ
イクルが重なった場合、減算器１２５の減算結果が確定
する前に、ライト側制御部が該減算結果を読込む危険性
があり、又、リード側制御部１３０の減算器１２４０減
算結果に対するリードサイクルとライ１側制御部１１０
のメモリ部１２１へのライトサイクルが重なった場合、
減算器１２４０減算結果が確定する前に、リード側制御
部が該減算結果を読込む危険性がある。これら危険性を
避けるため、前者の場合、減算器１２５０減算結果を読
込むライト側制御部１１０のリードサイクルを減算器１
２５の値が確定するまで延長し、後者の場合、減算器１
２４の減算結果を読込むリード側制御部１３０のリード
サイクルを減算器１２４の値が確定するまで延長するウ
ェイト制御を行う。

以下、前記ウェイト制御動作を説明する。尚、トライス
テートｆｌ（Ｉｎ（以降ＴＣという）信号１１１．１１
４がハイ状態でトライステートバッファ１２６．１２８
はスルーとなり、また、ライト側制御部１１０、及び、
リード側制御部１３０は、ライト側ウェイト信号１１６
、及びリード側ウェイト信号１１７が・・イ状態の時に
実行中のバス世イクルを延長するウェイ）・サイクルに
入るものとする。

ライト側制御部１１０がメモリ部１２１へのライトアク
セスを実行中で、リード側制御部１３０カ減算器１２４
０減算結果へのリードアクセスを実行していない場合、
データ入力がプルアップさｈ、ライトｆ１１１１制御部
のライト信号１０２がアサートされる立ち下がりをクロ
ックとして用いるＤタイプのフリップフロップ（以降Ｆ
Ｆ）１３３の出力１１８は、・・イ状態にセットされて
いるが、減算器１２４の出力を制御するＴＣ信号１１４
はネゲート（ロー状態）なので、Ｆ　Ｆ　１３３の出力
１１８とＴＣ信号１１４の論理積であるリード側ウェイ
ト信号１１７は、ネゲート（ロー状態）となり、リード
側制御部１３０でリード側ウェイトの動作は行なわれな
い。尚、ＦＦ１３３のリセット動作は後述で説明する。

また、リード側制御部１３０がメモ！１　部１２１への
リードアクセスを実行中で、ライト側制御部１１０が減
算器１２４の減算結果へのリードアクセスを実行してい
ない場合、Ｆ　Ｆ　１．３３はセットされないので、そ
の出力１］８はロー状態を維持し、リード側ウェイト信
号１１７はネゲートとなり、リードｆｆ１．ｌＩ制御部
１３０でリードｆ１１１１ウェイトの動作は行なわれな
い。

ライト側制御部１１０のメモリ部１２１に対するライト
アクセスとリード側制御部１３０の減算器１２４の減算
結果に対するリードアクセスが時間的に重なる場合のタ
イムチャートを図３（ａ）　　　（ｂ）に、リード側制
御部１３０のメモリ部１２１に対するリードアクセスと
ライト側制御部１１００減算器１２５０減算結果に対す
るリードアクセスが時間的に重なる場合のタイムチャー
トを図４　（ａ）　　　（ｂ）に示す。図３（ａ）はリ
ード側制御部１３０のリードアクセスが、ライト側制御
部１］−〇のリードアクセスに先行する場合、図３（ｂ
）は、その逆、図４（ａ）はライト側制御部１１０のリ
ードアクセス力１、リード側制御部１３０のリードアク
セスに先行する場合、図４（ｂ）は、その逆のタイムチ
ャートである。ＦＦ１３３はライト信号１０２のアサー
トによりセットされるので、その出力１１８カ；・・イ
状態となり、該出力とリード側：ｌ；’Ｉ御部１３０の
減算ｒｊｒ１２５の出力へのリードアクセスにこよりア
サート（）・イ状態）されたＴＣ信号１１４の論理積と
なるリード側ウェイト信号１１７が、アサート（・・イ
状態）となりリード側制御部１３０のリードサイクルが
延長される。そして、ライト側制御部のライトアクセス
が終了するとライト信号１０２がネゲートとなる立ち上
がりをクロックとしているＦＦ１３４がセットされ、Ｆ
Ｆ１３３のリセット信号１１９がロー状態となり、ＦＦ
１３３がリセットされる。従って、ＦＦ１３３の出力１
１８はロー状態となり、リード側ウェイト信号１１７が
ネゲート（ロー状態）となるので、リートｆｌｌ１１１
．＋＋　外部１３０はウェイト状態から解放さ１１、減
算器１２４の出力のリードアクセスが実行さｉする。Ｆ
Ｆ１３３のリセット状態からの解除は、ライト側制御部
１１０のリセット信号１１２により　、　　ＦＦ１３４
　　を　リ　−ヒ　ッ　ト　し　、　　リ　セ　ッ　ト
　信　号　１１９な・・イ状態に戻すことにより行う。

よって、次のライト側制御部１１０のメモリ部１２１へ
のライトアクセスでＦＦ１３３がセットできる。図３（
ａ）、（ｂ）より明らかなように、リード１１１制御部
１３０のリードアクセスが、ライト側制御部１１０のリ
ードアクセスより先行する場合、その逆のいずれの場合
においてもリード側ウェイト信号１１７＃こより、ライ
ト側制御部１１０がメモリ部へのライトアクセスが終了
するまでリード側制御部１３０が減算器１２４の減算結
果のリードアクセスが延長される。

ライト側ウェイト制御部１２７の構造はり−１゛側ウエ
イト制御部１２９と同様の動作をし、図４（ａ）　　　
（ｂ）より明らかなように、リード側制御部１３０のリ
ードアクセスが、ライト側制御部１１０のリードアクセ
ス先行する場合、その逆のいずれの場合においてもライ
トω１１ウェイト信号１１６により、リード側制御部１
３０がメモリ部へのリードアクセスが終了するまで、ラ
イト側制御部１１０が減算器１２５０減算結果のリード
アクセスを待ち、リード側制御部１３０のリードサイク
ル終了後、ライト側制御部１１０はウェイト状態から解
放され、減算器１２５の出力のリードサイクルを実行す
る。

第５図は、本発明のＦＩＦＯバッファ回路の一般的な使
用例を示す。

第５図は、ＰＢｘにおけるＦＩＦＯバッファ回路の使用
例であり、制御（呼制御）ＣＰＵ５０からのデータを内
線Ｉ／Ｆ５６のＬＯＣＡＬ　　ＣＰＵ５１にＦＩＦＯバ
ッファ回路５２を介して送り、また逆に、ＬＯＣＡＬ　
　ＣＰＵ５１からのデータをＦＩＦＯバッファ回路５２
を介して制御ＣＰＵ５０に送り、かつ通話スイッチ５３
を制御ＣＰＵ５０で制御する事により内線Ｉ／Ｆの通話
制Ｈｋ行っている。また外線１／Ｆにおいても内線１／
Ｆと同様にＦＩＦＯバッファ回路５４を介して制御ＣＰ
Ｕ５０とＬＯＣＡＬ　　ＣＰｔＪ５５のデータのやりと
りを行ない、かつ通話スイッチ５３を制ｉ３′ｌ１ｃＰ
Ｕ５０で；Ｌ制御する事により外線Ｉ／Ｆ５７の通話制
御を行っている。

今回発明したＦＩＦＯバッファ回路を用いる事により、
制御ＣＰＵ５０及びＬＯＣＡＬ　　ＣＰＵ５１．５５の
負荷が従来のＦＩＦＯバッファ回路？用いる時よりも軽
くなり、制御ＣＰＵ５０・ＬＯＣＡＬ　　ＣＰＵ５１，
５５の処理能力が向上し、結果として内線Ｉ／Ｆ５６、
外線１／Ｆ５７等の収容数が従来のものに比べて多く収
容できる。

（発明の効果） 上記の構成により本発明は、書込み可能データ数を確認
後、該データ数に見合ったデータなバースト的に書込め
るので、書込み効率が向上し、更に有効読出し＝ｒ能デ
ータ数を確認後、該データ数を二見合ったデータをバー
スト的に読出せるので、読出し効率が向上する。

また、ＦＩＦＯバッファ回路がエンプティ状態・或いは
、ハーフ状態になるのを待たずに、書込みを望んだ時の
書込み可能データ数を確認後、該データ数に見合ったデ
ータをすぐに書込めるので、ライト側制御部の待時間が
削減でき、加えて、該書込み動作の実行を待つ間のデー
タ保持に必要なメモリ量を削減でき、更に、ＦＩＦＯバ
ッファ回路のデータ読出し側においても、読出しを望ん
だ時の有効読出しｎｆ能データ数な確認後、該データ数
に見合ったデータをすぐに読出せるので、読出し側制外
部の待ち時間が削減できるという著しい効果を得る事が
可能となる。

【図面の簡単な説明】

第１図は本発明の実施例のＦＩＦＯバッファ回路を示す
回路図、第２図は従来例のＦＩＦＯバッファ回路の回路
図である。また、第３図（ａ）、（ｂ）は、実施例にお
けるライト側制御部のメモリ部に対するデータライトサ
イクルとＵｎＵ１２（ａ）、（ｂ）は、実施例における
リード側制御部のメモリ部に対するデータリードサイク
ルと減算器１２５の減算結果に対するライト側制御部の
リードサイクルが重なる場合のタイムチャート図、第５
図は本発明をデジタル交換機に使用した例な示す回路図
である。 １０１：データパス １０２ニライト信号 １０３　ニ ライトポインタ出力 １０４：データパス １０５：　リード信号 １０６：　リードポインタ出力 １０７　：　　リ　セ　ッ　ト　信　号１　０８　：　
　　リ　　セ　　ッ　　ト　信　号１０９：データパス １１０：　　ライト側制御部 １１１：　　トライステート制御信号 １　１　２　：　　　リ　　セ　　ッ　　ト　信　号１
１３：データパス 】１４：　トライステート制御信号 １　　ｌ　　５　：　　　リ　　セ　　ッ　　ト　信　
号１１６：ライト側ウェイト信号 １１７：　リード側ウェイト信号 １１８：　フリップフロップ出力 １１９：　フリップフロップ出力 １２０：　ＦＩＦＯバッファ回路 １２１：　メモリ部 １２２：　ライトポインタ部 １２３：　リードポインタ部 １２４：第１の減算器 １２５：第２の減算器 １２６：　トライステートバッファ １２７：　ライト側ウェイト制御部 １２８：　　）ライステートバッファ １２９：　リード側ウェイト制御部 １３０：　リード側制御部 １３１：　フリップフロップ出力 １３２　：　　リ　セ　ッ　ト　信　号１３３：　フリ
ップフロップ １３４：　フリップフロップ １３５：　フリップフロップ １３６：　７リツプフロツプ ２０１：データパス ２０２：データパス ２０３ニライト信号 ２０４　： ２０５　： ２０６　： ２０７　＝ ２０８　： ２０９　： ２１０　： ２１１　； ２１２　： ２２０　： ２３０　： リード信号 ライトポインタ出力 リートポインタ出力 リセット信号 リ　　セ　　ッ　　ト　信　号 エンプティ信号 ライト側制御部 フル信号 ・・−７信号 ＦＩＦＯバッファ回路 リード側制御部 特　　許　　出 願　　人 松下電器産業株式会社

Claims (1)

1. 【特許請求の範囲】 １）データを一時保持するメモリ部と、前記メモリ部へ
   のデータ書込みのアドレスを生成するライトポインタ部
   と、前記メモリ部からの データ読出しのアドレスを生成するリードポインタ部と
   、前記ライトポインタ部の出力値から前記リードポイン
   タ部の出力値を減算する出力がトライステート制御可能
   な第１の減算器と、前記メモリ部の最大記憶データ数に
   対する前記第１の減算器の減算結果の補数を算出する出
   力がトライステート制御可能な第２の減算器と、ライト
   側制御部の第２の減算器への リードアクセスとリード制御部の前記メモリ部へのリー
   ドアクセスとが時間的に重なった時にライト側制御部の
   バスサイクルを延長させるライト側ウェイト制御部と、
   リード側制御部の第１の減算器へリードアクセスとライ
   ト側制御部の前記メモリ部へのライトアクセスとが時間
   的に重なった時にリード側制御部のバスサイクルを延長
   させるリード側ウェイト制御部とから構成され、第１及
   び第２の減算器によってメモリ部の有効バッファ量を確
   認してリードライトすることでバッファを無駄なく利用
   できる事を特徴とする先入先出バッファ回路。