JPH1173407A - シングルチップマイコン、バスアダプタ、及び半導体システム - Google Patents
シングルチップマイコン、バスアダプタ、及び半導体システムInfo
- Publication number
- JPH1173407A JPH1173407A JP9234746A JP23474697A JPH1173407A JP H1173407 A JPH1173407 A JP H1173407A JP 9234746 A JP9234746 A JP 9234746A JP 23474697 A JP23474697 A JP 23474697A JP H1173407 A JPH1173407 A JP H1173407A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- ram
- data
- external
- chip microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 システムの性能を低下させること無しに、外
部Ｉ／Ｏとのデータ転送を行うことができるシングルチ
ップマイコンを提供する。 【解決手段】 プログラムの実行により装置全体の動作
を制御するＣＰＵと、前記プログラムが格納されたＲＯ
Ｍと、前記ＣＰＵのワークエリアとしてデータを記憶す
るＲＡＭと、前記ＲＡＭと外部Ｉ／Ｏとの間のデータ転
送を行うバスアダプタとを有し、これらがシステムバス
で接続されたシングルチップマイコンにおいて、前記Ｒ
ＡＭと前記バスアダプタとの間に、前記システムバスと
別経路の専用バスを設け、前記ＲＡＭと前記外部Ｉ／Ｏ
とのデータ転送は、前記専用バスを介して行う構成にし
た。
部Ｉ／Ｏとのデータ転送を行うことができるシングルチ
ップマイコンを提供する。 【解決手段】 プログラムの実行により装置全体の動作
を制御するＣＰＵと、前記プログラムが格納されたＲＯ
Ｍと、前記ＣＰＵのワークエリアとしてデータを記憶す
るＲＡＭと、前記ＲＡＭと外部Ｉ／Ｏとの間のデータ転
送を行うバスアダプタとを有し、これらがシステムバス
で接続されたシングルチップマイコンにおいて、前記Ｒ
ＡＭと前記バスアダプタとの間に、前記システムバスと
別経路の専用バスを設け、前記ＲＡＭと前記外部Ｉ／Ｏ
とのデータ転送は、前記専用バスを介して行う構成にし
た。
Description
【０００１】
【発明の属する技術分野】本発明は、外部Ｉ／Ｏとの間
でデータ転送を行うシングルチップマイコン、前記シン
グルチップマイコンに搭載されたバスアダプタ、及び前
記シングルチップマイコンを搭載した半導体システムに
関する。
でデータ転送を行うシングルチップマイコン、前記シン
グルチップマイコンに搭載されたバスアダプタ、及び前
記シングルチップマイコンを搭載した半導体システムに
関する。
【０００２】
【従来の技術】従来、シングルチップマイコン内のＲＡ
Ｍと外部Ｉ／Ｏとの間でデータ転送を行うためのシステ
ム構成としては、図３に示すようなバスアダプタを用い
たものが知られている。
Ｍと外部Ｉ／Ｏとの間でデータ転送を行うためのシステ
ム構成としては、図３に示すようなバスアダプタを用い
たものが知られている。
【０００３】図３は、従来のシングルチップマイコンの
構成を示すブロック図である。
構成を示すブロック図である。
【０００４】このシングルチップマイコンは、ＣＰＵ１
０１、バスアダプタ１０２、ＲＯＭ１０３、ＲＡＭ１０
４、及び内部Ｉ／Ｏ１０５を備え、これらがシステムバ
ス１０６で接続されている。ここで、システムバス１０
６は、アドレス及び制御信号用のバスＡＢと、データ用
のバスＤＢとから構成されている。さらに、バスアダプ
タ１０２とＣＰＵ１０１は、バス権制御信号線１０７に
より接続されている。
０１、バスアダプタ１０２、ＲＯＭ１０３、ＲＡＭ１０
４、及び内部Ｉ／Ｏ１０５を備え、これらがシステムバ
ス１０６で接続されている。ここで、システムバス１０
６は、アドレス及び制御信号用のバスＡＢと、データ用
のバスＤＢとから構成されている。さらに、バスアダプ
タ１０２とＣＰＵ１０１は、バス権制御信号線１０７に
より接続されている。
【０００５】そして、バスアダプタ１０２は、アドレス
及び制御信号用のバスＡＯとデータ用のバスＤＯとから
構成された外部Ｉ／Ｏバス１２０を介して外部Ｉ／Ｏ１
１０に接続されている。
及び制御信号用のバスＡＯとデータ用のバスＤＯとから
構成された外部Ｉ／Ｏバス１２０を介して外部Ｉ／Ｏ１
１０に接続されている。
【０００６】図４は、図３中のバスアダプタ１０２の内
部構成を示すブロック図である。
部構成を示すブロック図である。
【０００７】図中の１０２ａは制御レジスタ部であり、
ＣＰＵ１０１からのコマンドを保持する。１０２ｂは転
送コントローラであり、制御レジスタ部１０２ａからの
情報に基づいてバスアダプタ１０２によるデータ転送動
作を制御する。また、１０２ｃはバス権制御ブロックで
あり、ＣＰＵ１０１に対してシステムバス１０６のバス
権を要求するときにバス権要求信号ＲＥＱを発すると共
に、システムバス１０６の使用許可を示す許可信号ＧＮ
ＴをＣＰＵ１０１から受け取る。そして、１０２ｄ及び
１０２ｅは転送データを一時保持するデータバッファで
ある。
ＣＰＵ１０１からのコマンドを保持する。１０２ｂは転
送コントローラであり、制御レジスタ部１０２ａからの
情報に基づいてバスアダプタ１０２によるデータ転送動
作を制御する。また、１０２ｃはバス権制御ブロックで
あり、ＣＰＵ１０１に対してシステムバス１０６のバス
権を要求するときにバス権要求信号ＲＥＱを発すると共
に、システムバス１０６の使用許可を示す許可信号ＧＮ
ＴをＣＰＵ１０１から受け取る。そして、１０２ｄ及び
１０２ｅは転送データを一時保持するデータバッファで
ある。
【０００８】以上の構成において、ＣＰＵ１０１は、シ
ステムバス１０６を介してＲＯＭ１０３よりプログラム
を読み込み、ＲＡＭ１０４及び内部Ｉ／Ｏ１０５に対し
てデータアクセスを行う。また、ＣＰＵ１０１は、バス
アダプタ１０２の制御レジスタ部１０２ａにコマンドを
書き込み、バスアダプタ１０２の動作を制御する。
ステムバス１０６を介してＲＯＭ１０３よりプログラム
を読み込み、ＲＡＭ１０４及び内部Ｉ／Ｏ１０５に対し
てデータアクセスを行う。また、ＣＰＵ１０１は、バス
アダプタ１０２の制御レジスタ部１０２ａにコマンドを
書き込み、バスアダプタ１０２の動作を制御する。
【０００９】バスアダプタ１０２は、ＣＰＵ１０１に対
しバス権要求信号ＲＥＱを発してシステムバス１０６の
バス権を要求し、ＣＰＵ１０１から許可信号ＧＮＴを受
けてバス権を得ると、システムバス１０６と外部Ｉ／Ｏ
バス１２０をコントロールし、外部Ｉ／Ｏ１１０とＲＡ
Ｍ１０４の間でデータ転送を行う。
しバス権要求信号ＲＥＱを発してシステムバス１０６の
バス権を要求し、ＣＰＵ１０１から許可信号ＧＮＴを受
けてバス権を得ると、システムバス１０６と外部Ｉ／Ｏ
バス１２０をコントロールし、外部Ｉ／Ｏ１１０とＲＡ
Ｍ１０４の間でデータ転送を行う。
【００１０】バスアダプタ１０２がＲＡＭ１０４から外
部Ｉ／Ｏ１１０へデータ転送を行う場合は、まず、シス
テムバス１０６を介してＲＡＭ１０４からデータを読み
出し、バスアダプタ１０２内のデータバッファ１０２ｄ
に一旦取り込んだ後、データバッファ１０２ｅを経て外
部Ｉ／Ｏ１１０に該データを書き込む。
部Ｉ／Ｏ１１０へデータ転送を行う場合は、まず、シス
テムバス１０６を介してＲＡＭ１０４からデータを読み
出し、バスアダプタ１０２内のデータバッファ１０２ｄ
に一旦取り込んだ後、データバッファ１０２ｅを経て外
部Ｉ／Ｏ１１０に該データを書き込む。
【００１１】また、バスアダプタ１０２が外部Ｉ／Ｏ１
１０からＲＡＭ１０４へデータ転送を行う場合は、まず
外部Ｉ／Ｏバス１２０を介して外部Ｉ／Ｏ１１０からデ
ータを読み出して、バスアダプタ１０２内のデータバッ
ファ１０２ｅに一旦取り込んだ後、システムバス１０６
を介してＲＡＭ１０４に該データを書き込む。
１０からＲＡＭ１０４へデータ転送を行う場合は、まず
外部Ｉ／Ｏバス１２０を介して外部Ｉ／Ｏ１１０からデ
ータを読み出して、バスアダプタ１０２内のデータバッ
ファ１０２ｅに一旦取り込んだ後、システムバス１０６
を介してＲＡＭ１０４に該データを書き込む。
【００１２】このように、従来では、外部Ｉ／Ｏ１１０
とＲＡＭ１０４との間でデータ転送を行う場合には、シ
ステムバス１０６を上述のように利用していた。
とＲＡＭ１０４との間でデータ転送を行う場合には、シ
ステムバス１０６を上述のように利用していた。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来例では、次のような問題点があった。
来例では、次のような問題点があった。
【００１４】システムバス１０６は、上記バスアダプタ
１０２によるデータ転送のほかに、ＣＰＵ１０１がＲＯ
Ｍからプログラムを読み込む命令フェッチや、ＲＡＭ１
０４及び内部Ｉ／Ｏ１０５にデータのリード／ライトを
行うデータアクセスの各動作に使用される。これら命令
フェッチ、データアクセス、及びバスアダプタ１０２に
よるデータ転送の各動作は、システムバス１０６におい
て排他的に行われなければならない。
１０２によるデータ転送のほかに、ＣＰＵ１０１がＲＯ
Ｍからプログラムを読み込む命令フェッチや、ＲＡＭ１
０４及び内部Ｉ／Ｏ１０５にデータのリード／ライトを
行うデータアクセスの各動作に使用される。これら命令
フェッチ、データアクセス、及びバスアダプタ１０２に
よるデータ転送の各動作は、システムバス１０６におい
て排他的に行われなければならない。
【００１５】従って、バスアダプタ１０２によるデータ
転送の頻度が多くなってシステムバス１０６の使用率が
大きくなると、ＣＰＵ１０１の命令フェッチ及びデータ
アクセスの使用時間を圧迫する。この影響で、ＣＰＵ１
０１の命令フェッチやデータアクセスが高速に行えなく
なると、ＣＰＵ１０１は命令待ちやデータ待ちで停止す
ることが多くなり、システムの性能が低下するという問
題があった。
転送の頻度が多くなってシステムバス１０６の使用率が
大きくなると、ＣＰＵ１０１の命令フェッチ及びデータ
アクセスの使用時間を圧迫する。この影響で、ＣＰＵ１
０１の命令フェッチやデータアクセスが高速に行えなく
なると、ＣＰＵ１０１は命令待ちやデータ待ちで停止す
ることが多くなり、システムの性能が低下するという問
題があった。
【００１６】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、システムの性
能を低下させること無しに、外部Ｉ／Ｏとのデータ転送
を行うことができるシングルチップマイコンを提供する
ことである。またその他の目的は、シングルチップマイ
コンの性能を低下させること無しに、シングルチップマ
イコンのＲＡＭと外部Ｉ／Ｏ間のデータ転送を行うこと
ができるバスアダプタを提供することである。さらにそ
の他の目的は、システム全体の性能を低下させること無
しに、シングルチップマイコンと他のマイコンとのデー
タ転送を行うことができる半導体システムを提供するこ
とである。
するためになされたもので、その目的は、システムの性
能を低下させること無しに、外部Ｉ／Ｏとのデータ転送
を行うことができるシングルチップマイコンを提供する
ことである。またその他の目的は、シングルチップマイ
コンの性能を低下させること無しに、シングルチップマ
イコンのＲＡＭと外部Ｉ／Ｏ間のデータ転送を行うこと
ができるバスアダプタを提供することである。さらにそ
の他の目的は、システム全体の性能を低下させること無
しに、シングルチップマイコンと他のマイコンとのデー
タ転送を行うことができる半導体システムを提供するこ
とである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるシングルチップマイコンの特徴
は、プログラムの実行により装置全体の動作を制御する
ＣＰＵと、前記プログラムが格納されたＲＯＭと、前記
ＣＰＵのワークエリアとしてデータを記憶するＲＡＭ
と、前記ＲＡＭと外部Ｉ／Ｏとの間のデータ転送を行う
バスアダプタとを有し、これらがシステムバスで接続さ
れたシングルチップマイコンにおいて、前記ＲＡＭと前
記バスアダプタとの間に、前記システムバスと別経路の
専用バスを設け、前記ＲＡＭと前記外部Ｉ／Ｏとのデー
タ転送は、前記専用バスを介して行う構成にしたことに
ある。
に、第１の発明であるシングルチップマイコンの特徴
は、プログラムの実行により装置全体の動作を制御する
ＣＰＵと、前記プログラムが格納されたＲＯＭと、前記
ＣＰＵのワークエリアとしてデータを記憶するＲＡＭ
と、前記ＲＡＭと外部Ｉ／Ｏとの間のデータ転送を行う
バスアダプタとを有し、これらがシステムバスで接続さ
れたシングルチップマイコンにおいて、前記ＲＡＭと前
記バスアダプタとの間に、前記システムバスと別経路の
専用バスを設け、前記ＲＡＭと前記外部Ｉ／Ｏとのデー
タ転送は、前記専用バスを介して行う構成にしたことに
ある。
【００１８】この第１の発明によれば、バスアダプタ
は、専用バスを使用してＲＡＭとのデータのやりとりを
行うので、バスアダプタのデータ転送によってシステム
バスは占有されない。従って、バスアダプタのデータ転
送により、ＣＰＵの命令フェッチ及びデータアクセスの
使用時間が圧迫されることはない。
は、専用バスを使用してＲＡＭとのデータのやりとりを
行うので、バスアダプタのデータ転送によってシステム
バスは占有されない。従って、バスアダプタのデータ転
送により、ＣＰＵの命令フェッチ及びデータアクセスの
使用時間が圧迫されることはない。
【００１９】第２の発明であるシングルチップマイコン
の特徴は、プログラムの実行により装置全体の動作を制
御するＣＰＵと、前記プログラムが格納されたＲＯＭ
と、前記ＣＰＵのワークエリアとしてデータを記憶する
ＲＡＭと、前記ＲＡＭと外部Ｉ／Ｏとの間のデータ転送
を行うバスアダプタとを有し、これらがシステムバスで
接続されたシングルチップマイコンにおいて、前記ＲＡ
ＭをデュアルポートＲＡＭで構成すると共に、該デュア
ルポートＲＡＭと前記バスアダプタとの間に前記システ
ムバスと別経路の専用バスを設け、前記デュアルポート
ＲＡＭと前記外部Ｉ／Ｏとのデータ転送は、前記専用バ
スを介して行う構成にしたことにある。
の特徴は、プログラムの実行により装置全体の動作を制
御するＣＰＵと、前記プログラムが格納されたＲＯＭ
と、前記ＣＰＵのワークエリアとしてデータを記憶する
ＲＡＭと、前記ＲＡＭと外部Ｉ／Ｏとの間のデータ転送
を行うバスアダプタとを有し、これらがシステムバスで
接続されたシングルチップマイコンにおいて、前記ＲＡ
ＭをデュアルポートＲＡＭで構成すると共に、該デュア
ルポートＲＡＭと前記バスアダプタとの間に前記システ
ムバスと別経路の専用バスを設け、前記デュアルポート
ＲＡＭと前記外部Ｉ／Ｏとのデータ転送は、前記専用バ
スを介して行う構成にしたことにある。
【００２０】この第２の発明によれば、上記第１の発明
と同様の作用を呈するほか、専用バスを使用するバスア
ダプタのデータ転送を、簡単な構成で且つ的確に行うこ
とができる。
と同様の作用を呈するほか、専用バスを使用するバスア
ダプタのデータ転送を、簡単な構成で且つ的確に行うこ
とができる。
【００２１】第３の発明であるバスアダプタの特徴は、
プログラムの実行により装置全体の動作を制御するＣＰ
Ｕと、前記プログラムが格納されたＲＯＭと、前記ＣＰ
Ｕのワークエリアとしてデータを記憶するＲＡＭとがシ
ステムバスで接続されたシングルチップマイコン内に設
けれ、前記ＲＡＭと外部Ｉ／Ｏとの間のデータ転送をコ
ントロールする転送コントロール部と、前記データ転送
時の転送データを一時保持するデータ保持部とを有する
バスアダプタにおいて、前記ＲＡＭとの間に前記システ
ムバスとは別経路で設けられた第１及び第２の専用バス
を前記転送コントロール部及び前記データバッファに接
続し、前記第１の専用線を前記ＲＡＭに対するアドレス
及び制御信号用とし、前記第２の専用線を前記ＲＡＭに
対する転送データ用として、前記ＲＡＭとの間でデータ
転送を行う構成にしたことにある。
プログラムの実行により装置全体の動作を制御するＣＰ
Ｕと、前記プログラムが格納されたＲＯＭと、前記ＣＰ
Ｕのワークエリアとしてデータを記憶するＲＡＭとがシ
ステムバスで接続されたシングルチップマイコン内に設
けれ、前記ＲＡＭと外部Ｉ／Ｏとの間のデータ転送をコ
ントロールする転送コントロール部と、前記データ転送
時の転送データを一時保持するデータ保持部とを有する
バスアダプタにおいて、前記ＲＡＭとの間に前記システ
ムバスとは別経路で設けられた第１及び第２の専用バス
を前記転送コントロール部及び前記データバッファに接
続し、前記第１の専用線を前記ＲＡＭに対するアドレス
及び制御信号用とし、前記第２の専用線を前記ＲＡＭに
対する転送データ用として、前記ＲＡＭとの間でデータ
転送を行う構成にしたことにある。
【００２２】この第３の発明によれば、データ保持部
は、ＲＡＭからの転送データまたは外部Ｉ／Ｏからの転
送データを一時的に保持する。転送コントロール部は、
このＲＡＭと外部Ｉ／Ｏとの間のデータ転送をコントロ
ールする。その際、ＲＡＭとの間では、第１の専用線に
アドレス及び制御信号を乗せ、ＲＡＭに対する転送デー
タの伝送を第２の専用線を使用して行う。このように、
バスアダプタは、第１及び第２の専用線を使用してＲＡ
Ｍとのデータのやりとりを行うので、バスアダプタのデ
ータ転送によってシステムバスが使用されることはな
い。
は、ＲＡＭからの転送データまたは外部Ｉ／Ｏからの転
送データを一時的に保持する。転送コントロール部は、
このＲＡＭと外部Ｉ／Ｏとの間のデータ転送をコントロ
ールする。その際、ＲＡＭとの間では、第１の専用線に
アドレス及び制御信号を乗せ、ＲＡＭに対する転送デー
タの伝送を第２の専用線を使用して行う。このように、
バスアダプタは、第１及び第２の専用線を使用してＲＡ
Ｍとのデータのやりとりを行うので、バスアダプタのデ
ータ転送によってシステムバスが使用されることはな
い。
【００２３】第４の発明であるバスアダプタの特徴は、
上記第３の発明において、前記ＲＡＭはデュアルポート
ＲＡＭで構成され、前記第１の専用線を前記デュアルポ
ートＲＡＭに対するアドレス及び制御信号伝送用とし、
前記第２の専用線を前記デュアルポートＲＡＭに対する
転送データ伝送用として、前記デュアルポートＲＡＭと
の間でデータの転送を行う構成にしたことにある。
上記第３の発明において、前記ＲＡＭはデュアルポート
ＲＡＭで構成され、前記第１の専用線を前記デュアルポ
ートＲＡＭに対するアドレス及び制御信号伝送用とし、
前記第２の専用線を前記デュアルポートＲＡＭに対する
転送データ伝送用として、前記デュアルポートＲＡＭと
の間でデータの転送を行う構成にしたことにある。
【００２４】この第４の発明によれば、第１及び第２の
専用線を使用するデータ転送を、簡単な構成で且つ的確
に行うことができる。
専用線を使用するデータ転送を、簡単な構成で且つ的確
に行うことができる。
【００２５】第５の発明である半導体システムの特徴
は、第１の発明のシングルチップマイコンと、このシン
グルチップマイコンに接続されたマイコンとを備えた半
導体システムであって、前記シングルチップマイコン中
のＲＡＭ、専用バス及びバスアダプタを通る経路で、該
シングルチップマイコンと前記マイコンとの間の通信を
行う構成にしたことにある。
は、第１の発明のシングルチップマイコンと、このシン
グルチップマイコンに接続されたマイコンとを備えた半
導体システムであって、前記シングルチップマイコン中
のＲＡＭ、専用バス及びバスアダプタを通る経路で、該
シングルチップマイコンと前記マイコンとの間の通信を
行う構成にしたことにある。
【００２６】第５の発明によれば、シングルチップマイ
コンは第１の発明と同様に作用し、半導体システム全体
の性能を高めるように働く。
コンは第１の発明と同様に作用し、半導体システム全体
の性能を高めるように働く。
【００２７】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の実施形態に係るシ
ングルチップマイコンの構成ブロック図である。
基づいて説明する。図１は、本発明の実施形態に係るシ
ングルチップマイコンの構成ブロック図である。
【００２８】このシングルチップマイコン１０は、プロ
グラムの実行により装置全体の動作を制御するＣＰＵ１
と、前記プログラムが格納されたＲＯＭ３と、ＣＰＵ１
のワークエリアとしてデータを記憶するＲＡＭ４と、Ｒ
ＡＭ３と外部Ｉ／Ｏ２０との間のデータ転送を行うバス
アダプタ２と、内部Ｉ／Ｏ５とを備えている。これらは
システムバス６で接続され、さらにＲＡＭ４とバスアダ
プタ２が、システムバス６とは別経路の専用バス７を介
して接続されている。
グラムの実行により装置全体の動作を制御するＣＰＵ１
と、前記プログラムが格納されたＲＯＭ３と、ＣＰＵ１
のワークエリアとしてデータを記憶するＲＡＭ４と、Ｒ
ＡＭ３と外部Ｉ／Ｏ２０との間のデータ転送を行うバス
アダプタ２と、内部Ｉ／Ｏ５とを備えている。これらは
システムバス６で接続され、さらにＲＡＭ４とバスアダ
プタ２が、システムバス６とは別経路の専用バス７を介
して接続されている。
【００２９】ここで、ＲＡＭ４とバスアダプタ２とを接
続する専用バス７は、アドレス及び制御信号用のバスＡ
Ｓとデータ用のバスＤＳとから成る３２ビットのバスで
あり、バスアダプタ２によるデータ転送専用に使用され
る。ＲＡＭ４は、システムバス６及び専用バス７に接続
されるデュアルポートＲＡＭより構成されている。ま
た、システムバス６は、アドレス及び制御信号用のバス
ＡＢとデータ用のバスＤＢとから成る３２ビットのバス
であり、高速なデータ転送が可能である。
続する専用バス７は、アドレス及び制御信号用のバスＡ
Ｓとデータ用のバスＤＳとから成る３２ビットのバスで
あり、バスアダプタ２によるデータ転送専用に使用され
る。ＲＡＭ４は、システムバス６及び専用バス７に接続
されるデュアルポートＲＡＭより構成されている。ま
た、システムバス６は、アドレス及び制御信号用のバス
ＡＢとデータ用のバスＤＢとから成る３２ビットのバス
であり、高速なデータ転送が可能である。
【００３０】さらに、バスアダプタ２と外部Ｉ／Ｏ２０
の間が、外部Ｉ／Ｏバス３０を介して接続されている。
外部Ｉ／Ｏバス３０は、アドレス及び制御信号用のバス
ＡＯとデータ用のバスＤＯとから成る８ビットのバスで
あり、低速なデータ転送を行う。
の間が、外部Ｉ／Ｏバス３０を介して接続されている。
外部Ｉ／Ｏバス３０は、アドレス及び制御信号用のバス
ＡＯとデータ用のバスＤＯとから成る８ビットのバスで
あり、低速なデータ転送を行う。
【００３１】図２は、図１中のバスアダプタ２及びデュ
アルポートＲＡＭ４の内部構成を示すブロック図であ
る。
アルポートＲＡＭ４の内部構成を示すブロック図であ
る。
【００３２】バスアダプタ２は、ＣＰＵ１からのコマン
ドを保持する制御レジスタ部２ａと、この制御レジスタ
部２ａからの情報に基づいてバスアダプタ２のデータ転
送動作を制御する転送コントローラ２ｂと、転送データ
を一時保持するデータバッファ２ｃ，２ｄとを備えてい
る。制御レジスタ部２ａに保持されるＣＰＵ１からのコ
マンドとしては、ＲＡＭアドレス、外部Ｉ／Ｏアドレ
ス、転送ワード数、及び転送方向等がある。データバッ
ファ２ｃは、専用バス７を使用したＲＡＭ４との間での
転送データを一時保持し、データバッファ２ｄは、外部
Ｉ／Ｏバス３０を使用した外部Ｉ／Ｏ２０との間での転
送データを一時保持する。
ドを保持する制御レジスタ部２ａと、この制御レジスタ
部２ａからの情報に基づいてバスアダプタ２のデータ転
送動作を制御する転送コントローラ２ｂと、転送データ
を一時保持するデータバッファ２ｃ，２ｄとを備えてい
る。制御レジスタ部２ａに保持されるＣＰＵ１からのコ
マンドとしては、ＲＡＭアドレス、外部Ｉ／Ｏアドレ
ス、転送ワード数、及び転送方向等がある。データバッ
ファ２ｃは、専用バス７を使用したＲＡＭ４との間での
転送データを一時保持し、データバッファ２ｄは、外部
Ｉ／Ｏバス３０を使用した外部Ｉ／Ｏ２０との間での転
送データを一時保持する。
【００３３】デュアルポートＲＡＭ４は、１つの記憶部
（メモリセル部）４ａを共有する形で２つの読み書き用
の回路部、即ちデコード部４ｂ，４ｄとトライステート
バッファ４ｃ，４ｅ等を有している。
（メモリセル部）４ａを共有する形で２つの読み書き用
の回路部、即ちデコード部４ｂ，４ｄとトライステート
バッファ４ｃ，４ｅ等を有している。
【００３４】そして、バスアダプタ２の転送コントロー
ラ２ｂとデュアルポートＲＡＭ４の一方のデコード部４
ｂとが、専用バス７中のバスＡＳを介して接続され、バ
スアダプタ２のデータバッファ２ｃとデュアルポートＲ
ＡＭ４の一方のトライステートバッファ４ｃの出力側と
が、専用バス７中のバスＤＳを介して接続されている。
また、デュアルポートＲＡＭ４の他方のデコード部４ｄ
とシステムバス６のバスＡＢとが接続され、デュアルポ
ートＲＡＭ４の他方のトライステートバッファ４ｅの出
力側とシステムバス６のバスＤＢとが接続されている。
ラ２ｂとデュアルポートＲＡＭ４の一方のデコード部４
ｂとが、専用バス７中のバスＡＳを介して接続され、バ
スアダプタ２のデータバッファ２ｃとデュアルポートＲ
ＡＭ４の一方のトライステートバッファ４ｃの出力側と
が、専用バス７中のバスＤＳを介して接続されている。
また、デュアルポートＲＡＭ４の他方のデコード部４ｄ
とシステムバス６のバスＡＢとが接続され、デュアルポ
ートＲＡＭ４の他方のトライステートバッファ４ｅの出
力側とシステムバス６のバスＤＢとが接続されている。
【００３５】以上の構成において、バスアダプタ２は、
ＣＰＵ１からコマンドを受け取ると以下の動作を行う。
ＣＰＵ１からコマンドを受け取ると以下の動作を行う。
【００３６】バスアダプタ２がＲＡＭ４から外部Ｉ／Ｏ
２０へデータ転送を行う場合では、まず、転送コントロ
ーラ２ｂは、専用バス７のバスＡＳを使用してＲＡＭ４
のデコード部４ｂへ読み出し信号とアドレスを送る。そ
の結果、ＲＡＭ４は読み出しモードに設定され、トライ
ステートバッファ４ｃが出力状態となる。さらに、前記
アドレスがデコード部４ｂによって解読され、該アドレ
スで指定されたデータがメモリセル部４ａからトライス
テートバッファ４ｃを介して専用バス７のバスＤＳに読
み出される。このデータは、バスアダプタ２内のデータ
バッファ２ｃに一旦取り込まれる。
２０へデータ転送を行う場合では、まず、転送コントロ
ーラ２ｂは、専用バス７のバスＡＳを使用してＲＡＭ４
のデコード部４ｂへ読み出し信号とアドレスを送る。そ
の結果、ＲＡＭ４は読み出しモードに設定され、トライ
ステートバッファ４ｃが出力状態となる。さらに、前記
アドレスがデコード部４ｂによって解読され、該アドレ
スで指定されたデータがメモリセル部４ａからトライス
テートバッファ４ｃを介して専用バス７のバスＤＳに読
み出される。このデータは、バスアダプタ２内のデータ
バッファ２ｃに一旦取り込まれる。
【００３７】その後、転送コントローラ２ｂは、ＲＡＭ
４から読み出された前記データを外部Ｉ／Ｏ２０内の所
定領域に書き込むべく、外部Ｉ／Ｏバス３０のバスＡＯ
へ書き込み信号とアドレスを送出し、さらにデータバッ
ファ２ｄを経て外部Ｉ／Ｏバス３０のバスＤＯへ前記デ
ータを送出する。
４から読み出された前記データを外部Ｉ／Ｏ２０内の所
定領域に書き込むべく、外部Ｉ／Ｏバス３０のバスＡＯ
へ書き込み信号とアドレスを送出し、さらにデータバッ
ファ２ｄを経て外部Ｉ／Ｏバス３０のバスＤＯへ前記デ
ータを送出する。
【００３８】このように、バスアダプタ２がＲＡＭ４か
ら外部Ｉ／Ｏ２０へデータ転送を行う場合では、まず、
専用バス７を介してＲＡＭ４からデータを読み出しバス
アダプタ２に取り込んだ後、このデータを外部Ｉ／Ｏバ
ス３０を介して外部Ｉ／Ｏ２０に書き込む。
ら外部Ｉ／Ｏ２０へデータ転送を行う場合では、まず、
専用バス７を介してＲＡＭ４からデータを読み出しバス
アダプタ２に取り込んだ後、このデータを外部Ｉ／Ｏバ
ス３０を介して外部Ｉ／Ｏ２０に書き込む。
【００３９】一方、バスアダプタ２が外部Ｉ／Ｏ２０か
らＲＡＭ４へデータ転送を行う場合は、まず、転送コン
トローラ２ｂは、外部Ｉ／Ｏバス３０のバスＡＯを使用
して外部Ｉ／Ｏ２０へ読み出し信号とアドレスを送る。
その結果、外部Ｉ／Ｏ２０の所定領域のデータが外部Ｉ
／Ｏバス３０のバスＤＯに読み出され、バスアダプタ２
内のデータバッファ２ｄに一旦取り込まれる。
らＲＡＭ４へデータ転送を行う場合は、まず、転送コン
トローラ２ｂは、外部Ｉ／Ｏバス３０のバスＡＯを使用
して外部Ｉ／Ｏ２０へ読み出し信号とアドレスを送る。
その結果、外部Ｉ／Ｏ２０の所定領域のデータが外部Ｉ
／Ｏバス３０のバスＤＯに読み出され、バスアダプタ２
内のデータバッファ２ｄに一旦取り込まれる。
【００４０】その後、転送コントローラ２ｂは、外部Ｉ
／Ｏ２０から読み出された前記データをＲＡＭ４内の所
定領域に書き込むべく、専用バス７のバスＡＳへ書き込
み信号とアドレスを送出し、さらにデータバッファ２ｃ
を経て専用バス７のバスＤＳへ前記データを送出する。
このとき、ＲＡＭ４は書き込みモードに設定されている
ので、トライステートバッファ４ｃの出力はハイインピ
ーダンス状態である。その結果、データバッファ２ｃか
らバスＤＳへ送出されたデータは、メモリセル部４ａに
書き込まれることになる。
／Ｏ２０から読み出された前記データをＲＡＭ４内の所
定領域に書き込むべく、専用バス７のバスＡＳへ書き込
み信号とアドレスを送出し、さらにデータバッファ２ｃ
を経て専用バス７のバスＤＳへ前記データを送出する。
このとき、ＲＡＭ４は書き込みモードに設定されている
ので、トライステートバッファ４ｃの出力はハイインピ
ーダンス状態である。その結果、データバッファ２ｃか
らバスＤＳへ送出されたデータは、メモリセル部４ａに
書き込まれることになる。
【００４１】このように、バスアダプタ２が外部Ｉ／Ｏ
２０からＲＡＭ４へデータ転送を行う場合は、まず、外
部Ｉ／Ｏバス３０を介して外部Ｉ／Ｏ２０からデータを
読み出しバスアダプタ２に取り込んだ後、このデータを
専用バス７を介してＲＡＭ４に書き込む。
２０からＲＡＭ４へデータ転送を行う場合は、まず、外
部Ｉ／Ｏバス３０を介して外部Ｉ／Ｏ２０からデータを
読み出しバスアダプタ２に取り込んだ後、このデータを
専用バス７を介してＲＡＭ４に書き込む。
【００４２】上述したように、本実施形態では、外部Ｉ
／Ｏ２０とＲＡＭ４の間でデータ転送を行う場合に、シ
ステムバス６を利用せず、専用バス７を使用して転送を
行う。すなわち、バスアダプタ２は、専用バス７を使用
してＲＡＭ４とのデータのやり取りを行うので、バスア
ダプタ２のデータ転送によりシステムバス６が占有され
ることはない。従って、ＣＰＵ１の命令フェッチや内部
データアクセスは何ら影響を受けず、従来例で問題であ
った、システムバスの使用制限によるＣＰＵの性能低下
は回避される。
／Ｏ２０とＲＡＭ４の間でデータ転送を行う場合に、シ
ステムバス６を利用せず、専用バス７を使用して転送を
行う。すなわち、バスアダプタ２は、専用バス７を使用
してＲＡＭ４とのデータのやり取りを行うので、バスア
ダプタ２のデータ転送によりシステムバス６が占有され
ることはない。従って、ＣＰＵ１の命令フェッチや内部
データアクセスは何ら影響を受けず、従来例で問題であ
った、システムバスの使用制限によるＣＰＵの性能低下
は回避される。
【００４３】さらに、本実施形態では、バスアダプタ２
のデータ転送によりシステムバス６を使用することがな
いので、バスアダプタ２には、図４に示す従来例のよう
なバス権制御ブロック１０２ｃを設ける必要がない。こ
れにより、バスアダプタ２のハード構成が簡略化される
だけでなく、バスアダプタ２とＣＰＵ１間のバス権制御
信号線も省略でき、さらにはプログラムの簡素化も可能
になる。
のデータ転送によりシステムバス６を使用することがな
いので、バスアダプタ２には、図４に示す従来例のよう
なバス権制御ブロック１０２ｃを設ける必要がない。こ
れにより、バスアダプタ２のハード構成が簡略化される
だけでなく、バスアダプタ２とＣＰＵ１間のバス権制御
信号線も省略でき、さらにはプログラムの簡素化も可能
になる。
【００４４】また、外部Ｉ／Ｏ２０として例えばマイコ
ンを用意することも可能である。上記シングルチップマ
イコン１０とこれに接続されたマイコンとを含む半導体
システムを考慮し、シングルチップマイコン１０中のＲ
ＡＭ４、専用バス７及びバスアダプタ２を通る経路で、
該シングルチップマイコン１０と前記マイコンとの間で
通信を行うようにした場合は、当該半導体システム全体
の性能を高めることが可能になる。
ンを用意することも可能である。上記シングルチップマ
イコン１０とこれに接続されたマイコンとを含む半導体
システムを考慮し、シングルチップマイコン１０中のＲ
ＡＭ４、専用バス７及びバスアダプタ２を通る経路で、
該シングルチップマイコン１０と前記マイコンとの間で
通信を行うようにした場合は、当該半導体システム全体
の性能を高めることが可能になる。
【００４５】
【発明の効果】以上詳細に説明したように、第１の発明
であるシングルチップマイコンによれば、ＲＡＭと外部
Ｉ／Ｏとのデータ転送にシステムバスを使用せず専用バ
スを使用するので、システムの性能を低下させること無
しに、外部Ｉ／Ｏとのデータ転送を行うことが可能にな
る。また、バスアダプタとＣＰＵ間のバス権制御信号線
も省略でき、プログラムの簡素化も可能になる。
であるシングルチップマイコンによれば、ＲＡＭと外部
Ｉ／Ｏとのデータ転送にシステムバスを使用せず専用バ
スを使用するので、システムの性能を低下させること無
しに、外部Ｉ／Ｏとのデータ転送を行うことが可能にな
る。また、バスアダプタとＣＰＵ間のバス権制御信号線
も省略でき、プログラムの簡素化も可能になる。
【００４６】第２の発明であるシングルチップマイコン
によれば、上記第１の発明と同等の効果を得ることがで
きると共に、ＲＡＭをデュアルポートＲＡＭで構成した
ため、専用バスを使用するバスアダプタのデータ転送
を、簡単な構成で且つ的確に行うことが可能になる。
によれば、上記第１の発明と同等の効果を得ることがで
きると共に、ＲＡＭをデュアルポートＲＡＭで構成した
ため、専用バスを使用するバスアダプタのデータ転送
を、簡単な構成で且つ的確に行うことが可能になる。
【００４７】第３の発明であるバスアダプタによれば、
ＲＡＭと外部Ｉ／Ｏ間のデータ転送にシステムバスを使
用せず第１及び第２の専用線を使用するので、バス権制
御ブロックを設ける必要がなくなり、ハード構成を簡略
化することが可能になる。
ＲＡＭと外部Ｉ／Ｏ間のデータ転送にシステムバスを使
用せず第１及び第２の専用線を使用するので、バス権制
御ブロックを設ける必要がなくなり、ハード構成を簡略
化することが可能になる。
【００４８】第４の発明であるバスアダプタによれば、
ＲＡＭをデュアルポートＲＡＭで構成したため、第１及
び第２の専用線を使用するデータ転送を、簡単な構成で
且つ的確に行うことができる。
ＲＡＭをデュアルポートＲＡＭで構成したため、第１及
び第２の専用線を使用するデータ転送を、簡単な構成で
且つ的確に行うことができる。
【００４９】第５の発明である半導体システムによれ
ば、シングルチップマイコンにおいて第１の発明と同等
の効果を得ることができるため、該シングルチップマイ
コン及び他のマイコンを含めた半導体システム全体の性
能を高めることが可能になる。
ば、シングルチップマイコンにおいて第１の発明と同等
の効果を得ることができるため、該シングルチップマイ
コン及び他のマイコンを含めた半導体システム全体の性
能を高めることが可能になる。
【図１】本発明の実施形態に係るシングルチップマイコ
ンの構成ブロック図である。
ンの構成ブロック図である。
【図２】図１中のバスアダプタ２及びデュアルポートＲ
ＡＭ４の内部構成を示すブロック図である。
ＡＭ４の内部構成を示すブロック図である。
【図３】従来のシングルチップマイコンの構成を示すブ
ロック図である。
ロック図である。
【図４】図３中のバスアダプタ１０２の内部構成を示す
ブロック図である。
ブロック図である。
１ ＣＰＵ ２ バスアダプタ ２ａ 制御レジスタ部 ２ｂ 転送コントローラ ２ｃ，２ｄ データバッファ ３ ＲＯＭ ４ ＲＡＭ ６ システムバス ７ 専用バス １０ シングルチップマイコン ２０ 外部Ｉ／Ｏ ３０ 外部Ｉ／Ｏバス ＡＢ，ＡＳ アドレス／コントロールバス ＤＢ，ＤＳ データバス
Claims (5)
- 【請求項１】 プログラムの実行により装置全体の動作
を制御するＣＰＵと、前記プログラムが格納されたＲＯ
Ｍと、前記ＣＰＵのワークエリアとしてデータを記憶す
るＲＡＭと、前記ＲＡＭと外部Ｉ／Ｏとの間のデータ転
送を行うバスアダプタとを有し、これらがシステムバス
で接続されたシングルチップマイコンにおいて、 前記ＲＡＭと前記バスアダプタとの間に、前記システム
バスと別経路の専用バスを設け、 前記ＲＡＭと前記外部Ｉ／Ｏとのデータ転送は、前記専
用バスを介して行う構成にしたことを特徴とするシング
ルチップマイコン。 - 【請求項２】 プログラムの実行により装置全体の動作
を制御するＣＰＵと、前記プログラムが格納されたＲＯ
Ｍと、前記ＣＰＵのワークエリアとしてデータを記憶す
るＲＡＭと、前記ＲＡＭと外部Ｉ／Ｏとの間のデータ転
送を行うバスアダプタとを有し、これらがシステムバス
で接続されたシングルチップマイコンにおいて、 前記ＲＡＭをデュアルポートＲＡＭで構成すると共に、
該デュアルポートＲＡＭと前記バスアダプタとの間に前
記システムバスと別経路の専用バスを設け、 前記デュアルポートＲＡＭと前記外部Ｉ／Ｏとのデータ
転送は、前記専用バスを介して行う構成にしたことを特
徴とするシングルチップマイコン。 - 【請求項３】 プログラムの実行により装置全体の動作
を制御するＣＰＵと、前記プログラムが格納されたＲＯ
Ｍと、前記ＣＰＵのワークエリアとしてデータを記憶す
るＲＡＭとがシステムバスで接続されたシングルチップ
マイコン内に設けれ、前記ＲＡＭと外部Ｉ／Ｏとの間の
データ転送をコントロールする転送コントロール部と、
前記データ転送時の転送データを一時保持するデータ保
持部とを有するバスアダプタにおいて、 前記ＲＡＭとの間に前記システムバスとは別経路で設け
られた第１及び第２の専用バスを前記転送コントロール
部及び前記データバッファに接続し、 前記第１の専用線を前記ＲＡＭに対するアドレス及び制
御信号用とし、前記第２の専用線を前記ＲＡＭに対する
転送データ用として、前記ＲＡＭとの間でデータ転送を
行う構成にしたことを特徴とするバスアダプタ。 - 【請求項４】 前記ＲＡＭはデュアルポートＲＡＭで構
成され、 前記第１の専用線を前記デュアルポートＲＡＭに対する
アドレス及び制御信号伝送用とし、前記第２の専用線を
前記デュアルポートＲＡＭに対する転送データ伝送用と
して、前記デュアルポートＲＡＭとの間でデータの転送
を行う構成にしたことを特徴とする請求項３記載のバス
アダプタ。 - 【請求項５】 請求項１記載のシングルチップマイコン
と、このシングルチップマイコンに接続されたマイコン
とを備えた半導体システムであって、 前記シングルチップマイコン中のＲＡＭ、専用バス及び
バスアダプタを通る経路で、該シングルチップマイコン
と前記マイコンとの間の通信を行う構成にしたことを特
徴とする半導体システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234746A JPH1173407A (ja) | 1997-08-29 | 1997-08-29 | シングルチップマイコン、バスアダプタ、及び半導体システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234746A JPH1173407A (ja) | 1997-08-29 | 1997-08-29 | シングルチップマイコン、バスアダプタ、及び半導体システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173407A true JPH1173407A (ja) | 1999-03-16 |
Family
ID=16975716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9234746A Pending JPH1173407A (ja) | 1997-08-29 | 1997-08-29 | シングルチップマイコン、バスアダプタ、及び半導体システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1173407A (ja) |
-
1997
- 1997-08-29 JP JP9234746A patent/JPH1173407A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NZ245346A (en) | Bus interface logic for computer with dual bus architecture | |
| US5426737A (en) | Direct memory access for data transfer within an I/O device | |
| EP0522582A2 (en) | Memory sharing for communication between processors | |
| JPH1173407A (ja) | シングルチップマイコン、バスアダプタ、及び半導体システム | |
| JP2762506B2 (ja) | 回線制御装置 | |
| JPH0553902A (ja) | メモリ制御回路 | |
| KR0150755B1 (ko) | 이중포트램을 사용한 에스피에이알씨계열의 에스버스와 68030 버스의 데이타 전송 정합장치 | |
| JPS6130300B2 (ja) | ||
| EP0568678B1 (en) | Device for transmission of data | |
| JP2671743B2 (ja) | マイクロコンピュータ | |
| KR0170742B1 (ko) | 엠버스를 이용한 데이터 전송 방법 | |
| JPH07244633A (ja) | インタフェース装置 | |
| JP2768022B2 (ja) | メモリコントローラ | |
| JP3219422B2 (ja) | キャッシュメモリ制御方式 | |
| JP2554423Y2 (ja) | メモリ制御装置 | |
| JP2856709B2 (ja) | バス間結合システム | |
| JPH0535693A (ja) | データ転送装置 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH06243067A (ja) | データ転送装置 | |
| JPH064464A (ja) | 周辺装置アクセス装置 | |
| JPS616754A (ja) | ダイレクト・メモリ・アクセス転送方式 | |
| JPH02146667A (ja) | 中央処理装置間ダイレクトメモリアクセス方式 | |
| JPH0395652A (ja) | 二重化システム用記憶装置 | |
| JPH03135640A (ja) | キャッシュメモリ内蔵のプロセッサ | |
| JPH041819A (ja) | データブロック制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040818 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070814 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071211 |