JPH03135640A - キャッシュメモリ内蔵のプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ処理システムを構成するのに使用され
るキャッシュメモリ内蔵のプロセッサに関するものであ
る。

（従来の技術） 一般に、比較的小型のデータ処理システムは、マイクロ
コンピュータと、メインメモリと、ＤＭＡ装置などの入
出力装置とがシステムバスで相互接続された構成となっ
ている。マイクロコンピュータとシステムバスとの間は
、双方向性の入出力ポートによって接続されている。

また、マイクロコンピュータとしては、メモリアクセス
時間の短縮のためにキャッシュメモリが内蔵されること
がある。この場合、ＤＭＡ装置などマイクロプロセッサ
以外の装置によってメインメモリ上のデータが書き換え
られるとキャッシュメモリ上のデータとの不一致が生じ
る。このため、書き換えに伴いメインメモリとの不一致
が生じたデータをキャッシュメモリ上で無効にするフラ
ッシュが行われる。従来、このフラッシュはソフトウェ
ア処理で行われている。これについては、昭和６１年１
月２０日付でＣＱ出版社から発行されたＭＣ６８０２０
ユーザーズ・マニュアル初版などを参照されたい。

（発明が解決しようとする課題） 上記従来のマイクロコンピュータは、双方向性の入出力
ポートを介してシステムバスに接続されている。このた
め、外部装置とのタイミングの調整を図りつつデータの
転送方向を切り替えることが必要になり、このタイミン
グがずれると信号の衝突が生ずる。この衝突を回避する
ためにシステムバスにデータの転送休止時間を設けるこ
とが必要になり、データ転送効率が低下するという問題
がある。

また、従来のマイクロコンピュータでは、キャッシュメ
モリのフラッシュをソフトウェア処理によって行ってい
る。このため、ソフトウェア上の負担が大きくなると共
に処理速度が低下するという問題がある。

（課題を解決するための手段） 本発明に係わるキャッシュメモリ内蔵のプロセッサは、
これとシステムバスを介して接続されるメインメモリに
データを書込む場合にはシステムバス上に出力専用ポー
トを介して書込みアドレスと書込みデータを順次出力す
ると共に必要に応じてキャッシュメモリ上の該当のデー
タを更新し、メインメモリからデータを読出す場合には
この読出し対象のデータが７シユメモリ上に存在すれば
このメインメモリに代えてこのキャッシュメモリからデ
ータを読出し存在しなければ出力専用ポートからシステ
ムバス上に読出しアドレスを出力したのちこのシステム
バスから入力専用ポートを介して読出しデータを入力す
ると共にこの読出しデータをキャッシュメモリ上に書込
み、他装置によってメインメモリにデータが書込まれる
場合にはシステムバスから入力専用ポートを介して書込
みの情報を入力し必要に応じてキャッシュメモリ上の該
当のデータを無効にし又は更新する手段を含むキャッシ
ュ及び入出力制御部を備え、入出力専用のポートの採用
により従来の入出力兼用ポートで必要とされるデータ転
送方向の切り替えを不要にすると共にハードウェアによ
る自動フラッシュを実現するように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例） 第１図は、本発明の一実施例に係わるキャッシュメモリ
内蔵のマイクロコンピュータの構成をシステムバスとの
接続状態と共に示すブロック図であり、■はマイクロコ
ンピュータ、２はシステムバスである。

マイクロコンピュータ１において、１１は演算部、レジ
スタ部及びタイミング・制御部を含む本体部、１２はキ
ャッシュメモリ、１３は内部バス、１４はアドレスバッ
ファ、１５は書込みデータバッファ、１６は読出しデー
タバッファ、１７，１８．１９はセレクタ、２０は入力
ランチ、２１はキャッシュ及び入出力制御部、２２はデ
ータの出力専用ポート、２３はデータの入力専用ポート
、２４は制御信号の入出力ポートである。

このマイクロコンピュータ１は、データの出力専用ポー
ト２２と、データの入力専用ポート２３と、制御信号の
入出力ポート２４とを介してシステムハス２に接続され
ている。このシステムバス２は、アドレスとデータが時
分割的に転送されるアドレス／データ共有型のバスであ
り、このシステムバス２には図示しないメインメモリや
ＤＭＡ装置、あるいは他のマイクロコンピュータなどが
接続されている。

このマイクロコンピュータ１がメインメモリにデータを
書込む場合、まず、本体部１１から内部バス１３を介し
てアドレスバッファ１４と書込みデータバッファ１５の
それぞれにメインメモリの書込みアドレスと書込みデー
タがセントされ、続いて制御信号線３７上に書込み指令
が出力される。

キャッシュ及び入出力制御部２１は、制御信号線３７上
の書込み指令を検出すると、システムバス２に連なる制
御信号線３８上に書込み指令を出力すると共にセレクタ
１７を制御することによってアドレスバッファ１４にセ
ット済みの書込みアドレスを信号線３１と出力専用ポー
ト２２とを介してシステムバス２上に出力させたのち、
書込みデータバッファ１５にセット中の書込みデータを
信号線３２と出力専用ポート２２とを介してシステムバ
ス２に出力させる。

キャッシュ及び入出力制御部２１は、上記システムバス
２へのアドレスとデータの送出と並行して、アドレスバ
ッファ１４にセット中の書込みアドレスのデータがキャ
ッシュメモリ１２上で有効であるか否かを内蔵の管理テ
ーブル内の該当のアドレスに付されたタグによって検査
する。キャッシュ及び入出力制御部２１は、書込みアド
レスのデータがキャッシュメモリ１２上で有効である場
合には、セレクタ１８を制御することにより書込みデー
タレジスタ１５にセット中の書込みデータを信号線３３
とセレクタ１８とを介してキャッシュメモリ１２上の該
当のアドレスに書込むことによりキャッシュ上のデータ
を更新する。書込みアドレスのデータがキャッシュメモ
リ１２上で無効であれば、上記データの更新は省略され
る。

一方、このマイクロコンピュータ１がメインメモリから
データを読出す場合、まず、本体部１１から内部バス１
３を介してアドレスバッファ１４に読出しアドレスがセ
ットされ、続いて制御信号線３７上に読出し指令が出力
される。キャッシュ及び入出力制御部２１は、この読出
し指令を検出すると、アドレスバッファ１４にセント中
の読出しアドレスのデータがキャッシュメモリ１２上で
有効か否かを内蔵の管理テーブル内の同一アドレスに付
されたタグによって検査する。キャッシュ及び入出力制
御部２１は、読出しアドレスのデータがキャッシュメモ
リ１２上で有効であれば、キャッシュメモリ１２からこ
の有効なデータを信号線３５上に読出させ、これをセレ
クタ１９を介して読出しデータバッファ１６に保持させ
、データの読出しの終了を制御ｊ信号線３７を介して本
体部１工に通知する。

キャッシュ及び入出力制御部２１は、読出しアドレスの
データがキャッシュメモリ１２上で無効であれば、シス
テムバス２に連なる制御線３８上に読出し指令を出力す
ると共に、アドレスバッファ１４にセット中の読出しア
ドレスを信号線３１、セレクタ１７及び出力専用ポート
２２を介してシステムバス２上に出力させる。キャッシ
ュ及び入出力制御部２１は、この後にメインメモリから
読出されてシステムバス２上に出現する読出しデータを
入力専用ポート２３、入カラフチ２０、信号線３４、セ
レクタ１９及び信号線３６を介して読出しデータバッフ
ァ１６に転送させ、読出しの終了通知を制御線３７上に
出力する。

キャッシュ及び入出力制御部２１は、上記読出しデータ
の転送と並行して、セレクタ１８を制御することにより
信号線３９及びセレクタ１８を介して読出しデータをキ
ャッシュメモリ１２に書込ませ、管理テーブル内の該当
のアドレスにデータが有効であることを示すタグを付加
する。これにより、最新の読出しデータが有効データと
してキャッシュメモリ１２に登録される。

キャッシュ及び入出力制御部２１は、システムバス２に
連なる制御信号線３８上に出現する書込み指令に基づき
他装置によるメインメモリへのデータの書込みが開始さ
れたことを検出すると、システムバス２上に出現する書
込みアドレスを入力ラッチ回路２０に保持させる。キャ
ッシュ及び入出力制御部２１は、入力ラッチ２０に保持
中の書込みアドレスを信号線３４を介して読取り、この
書込みアドレスと同一の管理テーブル内のアドレスに無
効のタグを付加することにより、キャソシュメモリ１２
上のデータを無効にすることにより自動的なフラッシュ
を行う。

あるいは、上記データのフラッシュに代えて、他装置に
よって書き換えられるデータがキャッシュメモリ１２上
で有効であれば、書込みアドレスに続いてシステムバス
２上に出現する書込みデータを入力ラッチ２０と信号線
３４とを介して読取りこの書込みデータによってキャッ
シュメモリ１２上の有効データを更新するようにしても
よい。

以上、キャッシュメモリ内蔵のマイクロコンピュータを
例にとって本発明を説明したが、マイクロコンピュータ
に類似する他のプロセッサであってキャッシュメモリを
内蔵するものに本発明を適用できる。

（発明の効果） 以上詳細に説明したように、本発明に係わるキャッシュ
メモリ内蔵のプロセッサは、メインメモリのアクセス先
アドレスと書込みデータとをシステムバス上に出力する
出力専用のポートと、システムバス上の読出しデータな
どを入力する入力専用ポー・トとを個別に備える構成で
あるから、入出力ポートをその転送方向の切り替えによ
って兼用する従来のプロセッサとは異なりタイミングの
ずれによる信号の衝突のおそれやバス転送効率の低下を
有効に回避できる。

また、本発明に係わるキャッシュメモリ内蔵のプロセッ
サによれば、他装置によって書き換えられるメインメモ
リの書込み情報を入力専用ポートから入力し、キャッシ
ュメモリのフラッシュや更新をハードウェアによって自
動的に行う構成であるから、従来のソフトウェア処理に
よる場合と異なりソフトウェア上の負担が軽減されると
共に処理速度が向上するという効果が奏される。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるキャッシュメモリ内
蔵のマイクロコンピュータの構成を示すブロック図であ
る。 １・・・マイクロコンピュータ、２・・・システムバス
、１１・・・マイクロコンピュータの本体部、１２・・
・マイクロコンピュータに内蔵されるキャッシュメモリ
、１３・・・マイクロコンピュータの内部バス、１４・
・・アドレスバッファ、１５・・・書込みデータバッフ
ァ、１６・・・読出しデータバッファ、１７．１８．１
９・・・セレクタ、２０・・・人力ラッチ、２１・・・
キャッシュ及び入出力制御部、２２・・・データの出力
専用ポート、２３・・・データの入力専用ポート、２４
・・・制御信号の入出力ポート、３７．３８・・・制御
信号線。 第　１　図

Claims (1)

1. 【特許請求の範囲】 演算部及びレジスタ部を含む本体部と、キャッシュメモ
   リと、このキャッシュメモリ及び入出力用データの転送
   を制御するキャッシュ及び入出力制御部とを備えたキャ
   ッシュメモリ内蔵のプロセッサにおいて、 前記キャッシュ及び入出力制御部は、 このプロセッサとシステムバスを介して接続されるメイ
   ンメモリにデータを書込む場合には、前記システムバス
   上に出力専用ポートを介して書込みアドレスと書込みデ
   ータを順次出力すると共に必要に応じてキャッシュメモ
   リ上の該当のデータを更新し、 前記メインメモリからデータを読出す場合には、この読
   出し対象のデータがッシュメモリ上に存在すればこのメ
   インメモリに代えてこのキャッシュ、メモリからデータ
   を読出し、存在しなければ前記出力専用ポートからシス
   テムバス上に読出しアドレスを出力したのちこのシステ
   ムバスから入力専用ポートを介して読出しデータを入力
   すると共にこの読出しデータをキャッシュメモリに書込
   み、他装置によって前記メインメモリにデータが書込ま
   れる場合には、前記システムバスから前記入力専用ポー
   トを介して書込みの情報を入力し必要に応じてキャッシ
   ュメモリ上の該当のデータを無効にし又は更新する手段
   とを備えたことを特徴とするキャッシュメモリ内蔵のプ
   ロセッサ。