TWI514165B - 資料處理系統 - Google Patents

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TWI514165B
TWI514165B TW095147276A TW95147276A TWI514165B TW I514165 B TWI514165 B TW I514165B TW 095147276 A TW095147276 A TW 095147276A TW 95147276 A TW95147276 A TW 95147276A TW I514165 B TWI514165 B TW I514165B
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Description

資料處理系統
本發明係關於資料處理結構，更係關於一種處理用之多埠資料記憶體結構。
一般而言，資料處理的執行可透過在軟體與硬體之間劃分任務的方式為之。舉例而言，某些任務雖複雜卻不一定需要大量的運算，因此以軟體執行之即已足夠，其它任務則需要大量運算，因此以硬體執行之較有效率。並行處理可被用以對大量運算型任務做加速處理，其可被用於視頻處理、遊戲、複雜數學建模、視頻會議和/或其它應用中。
各種中央處理器(CPU)和硬體加速模組通常透過一晶片上(on－chip)匯流排互相連接，其中CPU和/或硬體加速模組之間的資料傳輸需要較高的頻寬。增加匯流排的數目或晶片上匯流排的頻寬會使資料傳輸的所需帶寬增加，然該種方法通常不符成本效益，如能處理多視頻流的多通道視頻處理器即會有高頻寬的要求。
現請參閱圖1，其所示為一資料處理系統結構10。該資料處理系統10包括中央處理器(CPU)12－1和12－2(總稱為CPU 12)等中央處理單元和硬體加速模組(即硬體處理模組)14－1和14－2(總稱為硬體加速模組14)，其中CPU 12、硬體加速模組14、一動態隨機存取記憶體(DRAM)模組20和一DRAM控制器22透過一通信匯流排24通信，且CPU 12、硬體加速模組14、通信匯流排24、DRAM模組20和/或DRAM控制器22可被包括在一印刷電路板(PCB)上或被整合成為一晶片上系統(SOC)26。此外，CPU 12、硬體加速模組14和DRAM控制器22經由通信匯流排24與一儲存模組28進行通信。處理系統10的處理性能受到通信匯流排24之能力的限制，即處理速度會受到通信匯流排24的速度和/或頻寬的限制。
一種資料處理系統包括一具有N個埠及N個資料訊訊匯流排的多埠記憶體模組。N個硬體加速模組在該N條資料通信匯流排中一相應者上與該N個埠中的一相應者進行通信。該N個硬體加速模組中的第一者對資料執行一第一處理任務，並在該N條資料通信匯流排中之第一者上將該資料發送至該多埠記憶體模組。該N個硬體加速模組中的第二者在該N條資料通信匯流排中的第二者上接收來自該多埠記憶體模組的該資料，並對該資料執行一第二處理任務，其中N是一大於一的整數。
在本發明的其它特徵中，該資料包括視頻資料和控制資料中的至少一者。該多埠記憶體模組包括一多埠資料緊密耦合型記憶體模組。該多埠記憶體模組包括J個附加埠和J條附加資料通信匯流排，更包括在該J條資料通信匯流排中相應者上與該多埠記憶體模組進行通信的J－A個處理器模組和J－B個動態隨機存取記憶體模組，其中J為一大於一的整數，A和B則為大於等於一的整數，且A＋B＝J。該N條資料通信匯流排中的第一者和第二者中的至少一者具有一第一資料寬度，且該J條資料通信匯流排具有一第二資料寬度。該第一資料寬度具有較該第二資料寬度少的位元數，且該第一資料寬度是八位元和16位中的至少一者，且該第二資料寬度是三十二位元、六十四位元和一百二十八位元中的至少一者。
在本發明的又其它特徵中，該資料處理系統更包括至少一可程式化邊帶處理器模組。該至少一可程式化邊帶處理器模組包括一指令緊密耦合型記憶體模組、一處理器核心、以及一資料緊密耦合型記憶體模組。該資料緊密耦合型記憶體模組與該多埠記憶體模組及一直接記憶體存取(DMA)模組進行通信，且該直接記憶體存取模組控制該資料緊密耦合型記憶體模組與該多埠記憶體模組之間的資料傳輸。該資料緊密耦合型記憶體模組是雙埠型的和多儲存體型中的至少一者。該資料處理系統更包括一共用匯流排。該共用匯流排包括一第一匯流排部分以及一第二匯流排部分，且一匯流排橋與該第一匯流排部分和該第二匯流排部分進行通信。該N個硬體加速模組在該第一匯流排部分上以一第一速率進行通信，且該J－A個處理器模組和J－B個動態隨機存取記憶體模組在該第二匯流排部分上以一第二速率進行通信。
在本發明的又其它特徵中，該可程式化邊帶處理器模組對十六位元資料的倍數和八位元資料中的至少一者進行處理。該可程式化邊帶處理器模組包括一單指令多資料處理器。一種高解析度度電視機包含該資料處理系統。
一種資料處理系統，包括一具有N＋M個埠的多埠記憶體模組以及N＋M條資料通信匯流排。N個硬體加速模組在該N條資料通信匯流排中的一相應者上與該N個埠中的一相應者進行通信，且M個可程式化邊帶處理器模組，在該M條資料通信匯流排中的一相應者上與該M個埠中的一相應者進行通信。該N個硬體加速模組之一者對資料執行一第一處理任務，並在該N條資料通信匯流排之一者上將該資料發送至該多埠記憶體模組，且該M個可程式化邊帶處理器模組之一者在該M條資料通信匯流排之一者上接收來自該多埠記憶體模組的該資料，並對該資料執行一第二處理任務，其中N和M是大於等於一的整數。
在本發明的其它特徵中，該多埠記憶體模組包括J個附加埠。一共用匯流排包括一第一匯流排部分、一第二匯流排部分和一匯流排橋，且該第一匯流排部分與該N個硬體加速模組和該M個可程式化邊帶處理器模組以一第一速率進行通信，該第二匯流排部分與J－A個處理器模組和J－B個隨機存取記憶體模組以一第二速率進行通信，該匯流排橋與該第一匯流排部分和該第二匯流排部分進行通信。J是大於一的整數，A和B是大於等於一的整數，且A＋B＝J。
一種資料處理系統包括具有N個埠的多埠記憶體裝置和N條資料通信匯流排。N個硬體加速裝置在該N條資料通信匯流排中的相應資料通信匯流排上與N個埠中的相應埠進行通信。該N個硬體加速裝置中之第一者對資料執行第一處理任務並且在該N條資料通信匯流排中的第一者上把該資料發送到該多埠記憶體裝置。該N個硬體加速裝置中的第二個在該N條資料通信匯流排中的第二者上接收來自該多埠記憶體裝置的該資料並且對該資料執行第二處理任務。N是大於一的整數。
在本發明的其它特徵中，該資料包括視頻資料和控制資料中的至少一者。該多埠記憶體裝置包括一多埠資料緊密耦合型儲存(MP－DTCM)模組。該多埠記憶體裝置包括J個附加埠和J條附加資料通信匯流排。該資料處理系統包含J－A個處理器裝置和J－B個動態隨機存取記憶體(DRAM)裝置，用以在該J條資料通信匯流排中的相應資料通信匯流排上與該多埠記憶體裝置進行通信。J是大於一的整數，A和B是大於等於一的整數，並且A＋B＝J。該N條資料通信匯流排中的第一者和第二者資料通信匯流排中的至少一者具有一第一資料寬度，且該J條資料通信匯流排具有一第二資料寬度。該第一資料寬度具有較該第二資料寬度少的位元。該第一資料寬度是八位元和16位中的至少一者，且該第二資料寬度是三十二位元、六十四位元和一百二十八位元中的至少一者。
在本發明的其它特徵中，該資料處理系統還包括至少一可程式化邊帶(sideband)處理器裝置，用以執行一硬體加速功能。該可程式化邊帶處理器裝置之至少一者包括一指令緊密耦合型儲存(ITCM)模組、一處理器核心、以及一資料緊密耦合型儲存(DTCM)模組。該DTCM模組與該多埠記憶體裝置進行通信，且一直接記憶體存取(DMA)模組控制該DTCM模組與該儲存裝置之間的資料傳輸。該DTCM模組是雙埠型和多儲存體型中的至少一者。該資料處理系統更包括一共用匯流排。該共用匯流排包括第一匯流排部分裝置和第二匯流排部分裝置，分別用以與該N個硬體加速裝置在該第一匯流排部分上以一第一速率進行通信與與該J－A個處理器模組和J－B個DRAM模組在該第二匯流排部分上以一第二速率進行通信。一匯流排橋與該第一匯流排部分裝置和該第二匯流排部分裝置進行通信。
在本發明的其它特徵中，該可程式化邊帶處理器模組對十六位元資料的倍數和八位元資料中的至少一者進行處理。該可程式化邊帶處理器裝置包括一單一指令多資料(SIMD)處理器。一種高解析度電視機(HDTV)包括該資料處理系統。
一種資料處理方法包括下列步驟：在N個硬體加速模組中之第一者處對資料執行一第一處理任務，在N條資料通信匯流排中的相應第一者上將該資料發送至一多埠記憶體模組之N個埠中的相應的第一埠中，在該N條資料通信匯流排中一相應第二者上在該N個硬體加速模組中的第二者處接收來自該多埠記憶體模組之N個埠中之相應第二埠的該資料，並在該N個硬體加速模組中的第二者處對該資料執行一第二處理任務。N是一大於一的整數。
在本發明的其它特徵中，該資料包括視頻資料和控制資料中的至少一者。該多埠記憶體模組包括一多埠資料緊密耦合型儲存(MP－DTCM)模組。該資料處理方法更包括使J－A個處理器模組和J－B個動態隨機存取記憶體(DRAM)模組中的至少一者在J條附加資料通信匯流排中的相應者上與該多埠記憶體模組進行通信的步驟。J是大於一的整數，A和B是大於等於一的整數，並且A＋B＝J。該N條資料通信匯流排中之第一者和第二者的至少一者具有一第一資料寬度，且該J條其餘資料通信匯流排具有一第二資料寬度。該第一資料寬度具有較該第二資料寬度少的位元數。該第一資料寬度是八位元和16位中的至少一者，且該第二資料寬度是三十二位元、六十四位元和一百二十八位元中的至少一者。
在本發明的又其它特徵中，該資料處理方法更包括利用一可程式化邊帶處理器模組執行一硬體加速功能的步驟。該可程式化邊帶處理器模組包括一指令緊密耦合型儲存(ITCM)模組、一處理器核心、以及一資料緊密耦合型儲存(DTCM)模組。該DTCM模組與該多埠記憶體模組進行通信，且一直接記憶體存取(DMA)模組控制該DTCM模組與該儲存模組之間的資料傳輸。該DTCM模組是雙埠型和多儲存體型中的至少一者。該資料處理方法更包括下列步驟：在一共用匯流排的一第一匯流排部分上與該N個硬體加速模組以一第一速率進行通信，在該共用匯流排的一第二匯流排部分上與該J－A個處理器模組和J－B個DRAM模組以一第二速率進行通信，以及利用一匯流排橋與該第一匯流排部分及該第二匯流排部分進行通信。該可程式化邊帶處理器模組對十六位元資料的倍數和八位元資料中的至少一者進行處理。該可程式化邊帶處理器模組包括單一指令多資料(SIMD)處理器。
在又其它特徵中，上述系統及方法之執行係透過一電腦程式實施，且該電腦程式係由一或多個處理器執行。該電腦程式可駐存於電腦可讀媒體中，例如但不限於記憶體、非揮發性資料儲存裝置和/或其它合適的有形儲存媒體。
本發明之揭露內容的其它更進一步應用範圍可藉下文所提供之詳細描述而得知。當了解的是，指出本發明之揭露內容之詳細描述和特定範例的提出僅係供說明用，而非代表其限制本發明的範圍。
以下之描述在本質上僅屬示例性，絕非用以限制本公開內容及其應用或使用。為了清楚起見，附圖中相同的標號標識相同的元件。本文中使用之模組、電路及/或元件等術語是指執行一或多個軟體或軔體程式的專用積體電路(ASIC)、電子電路、處理器(共用的、專用的或群組的)和記憶體、組合邏輯電路、及/或用以提供所描述之功能的其它適當元件。本文中使用的短語“A、B和C中的至少一者”應指使用XOR邏輯運算之邏輯(A或B或C)。應當理解的是，本發明之方法的步驟可在不改變其公開原理的條件下依不同順序受執行。
本發明之一處理系統包括一多埠資料記憶體結構，其中多埠記憶體結構的一範例可見於2003年11月5日提交之美國專利申請案10/702,744“Multiport Memory Architecture,Devicesand Systems Including the Same,and Methods of Using the Same(「多埠記憶體結構、包括該結構的裝置和系統及其使用方法」)”，該申請案的全部內容被併入本案中，以供參閱。
現請參閱圖2，一多埠記憶體模組100(即一根據多埠記憶體結構設置成之儲存模組)包括一記憶體陣列110、寫入埠緩衝器112－1、112－2、112－3、...及112－n(總稱為寫入埠緩衝器112)、讀出埠緩衝器113－1、113－2、113－3、...及113－m(總稱為讀出埠緩衝器113)、寫入埠114－1、114－2、114－3、...及114－n(總稱為寫入埠114)、讀出埠115－1、115－2、115－3、...及115－m(總稱為讀出埠115)、並行讀出和寫入暫存器的116和118、及一“監聽(snoop)”暫存器120。
埠緩衝器112包括一或多個暫存器，或正反器、閂鎖器、暫存器和/或任何其它適於在埠114與記憶體陣列110之間發送與接收資料之設備或模組的數個單元。埠緩衝器112和記憶體陣列110透過匯流排(如公共記憶體寫入匯流排122和公共記憶體讀出匯流排124)通信。多埠記憶體模組100在圖式中被示為具有一單埠儲存結構，但本領域技術人員可了解其亦可使用一雙埠記憶體結構。
記憶體陣列110可包括多個儲存子陣列(未示出)，該等子陣列可包括記憶體之一或多行、列、塊和/或頁，且該等記憶體行、列、塊和/或頁中的每一者皆可透過一與該行、列、塊和/或頁相對應的一唯一儲存位址來識別和/或存取，其中每塊在記憶體陣列110與各埠緩衝器112之一者間傳輸的資料包括一頁資料。通常，記憶體陣列110的最小密度是256kb或1Mb。當記憶體陣列110的最大密度不受限制時，其通常的最大密度是32Mb、64Mb或128Mb。記憶體陣列110可包括閂鎖器、靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、磁性隨機存取記憶體(MRAM)、電可擦除可程式化唯讀記憶體(EEPROM)、及快閃記憶體，且記憶體陣列110還可是同步或非同步的。
埠緩衝器112可被“緊密耦合”至記憶體陣列110。當記憶體結構是緊密耦合之時，多個處理器被直接耦合至一儲存模組或經由一共用儲存匯流排耦合至儲存模組。儲存匯流排122和124被設計為使匯流排長度(對應於電阻)和/或匯流排中相鄰金屬線間之寄生電容等的電阻電容(RC)成分減少或最小化，因此頻寬和記憶體存取效率被增加。埠緩衝器112與記憶體陣列110之間的通信以不被埠緩衝器(與記憶體陣列緊密耦合)中的計數(clocked)電路元件延遲為更佳。
記憶體陣列110可包括多儲存體動態隨機存取記憶體(MDRAM)來代替緊密耦合記憶體，並/或可包括緊密耦合記憶體和MDRAM。傳統的記憶體設計通常將記憶體的單個整體的“塊”用於緩衝器，MDRAM則將其記憶體分解成可獨立存取的多個32KB儲存體。結果，記憶體之儲存體間可被交錯執行記憶體存取工作，以允許記憶體存取以重疊的方式進行，並提供更好的性能。
現請參閱圖3，多埠記憶體系統140包括該多埠記憶體模組100，並包括中央處理器(CPU)142－1、142－2、...及142－x(總稱為CPU 142)、硬體加速模組144－1、144－2、...及144－y(總稱為硬體加速模組144)、一DRAM控制器146和一DRAM模組148。舉例而言，CPU 142是執行一般軟體和軔體指令的處理器，而硬體加速模組144之每一者皆經由獨立(即專用)匯流排150－1、150－2、...及150－y(總稱為匯流排150)與多埠記憶體模組100進行通信。更具體地說，硬體加速模組144之每一者皆經由專用匯流排而非如配合圖1說明如上之共用公共匯流排來與多埠記憶體模組100進行通信。CPU 142和DRAM控制器146可共用單條匯流排或在所示的獨立匯流排156和158－1、158－2、...及158－x(總稱為匯流排158)上通信。
現請參閱圖4，每一硬體加速模組144皆各自經由匯流排160和162與多埠記憶體模組100通信。通常，硬體加速匯流排具有三十二位元的資料寬度。此處，匯流排160和162可被設計為更窄，以使配線擁塞最小化，並使晶粒尺寸減小，如匯流排160和162可被設計為具有八或十六位元的資料寬度。匯流排160是與多埠記憶體模組100的寫入埠緩衝器112(經由圖2所示的寫入埠114)進行通信的寫入匯流排，匯流排162則是與讀出埠緩衝器113(經由圖2所示的讀出埠115)進行通信的讀出匯流排。多埠記憶體模組100可包括與CPU 142和/或DRAM控制器146進行通信的其餘讀出埠緩衝器164－1、164－2、...及164－z(總稱為讀出埠緩衝器164)。讀出埠緩衝器164具有六十四位元、一百二十八位元或更寬的匯流排寬度。換言之，CPU 142和/或DRAM控制器146可經由可維持較硬體加速模組144為寬之資料寬度的匯流排與多埠記憶體模組100通信。
現請參閱圖3和圖4，硬體加速模組144之每一者皆在執行資料處理的同時將中介資料儲存在多埠記憶體模組100中，且其第一者首先經由寫入埠緩衝器112將資料傳輸至多埠記憶體模組100中，而非將資料直接傳輸至另一硬體加速模組144中。接著，資料經由讀出埠緩衝器113自多埠記憶體模組100傳輸至其它各硬體加速模組144之一者。以此方式為之，每個硬體加速模組144能獨立處理資料而無需如圖1所示之傳統系統中所用的仲裁和/或爭用設計。
在使用該結構時，多埠記憶體系統140的頻寬相對於圖1所示之共用匯流排結構大約可被加倍。然而，本領域技術人員可了解進一步增加硬體加速模組144的任一單獨匯流排(即匯流排160和162)的頻寬遠較增加共用型片上匯流排的頻寬易於實行。舉例而言，多埠記憶體模組100可包括如圖4所述之多埠緩衝器，這使得獨立硬體加速模組144的總頻寬能被解耦。換言之，由於不使用共用匯流排結構，所以每個硬體加速模組144所需之頻寬資源減少，甚至每一硬體加速模組144皆利用匯流排160和162等較窄的專用單獨匯流排通信。由於匯流排160和162的點對點性質(即多埠記憶體模組100與每一硬體加速模組144之間)，高密度定額(rating)與高時鐘頻率的操作易於實現。
舉例而言，當多埠記憶體模組100的記憶體陣列具有一128之倍數的配置時，以400MHz執行儲存核心時可實現51.2Gbit的頻寬。相似地，當硬體加速模組144之每一埠(即讀出埠和寫入埠)的資料寬度為十六位元的倍數時，每一埠皆可透過使用200MHz的時脈而實現3.2 Gbit的頻寬。通常，一1920×1080像素型的高解析度電視機(HDTV)對進入或離開一中央記憶體的每一資料傳輸工作需要約1.5Gbit/秒的頻寬。舉例而言，在硬體加速模組144和多埠記憶體模組100之間使用一200MHz時脈時，圖3和圖4中所示之多埠記憶體系統140能處理二1.5Gbit/秒要求的視頻資料流；使用400MHz之時脈時，多埠記憶體系統140則能處理四1.5Gbit/秒要求的視頻資料流。
多埠記憶體系統140的另一優點為各硬體加速模組144可被獨立設計。舉例而言，每一獨立硬體加速模組144可被設計為在不考慮共用型晶片上匯流排之頻寬的限制條件下對硬體加速模組144的性能加以最佳化。硬體加速模組144可為特定功能而最佳化，且該特定功能為可能增加多埠記憶體系統140之總頻寬者。換言之，系統140的資料處理能力是可擴展的。
現請參閱圖5，硬體加速模組(與其餘的相應埠和緩衝器；未示於圖中)的數目可被增加，以擴展(即增加)多埠記憶體系統140的資料處理能力。舉例而言，系統140可包括主要對送至和來自多埠記憶體模組100之資料進行處理的處理器(如邊帶處理器)，且該等處理器可被加入至多埠記憶體系統140中，以達成所欲之資料處理能力。
舉例而言，系統140可包括一或多個可程式化邊帶處理器模組172－1、...及172－z(總稱為可程式化邊帶處理器模組172)。可程式化邊帶處理器模組172經由各獨立匯流排174－1、...及174－Z(總稱為匯流排174)與多埠記憶體模組100通信。匯流排174與圖4所示之匯流排160和162相當，如匯流排174亦具有十六位元的資料寬度。
就一般而言，硬體加速模組被設計為節省空間，並被設計為執行固定與特定的功能，如硬體加速模組可被設計為處理速度重要的應用。對硬體加速模組的任何改變都需要改變包括硬體加速模組的積體電路(IC)。與此相反，每一可程式化邊帶處理器模組172可被程式化來改變可程式化邊帶處理器模組172的一或多個功能而不需改變IC。舉例而言，用戶或製造商可對各可程式化邊帶處理器模組172之一者加以程式化，以符合各種操作標準和/或處理不同功能。
如圖5所示，可程式化邊帶處理器模組172可被專用於處理硬體加速模組144也可能執行的任務。換言之，每一可程式化邊帶處理器模組172被設計為執行一或多個特定硬體加速功能，並可具有較CPU 142或硬體加速模組144更小的特徵集。
多埠記憶體系統140可包括一共用匯流排180。CPU 142、硬體加速模組144、DRAM控制器146和可程式化邊帶處理器模組172經由一共用匯流排180互相通信。舉例而言，可程式化邊帶處理器模組172可在共用匯流排180上傳遞控制消息以避免匯流排擁塞。相似地，CPU 142可在共用匯流排180上傳遞消息和控制資訊。共用匯流排180包括一匯流排橋182，該匯流排橋182允許CPU 142和DRAM控制器146在共用匯流排180上以一第一速率發送/接收資料，並允許硬體加速模組144和可程式化邊帶處理器模組172在共用匯流排180上以一第二速率發送/接收資料。舉例而言，共用匯流排180可包括一以低或中速率工作的第一部分184和一以高速率工作的第二部分186。
現請參閱圖6A和6B，其中顯示數示例性可程式化邊帶處理器的細節。在圖6A中，每一可程式化邊帶處理器模組172包括一指令緊密耦合型儲存(ITCM)模組190、一處理器核心192及一資料緊密耦合型儲存(DTCM)模組194。一緊密耦合型儲存結構的更詳細描述可見於2005年12月20日提交的美國臨時申請案60/752,522中，該申請案的全部內容被併入本案中以供參閱。或者，指令記憶體190’和與資料控制模組194’相關聯的資料記憶體196’可包括具有交錯處理功能的MDRAM。
ITCM模組190以包含足夠的記憶體為更佳，以使每個可程式化邊帶處理器模組172都能執行其相應任務。換言之，對一可程式化邊帶處理器模組172加以程式化之舉可包含改變ITCM模組190上儲存的指令。舉例而言，可程式化邊帶處理器模組172之一者可被加程式化而模擬硬體加速模組144之一者。換言之，可程式化邊帶處理器模組172可使多埠記憶體系統140的形式變為彈性化。此外，可程式化邊帶處理器模組172可被程式化成具有新功能，此時係藉對可程式化邊帶處理器模組172中之指令加以修改的方式為之。
可程式化邊帶處理器模組172包括一直接記憶體存取(DMA)模組196，該DMA模組196在與邊帶處理器活動無關的條件下對進出DTCM模組194的資料加以傳輸。舉例而言，DTCM模組194為雙埠型和多儲存體型中的至少一者，因此處理器核心192可與多埠記憶體模組100之資料來去傳輸發生的同時存取DTCM模組194，且不中斷或阻礙邊帶處理器的活動。
至少二如視頻資料等之巨集塊(macro block)可在任意給定時間存於可程式化邊帶處理器模組172中。舉例而言，一第一巨集塊的資料位於可程式化邊帶處理模組172中等待處理，且第二巨集塊的資料可位於可程式化邊帶處理器模組172中，以被隨後被往多埠記憶體模組100傳送或從多埠記憶體模組100往外傳送。
ITCM模組190、處理器核心192和DTCM模組194在一內部匯流排198和圖5中所示共用匯流排180上通信。DTCM模組194經由一單條雙向匯流排200或二條單向匯流排(未示出)與多埠記憶體模組100進行通信。
如圖6A和6B所示，可程式化邊帶處理器模組172可不包括快取記憶體，以使晶粒尺寸最小化，並使邊帶處理器資料處理得到最大化。以1920×1080像素規格之HDTV為例，具1GHz工作頻率的可程式化邊帶處理器模組172可允許每個像素運算進行約16個週期。照此，可程式化邊帶處理器模組172理想上能使用於編碼執行週期得到最大化，而非使傳輸至和傳輸自DTCM模組194之資料(若可程式化邊帶處理器模組172包括高速緩衝記憶體，則其會是必要的)的週期最大化。雖然本實施方式省略了快取記憶體，但本領域技術人員可了解到包括快取記憶體的可程式化邊帶處理器模組172亦是可採用的。
可程式化處理器模組172可被最佳化以對諸多十六位元資料的倍數和/或八位元資料進行處理。舉例而言，可程式化邊帶處理器模組172可被實現為一單一指令多資料(SIMD)處理器，該SIMD處理器以對諸多十六位元資料的倍數和/或八位元資料進行處理。所有複雜的三十二位元運算皆可得到軟體的支援，以減少可程式化邊帶處理器模組172的功率消耗量。
現請參閱圖7，本發明之對多埠記憶體結構加以資料處理的方法300開始於步驟302。在步驟304中，一第一硬體加速模組對資料執行一第一處理任務。在步驟306中，該第一硬體加速模組在一第一資料匯流排上將該資料傳輸至一多埠記憶體模組。在步驟308中，該多埠記憶體模組在一第二資料匯流排上將該資料傳輸至一第二硬體加速模組。在步驟310中，該第二硬體加速模組對該資料執行一第二處理任務。在步驟312中，該第二硬體加速模組在該第二資料匯流排上將該資料傳輸至該多埠記憶體模組。該方法300結束於步驟314。
現請參閱圖8A－8C，其中顯示本發明之各種示例性實施方式。現請參閱圖8A，本發明可被實施在一高解析度電視(HDTV)420中，該HDTV 420包括信號處理和/或控制電路、一WLAN介面、HDTV 420之大容量資料儲存裝置及/或一電源供應器423，其中信號處理和/或控制電路在圖8A中係以422總標示之。HDTV 420接收有線或無線格式的HDTV輸入信號，並產生一用於顯示器426的HDTV輸出信號。在某些實施方式中，HDTV 420的信號處理電路和/或控制電路422及/或其它電路(未示出)可處理資料、執行編碼與/或加密、執行計算、對資料加以格式化、及/或執行所需要的任何其它HDTV處理類型。
HDTV 420可與以非揮發性方式儲存資料的大容量資料儲存裝置427通信，該儲存裝置可以是光及/或磁儲存裝置等。HDTV 420可連接至記憶體428，如RAM、ROM、快閃記憶體等低延遲時間非揮發性記憶體及/或其它合適的電子資料儲存裝置。此外，HDTV 420還可支援經由WLAN網路介面429與WLAN的連接。
現請參閱圖8B，本發明可被實施在機上盒480中。機上盒480包括信號處理和/或控制電路(在圖8B中被總地標為484)、一WLAN介面、機上盒480的大容量資料儲存裝置和/或一電源供應器483。本發明可實施和/或被實施於信號處理和/或控制電路484兩者或任一者中。機上盒480自一寬帶源等源接收信號，並輸出適於電視機和/或監視器和/或其它視頻和/或音頻輸出設備等顯示器488的標準和/或高解析度音頻/視頻信號。機上盒480的信號處理和/或控制電路484和/或其它電路(未示出)可處理資料、執行編碼和/或加密、執行計算、格式化資料和/或執行任何其它的機上盒功能。
機上盒480可與以非揮發性方式儲存資料的大容量資料儲存裝置490通信，其中大容量資料儲存裝置490可包括光及/或磁儲存裝置，如硬碟驅動器HDD及/或DVD等，其中HDD可為包括一或多個直徑小於約1.8”之碟片的袖珍HDD。機上盒480可連接至記憶體494，例如RAM、ROM、快閃記憶體等低延遲時間非揮發性記憶體及/或其它合適的電子資料儲存裝置。此外，機上盒480還可支援經由一WLAN網路介面496與一WLAN的連接。
現請參閱圖8C，本發明可實施在一具有視訊處理能力的媒體播放器500中，其中媒體播放器500包含信號處理和/或控制電路、一WLAN介面、大容量資料儲存裝置及/或一電源供應器513，其中信號處理和/或控制電路在圖8C中係以504總標示之，且本發明可實施及/或被實施於信號處理和/或控制電路504之任一者或二者中。在某些實現方式中，媒體播放器500包括一顯示器507及/或一小鍵盤與觸控板之類的用戶輸入裝置508。在某些實現方式中，媒體播放器500可採用經由顯示器507及/或用戶輸入裝置508而為之功能表、下拉功能表、圖示及/或指向－點擊介面的圖形用戶介面(GUI)。媒體播放器500還包括一音頻輸出裝置509，如揚聲器及/或音頻輸出插孔等。媒體播放器500的信號處理和/或控制電路504及/或其它電路(未示出)可處理資料、執行編碼及/或加密、執行計算、對資料加以格式化及/或執行任何其它媒體播放器功能。
媒體播放器500可與以非揮發性方式儲存壓縮音頻及/或視頻等內容資料的大容量資料儲存裝置510通信。在某些實現方式中，該等壓縮音頻檔案包括MP3格式或其它合適的壓縮音頻及/或視頻格式的檔案，該大容量資料儲存裝置可包括光及/或磁儲存裝置，例如硬碟驅動器HDD及/或DVD等，其中HDD可以是包括一或多個直徑小於約1.8”的碟片的袖珍HDD。媒體播放器500可連接至記憶體514，如RAM、ROM、快閃記憶體等低延遲時間非揮發性記憶體及/或其它合適的電子資料儲存裝置。此外，媒體播放器500還可支援經由一WLAN網路介面516與一WLAN的連接。除上述之實施方式外，本發明仍具有其它實施方式。
閱讀過以上揭露內容，本領域技術人員可知上述教示內容可以多種形式實現之。因此，雖然本案中公開之內容僅包括特定示例，但本案公開內容的真實範圍卻不應僅限於此，因為本領域技術人員可透過研讀附圖、說明書及所附申請專利範圍而對本發明實施例加以其它的修改。
本申請案主張2006年8月14日提交之美國臨時申請案60/822,320、2006年7月31日提交之美國臨時申請案60/820,871、2006年5月8日提交之美國臨時申請案60/798,569、以及2006年1月18日提交之美國臨時申請案60/759,868的優先權，並與2005年12月20日提交之美國臨時申請案60/752,522相關，且該等臨時申請案的揭露內容全數被併入本文中，以供參閱。
10．．．資料處理系統結構
12－1、12－2．．．中央處理器(CPU)
14、14－1、14－2．．．硬體加速模組
20、148．．．動態隨機存取記憶體模組
22、146．．．動態隨機存取記憶體控制器
24．．．通信匯流排
26．．．晶片上系統
28．．．儲存模組
100．．．多埠記憶體模組
110．．．記憶體陣列
112、112－1~112－n．．．寫入埠緩衝器
113、113－1~113－m．．．讀出埠緩衝器
114－1~114－n(114)．．．寫入埠
115－1~115－m(115)．．．讀出埠
116．．．讀出暫存器
118．．．寫入暫存器
120．．．監聽暫存器
122．．．公共記憶體寫入匯流排
124．．．公共記憶體讀出匯流排
140．．．多埠記憶體系統
142－1~142－x(142)．．．中央處理器(CPU)
144－1~144－y(144)．．．硬體加速模組
150、200．．．匯流排
150－1~150－y(150)．．．專用匯流排
156．．．獨立匯流排
158－1~158－x(158)．．．匯流排
160、162．．．匯流排
164－1~164－z(164)．．．讀出埠緩衝器
172－1~172－z(172)．．．可程式化邊帶處理器模組
174－1~174－z(174)．．．匯流排
180‧‧‧共用匯流排
182‧‧‧匯流排橋
184‧‧‧第一部分
186‧‧‧第二部分
190‧‧‧指令緊密耦合型儲存模組
190’‧‧‧指令記憶體
192‧‧‧處理器核心
194‧‧‧資料緊密耦合型儲存模組
194’‧‧‧資料控制模組
196‧‧‧直接記憶體存取模組
196’‧‧‧資料記憶體
198‧‧‧內部匯流排
300‧‧‧方法
302‧‧‧開始
304‧‧‧在第一硬體加速模組對資料執行第一處理任務
306‧‧‧在第一資料匯流排上將該資料傳輸至多埠記憶體模組
308‧‧‧在第二資料匯流排上將該資料傳輸至第二硬體加速模組
310‧‧‧在該第二硬體加速模組處對該資料執行第二處理任務
312‧‧‧在該第二資料匯流排上將該資料傳輸至多埠記憶體模組
314‧‧‧結束
420‧‧‧高解析度電視
422、484、504‧‧‧信號處理和/或控制電路
423、483、513‧‧‧電源供應器
426、488、507‧‧‧顯示器
428、494、514‧‧‧記憶體
427、490、510‧‧‧大容量資料儲存裝置
429、496、516‧‧‧WLAN網路介面
480‧‧‧機上盒
500‧‧‧媒體播放器
508‧‧‧用戶輸入裝置
509‧‧‧音頻輸出裝置
透過具體實施方式和附圖的說明，本發明將變得更易於全盤了解，其中：圖1是一現有資料處理系統的功能方塊圖；圖2是本發明之一多埠記憶體模組的功能方塊圖；圖3是本發明之一包括一多埠記憶體模組之多埠記憶體系統的功能方塊圖；圖4是本發明之一與一硬體加速模組進行通信之多埠記憶體系統的功能方塊圖；圖5是本發明之一包括一可程式化邊帶處理器模組之多埠記憶體系統的功能方塊圖；圖6A和6B是本發明之可程式化邊帶處理器模組的功能方塊圖；圖7是本發明之一資料處理方法的步驟流程圖；圖8A是一高解析度電視的功能方塊圖；圖8B是一機上盒的功能方塊圖；以及圖8C是一媒體播放器的功能方塊圖。
100．．．多埠記憶體模組
140．．．多埠記憶體系統
142－1~142－x(142)．．．中央處理器(CPU)
144－1~144－y(144)．．．硬體加速模組
146．．．動態隨機存取記憶體控制器
148．．．動態隨機存取記憶體模組
150－1~150－y(150)．．．專用匯流排
156．．．獨立匯流排
158－1~158－x(158)．．．匯流排
172－1~172－z(172)．．．可程式化邊帶處理器模組
174－1~174－z(174)．．．匯流排
180．．．共用匯流排
182．．．匯流排橋
184．．．第一部分
186．．．第二部分

Claims (16)

  1. 一種資料處理系統，包括：一具有N個埠的多埠記憶體模組；N條資料通信匯流排；N個硬體加速模組，在該N條資料通信匯流排中一相應一者上與該N個埠中的一相應者進行通信，其中該N個硬體加速模組中的第一者對資料執行一第一處理任務，並在該N條資料通信匯流排中之第一者上將該資料發送至該多埠記憶體模組，該N個硬體加速模組中的第二個在該N條資料通信匯流排中的第二者上接收來自該多埠記憶體模組的該資料，並對該資料執行一第二處理任務，其中，該N個硬體加速模組在執行該等處理任務的同時將中介資料儲存在該多埠記憶體模組中，其中N是一大於一的整數；以及至少一可程式化邊帶處理器模組，其中該至少一可程式化邊帶處理器模組經由一共用匯流排與該N個硬體加速模組中一相應一者通信，並且其中該至少一可程式化邊帶處理器模組被程式化以處理與該N個硬體加速模組之該相應一者相關聯之至少一功能。
  2. 如申請專利範圍第1項所述之資料處理系統，其中該資料包括視頻資料和控制資料中的至少一者。
  3. 如申請專利範圍第1項所述之資料處理系統，其中該多埠記憶體模組包括一多埠資料緊密耦合型記憶體模組。
  4. 如申請專利範圍第1項所述之資料處理系統，其中該多 埠記憶體模組包括J個附加埠和J條附加資料通信匯流排，更包括在該J條資料通信匯流排中相應者上與該多埠記憶體模組進行通信的J-A個處理器模組和J-B個動態隨機存取記憶體模組，其中J是一大於一的整數，A和B是大於等於一的整數，且A+B=J。
  5. 如申請專利範圍第4項所述之資料處理系統，其中該N條資料通信匯流排中的第一者和第二者中的至少一者具有一第一資料寬度，且該J條資料通信匯流排具有一第二資料寬度。
  6. 如申請專利範圍第5項所述之資料處理系統，其中該第一資料寬度具有較該第二資料寬度少的位元數。
  7. 如申請專利範圍第6項所述之資料處理系統，其中該第一資料寬度是八位元和16位中的至少一者，且該第二資料寬度是三十二位元、六十四位元和一百二十八位元中的至少一者。
  8. 如申請專利範圍第1項所述之資料處理系統，其中該至少一可程式化邊帶處理器模組包括：一指令緊密耦合型記憶體模組；一處理器核心；以及一資料緊密耦合型記憶體模組。
  9. 如申請專利範圍第8項所述之資料處理系統，其中該資料緊密耦合型記憶體模組與該多埠記憶體模組及一直接記憶體存取(DMA)模組進行通信，且該直接記憶體存取模組控制該該資料緊密耦合型記憶體模組與該多埠記憶體 模組之間的資料傳輸。
  10. 如申請專利範圍第8項所述之資料處理系統，其中該資料緊密耦合型記憶體模組是雙埠型的和多儲存體型中的至少一者。
  11. 如申請專利範圍第4項所述之資料處理系統，還包括共用匯流排。
  12. 如申請專利範圍第11項所述之資料處理系統，其中該共用匯流排包括：一第一匯流排部分；一第二匯流排部分；以及一與該第一匯流排部分和該第二匯流排部分進行通信的匯流排橋，其中該N個硬體加速模組在該第一匯流排部分上以一第一速率進行通信，且該J-A個處理器模組和J-B個動態隨機存取記憶體模組在該第二匯流排部分上以一第二速率進行通信。
  13. 如申請專利範圍第1項所述之資料處理系統，其中該可程式化邊帶處理器模組對十六位元資料的倍數和八位元資料中的至少一者進行處理。
  14. 如申請專利範圍第13項所述之資料處理系統，其中該可程式化邊帶處理器模組包括一單指令多資料處理器。
  15. 一種資料處理系統，包括：一具有N+M個埠的多埠記憶體模組；N+M條資料通信匯流排； N個硬體加速模組，在該N條資料通信匯流排中的一相應者上與該N個埠中的一相應者進行通信；以及M個可程式化邊帶處理器模組，該M個可程式化邊帶處理器模組之每一個在該M條資料通信匯流排中的一相應者上與該M個埠中的一相應者進行通信，並且在一共用匯流排上與該N個硬體加速模組中一相應一者通信，其中該N個硬體加速模組之一者對資料執行一第一處理任務，並在該N條資料通信匯流排之一者上將該資料發送至該多埠記憶體模組，且該M個可程式化邊帶處理器模組之一者在該M條資料通信匯流排之一者上接收來自該多埠記憶體模組的該資料，並對該資料執行一第二處理任務，其中，該N個硬體加速模組在執行該等處理任務的同時將中介資料儲存在該多埠記憶體模組中，其中N和M是大於等於一的整數。
  16. 如申請專利範圍第15項所述之資料處理系統，其中該多埠記憶體模組包括J個附加埠，其中：該共用匯流排包括一第一匯流排部分、一第二匯流排部分和一匯流排橋，且該第一匯流排部分與該N個硬體加速模組和該M個可程式化邊帶處理器模組以一第一速率進行通信，該第二匯流排部分與J-A個處理器模組和J-B個隨機存取記憶體模組以一第二速率進行通信，該匯流排橋與該第一匯流排部分和該第二匯流排部分進行通信，其中J是大於一的整數，A和B是大於等於一的整數，且A+B=J。
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