TW318222B

TW318222B -

Info

Publication number: TW318222B
Application number: TW085111239A
Authority: TW
Original assignee: Mukesh Chatter
Priority date: 1995-12-29
Filing date: 1996-09-14
Publication date: 1997-10-21
Also published as: HK1018342A1; CN1120495C; AU6529596A; US5799209A; IL125135A; EP0870303B1; ATE197101T1; DK0870303T3; WO1997024725A1; CA2241841A1; DE69610714T2; EP0870303A1; KR19990076893A; CA2241841C; JP2000501524A; KR100328603B1; DE69610714D1; US6108725A; IL125135A0; CN1209213A

Description

A7 B7 318222 五、發明説明（本發明係有關於動態随機存取記憶體技術（DRAM)，尤其與新的DRAM系統架構有關，此架構可排除目前對系統頻寬的限制及相關的問題，且提供有意義的增強系統性能並使成本下降，而廣泛使用在多種應用中，因此提供聯合的記憶體架構。此類系統之設計有多種（尤其是網路/通訊上的應用）受限於性能，係由於對系統主記憶體資源之存取（該記憶體幾乎全爲DRAM)。大部份乃因爲使用單匯流雄架構的關係，其中一匯流排互連CPU，主記憶-體及I/O源。此種在過去及現在使用的相似架構因爲頻寬限制，而限制CPU管理多數I/O源的功能。同樣的系統頻寬限制亦使得圖形/多媒體設計者必需從主記憶體中分開圖形記憶體，因此對系統成本產生不良的影響。用於圖形應用的特殊DRAM已更進一步發展以増強視訊頻寬。而某些使用不定型式dram的系統架構已提出 ’此允許一共同記憶體同時使用在主記憶體及圖形記憶體中，因爲某些操作不具效率，因此所得到的功效有限。一直到本發明提供一嶄新dram架構及其產生的唯一系統架媒（此將於下文中加以説明）之前，低成本，高性能的獬合記愫體架構仍在構思的階段，本發明已排除上述大部份問題’且提供更寬的數據頻寬功能，以互連結更多的數據源，而在較低的成本下增強性能。基於此新技術的系統配置將使主έ己憶體功能及圖形記憶體具有相同的效用，因此説明達成低成本，高性能的聯合記憶體架構。因此此晶 U - m .^1 1- m u HI 1 u I -- ------- n 丁、T (請先w·讀背^之注意事項再填寫本頁) 經濟部中央樣準局貝工消費合作社印製

318222 A， B7____ 五、發明説明（2 ) 片稱爲"AMPIC DRAM"，表示 Multi Port Internally Cached DRAM。發明背景如上文中所説明者，大部份的高性能系統使用匯流排爲本的架構’其中單系統匯流排互連結CPU，主記憶體及 I /0源，此將於下文中加以説明。參見圖丨（在文中"主記憶體"及"系統記憶體"交互使用。此爲相當直接的前進設計’且提供擴展用的空間；雖然其具相當嚴重的限制。即 CPU或周邊需要對主記憶體（一般配置dram)存取，一採取一裁定以存取系統匯流排。因―此在系統中同時動作量受到外部匯流排的功能限制。當CPU速度增加時’系統匯流排頻寬必需對應増加，而冗全發揮系統功能。雖然，增加匯流排頻寬更困難，且耗費成本乃至在技術上成爲不可能或極具筇貴。另外，可在匯流排之I /0源數亦受頻寬限制。須知理論上單匯流排允許高度擴充性，而實際操作受到此擴充的劇烈限制。在各種型式的應用中此問題更嚴重。在下文中以網路及圖形應用爲例説明本發明，此使讀者可更進一步了解本發明’此文中的例子並非用於限制本發明。網路應用例典型的網路配備（亦稱爲互連結設備）如開關，路由器，橋接器，中樞器’如ATM，S0NET，權杖環，FDDI，乙太網路，光纖頻道等，此將於下文中加以説明，見圖2。設計包含高性能CPU及大量的主記憶體，_般配置以習知本紙張尺度適用中國國家210x„57^ ------- ϋ !-! 1 -I 1 --- - X, ϋ 士^I I I— 1 - I----1 In —^ϋ 0¾ ，T (請先閱讀背φ-之注意事項再填寫本頁) 經濟部中央榡隼局貝工消費合作杜印製 A7 318222 --— ____B7 五、發明説明（3 ) 技術中的DRAM，此將於下文中加以説明，見圖3及圖4。 I---------^衣------1T (請先亂讀背赶之注意事項再填寫本頁) 來自不同網路的數據以封包的型式向主記憶體傳輸（一封包馬位π組之組合），爲CPU所處理，且然後傳輸至對應的目的網路。上述諸網路（ATM，SONET，光纖頻道，標示環，FDm 等）提供不同的裝置’以從一點向一點傳輸數據。硬體，軟體及數據傳輸速度均不同。需要有互連結配置以使得兩使用不同準則的網路使用者可互通。在一互連結配置中，應用網路介面控制器配置網路介面 (一般稱爲網路控制器），各型介-面具有不同的網路介面控制器。因此對於光纖頻道或ATM乙太網路具有不同的網路介面（見圖3，4)。在圖4的例子中，此説明例的系統配置只用於説明數據流程，其使用下列參數： a ·系統匯流排爲3 2位元寬（4位元組）； b .四個他種DRAM，2Mx8已配置成2Mx32 ;

c. 四個網路介面光纖頻道，atm，乙太網路及FDD I :以及經濟部中央標準局貝工消費合作社印製 d. 封包大小爲1〇24位元。考慮由如乙太網路上的使用者向另一在FDDI網路上之使用者傳輸封包之例。此封包爲互連結配置之乙太網路介面控制器所接收，且爲控制器晶片所分析，只有相關的資訊儲存在習知技術之區域FIFO (先進先出）記憶體中，以再向主記憶體傳輸。因爲在系統匯流排上具有多個裝置（該匯 -6- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A， B7 五、發明説明（流排包含CPU及不同的網路控制器），在所有的主動資源上發生裁定，且可得到系統1己憶體匯流排。在乙太網路控制器經裁定得到匯流排後，然後數據使用3 2位元寬系統匯流排介面向系統記憶體傳輸》因爲在封包中有丨〇24位元组及4個位元組向主記憶體傳輸’因此需要有256次傳輸才能移動該封包。介面每次得到匯流排時只允許網路控制器進行4位元組之傳輸’則最少需要得到256裁定循環（介面猝發傳輸功能爲網路控制器所提供的話，則裁定數可更小。例如’每次得到匯流排時需.要有1 6位元組的猝發傳輸功能 ’則最少需要有6 4配置循環）。在封包餘存在主5己憶體後，此封包爲cpu所處理（主要爲硬體資訊），且在本例中，向FDDI連接埠。現在進行反向處理》數據由FDDI介面控制器從主記憶體中取出，且向晶片内部FIFO記憶體傳輸。此亦需要256次傳輸及對應的裁定數。然後數據同時從FDDI控制器向網路傳輸。經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在每秒100百萬位元的速率下操作FDDI，每秒10/100百萬位元下操作乙太網路，每秒近6〇〇百萬位元下操作at Μ ’每秒1 6百萬位元下操作標記環，且每秒8〇〇百萬位元下操作光纖頻道。在裁定中耗費大量的傳輸及時間耗費可使用數據頻寬中相當的一部份，且亦降低CPU存取頻率，當網路介面數增加’或高速介面加入時，則對各數據源之可使用時間（包含CPU)下降，因此而系統的峰値性能緊縮。而強迫設計者必需設計更高性能的CPU，及相關的昴貴組成，而驅使

經濟部中央標準局員工消費合作社印裝 318222 五、發明説明（成本增加。可經此習知技術之系揸由於上述限丨n，& 的網路數仍低（係、限制），當網路數愈來愈多，快時，對於谪庙且傳輸速度愈來愈題顯得愈來愈糟糕。们國際網路而言’此問一圖形/多媒體應用例爲了説明發明背景，使用圖形/ 用，在此阁I < Λ, 夕踩體應用作爲説明之 ^系統中具有兩主要的記# a對於將酤_、向 G G體相關功能；、將顯不又圖形更新幕記憶體，以及設Γ幕記憶體’以更.新陰極射線管㈣或並縣私…作而要大量的一般數據傳輸，稱爲”BitBlt"，二方kβ己憶體中之-處向另—處傳輸；雖然此在特性將產生猝發現象。而消耗系統頻寬中相當大的—部份，因此需要使用分開的記憶體以儲存圖形數據，如圖5所示者，此將於下文中加以説明，目此對系統成本產生逆效應考慮而要更新一 1 6列幕記憶體之例，且使用習知技術中的2Μ X 8 DRAM。爲了在新I / 〇源中傳輸j 6列數據，所需要傳輸的數據數爲：將傳輸之列數（16) X各列中行數（丨〇24)= 1 6,3 84。顯然地對應裁定數需要時系統匯流排進行。而且需要在短時間時進行如此大量的數據傳輸，因此在短的時間開槽中消耗大部份的可用數據頻寬，而必需要有CPU及其他的 I / Ο源。在本發明之前，現在的DRAM製造商無法在此領域中排除此一問題。 -8- 本紙張尺度適用中國國家標準（CNS ) M規格（210X297公釐） Μ — (請先閲讀背面之注意事項再填寫本y) -訂經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（6 ) 當然，需要重複幕記憶體取得以載入且更新CRT設計，且依據顯示型式（VGA，super VGA等），此更新所需要的頻寬而變，但傾向於每秒數百個百萬位元或更高。不似 ••BitBlt"在特性上持續CRT更新需求，且使用相當多的系統頻寬。例如，考慮下列的例子： a. — 1024 X 768像素的尺寸； b .每次不交錯進行7 2次更新；以及 c .對紅，綠，藍色彩每像素具有8位元。以位元組表示的每秒頻寬爲： 1024 X 768 X 72 X 8 X 3/8 = 170 MBytes。介面使用主記憶體的話很難符合習知技術中DRAM的需要。因此，必須開發更昂貴的特殊DRAM，而其他一項特殊DRAM爲"視頻DRAM”，稱爲"VRAM"。大部份的 VRAM爲雙連接埠，但也有一些例外爲三連接埠。乙太網路的VRAM具有與習知技術之DRAM相似的系統介面，但在晶片内亦具有列寬緩衝器（稱爲SAM，串列存取記憶體) ，此緩衝器經分開但數目相等的插腳與外部世界交互作用，其可使用在系統介面中，如下文之圖_ 6中所示者。例如，一 256K X 8的VRAM亦具有額外的連接埠，其爲8位元寬，以持續串列更新CRT數據。"SAM"緩衝器與外部顯示介面具固定連結。操作時，C P U (或系統匯流排主控器）經系統數據介面存取，且在VRAM中儲存或更新幕影像。然後整列的幕數據移向一存取中的” S A Μ ”緩衝器。然後，本紙伕尺度適用中國國家標準（CMS ) Α4規格（210X 297公釐） I--------^衣------.訂-------Λ (請先閱讀背氙之注意事項再填寫本頁) 318222

五、發明説明（經濟部中央標準局員工消費合作社印製此數據經SAM I/O介面向顯示器傳輸，該1/〇介面的寬度與系統介面同。此VRAM當設計只有與圖形數據源/目的交互作用時提供可接收的解決方法。雖然由於大量額外的插腳及更大㈣晶粒而使其比傳統DRAM更昂貴。且此架構提供非常剛性的架構。由於膨脹而與更多的裝置產生更多的介面而嚴格限制插腳成長數。固定連結外部丨/〇介面的"SAM"且預先決定數據連接埠大小。此方法也沒有解決大數據移動需求加速的問題。因此VRAM提供可接受的解決方法，但在本發明之前均缺乏較好的交替性。- VRAM (尤其是3連接埠形式）亦可使用在網路上，但由於前述剛性架構，因此很少使用，與數據源數互作的功能受到限制（精確的説，只能與兩數據源互動），但板空間較大，結構更貴，且功率耗損大。系統配置及相關問題中的技術狀態總而T之’因此基於傳統DRAM (如上述圖3)之乙太網路習知技術及現行系統的配置受到上述限制的負擔。與網路應用有關的功能（在此大量的高速網路需要在低成本上互連結）大部份都還沒有解決，因此網路介面的價格較高〇而系統頻寬限制及固定CRT顯示更新要求導致視頻 DRAM的發展，主要用於圖形應用且一般用於圖6中的配置，如前所述，且此種配置的性能比習知技術中的dram 更好，而在主記憶體及顯示數據頻寬的性能提升，而此種 10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請4閲讀背面、心注意事項再填寫本頁) -裝-

*1T • am 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（8 ) 配置上不良的效應爲由於來自圖形記憶體之主記憶體分開及VRAM本身的成本較高之故而使系統成本上升。另一種習知圖形DRAM的型式爲RAMBUS公司所出品的 "RDRAM”，其操作頻率爲250 Mhz，對於圖形應用可良好的動作，而且對於高端圖形/多媒體環境的成本比VRAM 更有效，但此方法仍需保留兩分開的匯流排。在P C市場中（6 0 %的晶片消耗量在此一市場），成本相當重要。一項研究係用於找出稱爲聯合DRAM架構的配置，此架構使圖形及主記憶體功能所共用匯流排，且只使用一種記憶體裝置。 ^ 一種方法是同時使用圖形及記憶體组件；但所增加的成本消除了共同記憶體所增的效益。另一種解決的方法係使用前述RDRAM，此方法在各晶片的插腳數上比VRAM小，因此功率耗損低，佔空間小，而成本低。但不幸的是因爲區塊型準則與介面限制，且應用非局部主記憶體存取因此極不具效率，所以無法接受"聯合記憶體架構"的觀念。使用RDRAM亦在放射，雜訊干擾及PCB佈局上面臨電子工程上極鉅的挑戰，而使設計工作極爲困難。因此目前在研究上已傾向於研發低成本/高效能的聯合記憶體架構，其可符合主記憶體及圖形記憶體存取上的多種要求，且具有同等的效率。可以很有效地解決此一問題，實際上本發明已朝向新型 DRAM架構的發展，其方法爲： a.提供比垂直裝置速度更高而具嶄新架構的系統數據頻寬 _-11 - _ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I-------— $------,1T------Λ (請先閱讀背面之注意事項再填寫本頁) A7 B7 518222 五、發明説明（9 b.從多個I/〇源在對系統頻寬最小的衝墼 w單下，移動大量的數據； c .互連結比習知技術方法更多數的丨/ 〇源； d. 在晶片内移動極多的數據方塊，其速率至少比時間方塊快上一階’而對系統頻寬的衝擊可不計較； e. 可建構不同之資料傳輸速率以配合不同之丨/〇源. f. 降低進入封包之接收及其往後傳輸間的等待時間； g. 提供低插腳計數； - h. 提供合理的成本； i. 提供低功率耗損； j _提供簡單的系統介面而使設計上的耗費達到最小，以及 k·對主記憶體及圖形要求可達到相同的效力，因此提供眞正的"聯合記憶體架構"，且實際上爲一通用的方法。、發明目的經濟部中央標準局員工消費合作社印製因此本發明的目的係提供一使用嶄新多連接埠内部快取存取DRAM架構的改進動態随機存取（DrAM)系統，架構尽方法，該DRAM架構可排除系統頻寬限制及相關的問題，而以降低的成本提供使系統的性能大大地提升，因此實質上可使用於多種應用中。本發明的另一目的係提供一嶄新的系統，其中在晶片内數據塊的傳輸速度比習知技術中的方法快好幾階，且可 -12- 本紙乐尺度適用中國國家標準（CNs )六4%格（210X297公釐經濟部中央標準局員工消費合作社印裝五、發明説明（K)) 互連數目相當多的數據源，而實暂μk ω处。 τ資上增加性能並降低成本本發明的另-目的係基於此薪新的架構提供U配置、，此配置可使主記憶體功能及圖形記憶體的操作等效，而達成一眞正高性能的聯合記憶禮架構。在下文中將更進一步説明本發明的目的，且在申請專利範圍中更詳盡地説明。發明概述總而言之，從本發明的一觀點中·，本發明包含一種系統，使用在包含控制器的系統中'該控制器如包含平行數據連接埠及動態隨機存取記憶體（DRAM)的中央處理單元，該DRAM與一共同的系統匯流排介面連結且與其競爭， —改進的DRAM架構包含多連接埠之内部快取存取的 DRAM (AMPIC DRAM)，其包含多個獨立的串列數據介面，各介面連結於分開的外部1/0源之間，且經由對應的緩衝器與内部DRAM記憶體連結；一置於_列介面及緩衝器間的切換模組；及在動態配置下由匯流排主控制器連結争列介面至緩衝器的切換邏輯控制，該控制器如cpu，適當的時候，對所需要的數據路由能力（r〇utability)進行路由分配之切換動作。此將於下文中加以説明本發明較佳之模組設計及技術。圖式之簡單說明由下文中的說明可更進一步了解本發明之特徵及優點，閲讀時並請參考附圖，其中圖1 - 6説明習知技術中的技術 13- 本紙張尺度中SH家縣（CNS ) Α4^_ ( 2丨(^297公瘦 ----------^------1Τ------Λ (請先閔讀背&之注意事項再填tsr本頁) 經濟部中央標準局員工消費合作社印製 318222 at _______ B7 五、發明説明（11 ) 圖1爲典型習知技術中單一匯流排平行架構的方塊圖；圖2示典型習知技術中的網路配置；圖3及4示典型習知技術網路配置，此配置使用dram，以用於如圖2所示的配置中；圖5爲圖形應用之習知技術應用的方塊圖，該應用包含分開的記憶體且使用習知技術中的DRAM ;且、圖6爲圖形應用之典型架構之相似圖，該應用使用 VRAM ; - 圖7爲依據本發明架構的方塊圖，且使用本發明之多連結埠内部快取存取"（AMPIC) DRAM，·；圖8爲圖7之"AMPIC DRAM"的部位頂階架構的相似參考 ’顯示補充串列介面間的多工/橫桿切換，緩衝器及 dram核心；圖9示圖8中使用記憶體數據多工器配置的細部；圖1 0示配置如連接痒之多串列介面例；圖ϊ 1爲"AMPIC DRAM"之典型2位元連接埠圖及相關的控制線；圖12，13爲串列數據傳輸格式例’且圖13用於説明各連接埠中的兩位元；圖1 4爲雙排"AMPIC DRAM"控制模組架構之部份頂階例的方塊圖’該架構含此將於下文中加以説明的平行列内部交換中介裝置（稱爲PRITI)，而不使用儲存元件；圖15示"PRITI"傳輸操作之序列，該傳輸含兩排之内部 —----- _ 14 - 本紙狀度適ϋίϊ標準（CNS〉A4·· ( 21Gxl^^--s -----------裝------訂----- (請先S5-·讀背¾之注意事項再填寫本頁.} A7 B7 經濟部中央標準局貝工消費合作社印製五、發明説明（12 數據傳輸；圖16與圖14相似’但對"PRITI"功能提供兩列寬組儲存元件；圖17示"PRITI"傳輸，含圖16中兩列寬组儲存元件，其顯示操作序列及兩排間的内部數據交換；圖1 8與圖1 7相似’但只使用單列寬組儲存元件；圖19爲本發明之，，AMPIC DRAM”所使用的插腳配置圖之範例，其包含9個典型的_列介面；圖20示典型的網路配置，此配置應用本發明之„AMpic DRAM"架構，其含應用CPU操作的3 2位元寬度系統匯流排；圖21爲圖形應用的示意圖；圖2 2爲一示意圖，用於説明四排系統配置，而各排間連結不同的網路介面；圖2 3與圖2 2相似’但應用兩排的"amp IC DRAM”及含習知技術DRAM的兩排；圖24與圖22類似’其中兩排用於圖形，且兩排用於裝置應用；圖2 5示"AMPIC DRAM”配置的另外一種配置，其中含兩内部排及前述"PRITI”功能，其中一排用於主記憶體，而另一排用於圖形或其他應用，· 圖26爲圖1 9中”AMPIC DRAM"系統之變更，適於用於所謂"PARAS"介面且加以存取，可參見美國專利申請案案號08/32 0,058，申請日期1994年10月7號，且應用於低插 15- 本纸乐尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I II —^n n - ---* (請先閲讀背釕之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製五、發明説明（l3 ) 腳°十數於整合έ己憶體架構[此應用中提供一方法及裝置用於經由薪新的介面及近接程序改進不同步及同步動態隨機存取兒憶體裝置的功能，其中相同的列寬用於各列，行及數據存取和寫入及讀取循環使用相同的插腳；且在實質上相同尺寸的t封包應用數目較少的插腳而有效地增加數據頻寬及存取範圍。] 圖2 7爲多排"AMPIC DRAM"控制模组之部份頂階例的方塊圖’該架構含上述平行列内部交換介間裝置（"PIRTI”），其含單列寬组错存元件。 - 本發明之較佳實施例爲了經由急劇降低在系統模組上傳輸及對應系統匯流排上的裁定而降低頻寬及改進在新的，，AMPIc dram"對心解中的瓶頸。因此實質上改進整個系統的性能，且應用較快的内部數據轉換功能。其他的優點包含在數據頻寬上具較低衝擊的系統膨脹性，因此如上所述使系統成本降低。現在請參考圖7 ’使用習知技術中主平行連接埠數據的 CPU單元連結系統匯流排，且亦連結包含後述之本發明 ,'AMPIC DRAM"的主記憶體單元，且補充串列介面輸入 (# 1至#^從對應的輸入/輸出（l/ο)來源至#11與其連結〇在此説明中，在"AMPIC DRAM"上提供多個一位元寬獨立串列介面，且在I / 〇來源及主記憶體。這些串列介面加到用於系統匯流排介面的主平行；i阜，以爲中央處理單元 CPU或相似的主控制裝置所使用。此記憶體介面數主要受 -16 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐）

I----------裝------訂----- {锖先聞讀背面之注意事項再填寫本頁J A7 B7 S1S122_ 五、發明説明（Η ) 限於裝置技術，插腳計數，電源消耗及成本等。經介面#1 至#n接收的串列數據或將傳輸的數據儲存在小的對應緩衝器#1至中"AMPIC DRAM"的内部；此將於圖8中加以説明。爲了實際上的考慮，此範圍從64位元組至512位元組 ’但在理論上受到感測放大器佈局的限制。在習知技術的佈局中，受限於在DRAM核心中可使用的數據位元數。因此，如果每列存取中可用的位元組數爲1〇24，則可對各内部排設計最大緩衝器尺寸"AMPIC DRAM"。介面，,m ,,爲緩衝器數，且·· η "爲串列介面數，則封包緩衝器數，，m "(在文中封包緩衝器"用於與"緩衝器"交互使用）大於或等於串列介面數"η "。" m"的上限受到技術的限制，而非架構所限制。依據本發明，一多工器及/或橫桿切換邏輯或組合（圖8 的多工器/橫桿）連結"η ”串列介面至"m "缓衝器。各串列介面及緩衝器間的連結由CPU (或現在的電流系統匯流排主控器）動態配置，且對數據路由能適當地變動。圖9爲對4串列介面及4緩衝器配置的可能串列介面配置之功能方塊圖。存在多種方法可配置所需要的架構，但是基本的設計理念均相同。當在圖8中封包緩衝器及DRAM 核心間數據需要在圖8中移動，則執行不同主動封包緩衝器間的裁定‘（arbitration)且CPU動作。但是，不需要經_ 列介面從封包緩衝器中接收裁定結果或將裁定結果向封包緩衝器傳輸。進入的封包緩衝器可再定義爲輸出串列緩衝器，且將數 -17- 泰紙張尺度適用中國國家標準（CNS )八4说格（210X297公釐） (請先W-讀背一5之注意事項再填寫本頁) 裝. 訂經濟部中央標準局員工消費合作社印製五、發明説明（15 ) •«e A7 B7 經濟部中央標準局員工消費合作社印製據指向的目的地，而不必執行在緩衝器及核心DRAM問數據傳輸的中間步驟。此降低進入封包接收的延遲時間，且隨後向目的地傳輸。指係因"AMPIC DRAM，•經 Mux/Crossbar切換模式具有將任何緩衝器指向予任何串列介面的"AMPIC DRAM"能力。在"AMPIC DRAM”架構能力中，多個一位元寬串列介面亦可配置成尺寸窄而寬的匯流排（稱爲"連接琿"），如〗，2 ，4或8等，但理論中沒有此種限制。其可爲裝置技術中允許的從1至"η"的任何數目’且需要承受配置。一當多個 _列介面已群聚在一起且形成一連接埠，其均連結共同封包緩衝器，此在圖10中將更詳細地顯示出來，其中一位元寬的連接埠與_列介面相同。此允許更快數據傳輸，且同時維持韌性，且在與操作不同頻寬的4源相介接及數據傳輸要求上相當有用。在圖8中顯示各封包緩衝器有能力同時與η串列介面中最大者相介接（如果該緩衝器匯流排形成一連接埠）。緩衝器對於相同尺寸之連接埠的配置同於與其相連結的連接埠（有時候稱爲接驳）。在各連接埠上的争列數據流爲對應的控制線所控制。各連接淳介㊉包含一控制器及一组串列數據介自。例如，如果各記憶體連接埠只有一位元寬，則每數據線中的—位元使用一控制線。介面兩串列介面配置成一連接淳’則—控制線，料㈣元連料，如圖u所示者4 了使插腳數達到最小’因此串列介面控制線只要每連接槔的—控制線的準則符合的話，則配置成串列數據介面線。各控^ ^-- (請先路讀背；5之注意事項再填寫本頁) 訂 • tm m —^n

I -I 8-1 I I - -11 I_________ Jg 本紙張尺奴财關^7^7^ (2ί㈣97公们經濟部中央榡準局員工消費合作社印製 A7 ^ ___B7_ 五、發明説明（16 ) 線與連接蟑的相關性是可以加以配置的。控制線的目的係用於控制I/〇源及串列連接埠間的數據流。介面插腳計數並不是製造商所顧慮者，則確可提供分開的控制插腳。對於某些應用來説，甚至可以不需要插腳，且與系統平行介接系統匯.流排的I / 〇源足以交換控制資訊。介於I / 0源及AMPIC DRAM"串列連接淳間的數據傳輸格式爲可使得各記憶體晶片（同一 "AMPIC DRAM"排部份）在其連接埠同時接收且傳輸位元，如圖12所示。在下文中將引用一例子加以説明。例如，-如圖j 2四個2 Μ χ 8的 AMPIC DRAM"形成3 2位元寬系統介面（且—連接埠定義爲一位元串列介面）。四個晶片中的各晶片均同時接收數據。晶片0接收位元0，晶片i接收位元8，晶片2接收位元 16，且晶片3接收位元24。在下一循環中，所有位元數增 1。持續此操作，直到全部32位元均已傳輸爲止，因此各晶片接收其8位元。一完成後，此處理重複下一 3 2位元如圖1 2中所示者，依此可類推。現在考慮另一例子，其爲由兩串列介面形成一連接埠，如圖1 3所示者之情況。然後_ 8位元的介面提供予丨/ 〇源，此I / 0源必需各提供兩位元予"AMpic DRAM„。位元的順序可使得晶片0接收位元〇及位元丨，晶片丨接收位元8及位元9，晶片2接收位元16及位元17，且晶片3接收位元 24及位元25。在下一循環中，全部位元數加]。持續此程序直到3 2位均已傳輸，各晶片接收8位元。一完成後，對下3 2位元重複此一處理’依此可類推。 1---------- 19 - 本紙張^必^國國家標準（CNS ) A4規格 ^I—?τI---'^ (請先姑‘讀背面之注意事項再填寫本頁) 18222 五、發明説明（17 ；) 須知’本發明的架構盔 JL M . …决防止對應（如網路控制器晶片）共用干仃系統匯流排，如果置及狀態管理。 ’ 5 ，可使用如控制器配二的Γ *圖19所示提供至時鐘插腳予"_。 ::置各串列介面，以在此時脈的倍數下操作允Η性存在，以適應多個來源，也有可能在主時脈外，提供其他的時脈，其. 、/、又裝置技術，插腳計數及成本的限制。須知指定的時旅瓶电Λ由结你哭_脈頻率馬串列介面的特性，而非一，.’。因此，任何'，m"緩衝器均可接駁至任何串列連接埠，且在該連接埠的速率下操作。 J夕二，本發明™C DRAM"配置可從一緩衝器向另一㈣裔切換串列介面’而不必中斷該傳輸。此在網路及圖形j存在^種重要的應用。可在一次存取中對—緩衝器載入-列寬數據’而其他的緩衝器用於傳輸此資訊。須知， δ已RAM中由其他銷售者已配置一相似的兩緩衝器方法中，則必定與本發明不同。"AMpic"爲一本發明的多工器 ^桿切換圖，可消除全部限制。經濟部中央標準局員工消費合作社印製在經—列寬匯流排連結的"AMPIC DRAM，，中可存在的内部排數可多於一，使得全部緩衝器可在此匯流排内，或者在另—實施例中，可對各内部排提供緩衝器中的分開群。因爲上述頻率"B i t B 11"操作的關係在系統頻寬上的衝擊可由多餘一的内部DRAM核心排而急劇降低，如圖1 4所示該DRAM核心排經由一列寬介面連結使得當需要從記憶體· 中的内部排向另一内部排傳輸時，應用對應的,，RAS”信號 -— ._-20- 本紙張尺度適用中國國家標準（CNS ) A*規格 (210X297公釐） A7 B7 318222 五、發明説明（l8 ) 同時對各排中適位址進行脈波選衝β來自將讀取之列的數據可在感測放大器上使用後，此操作之序列。在完成—列傳輸之後，可開始另一傳輸，且此處理持續，直到完成爲止。此類型的傳輸稱爲"pRITIi，（Parallel R〇w Internal Transaction Intervention)。顯然地當持續此内部傳輸時，不了對其他存取排存取。須知在串列介面上的傳輸可持續此内部傳輸。另一可與本發明對照的相似觀念見於美國專利申請案案號5473566，1995年1 1月5號出版。經由此新技術，在一列存取時間中，可傳輸大量數據。而且’考慮含兩内部排的"AMPIC DRAM”，各排爲！ Μ χ 8。各排的内部架構中具有一 κ (1〇〇〇)列，且各具8位元見度。應用"PRITI"功能，在一 "ras"循環中，可内部傳輸8 Κ位元。與今日使用的方法比較下，已經有了很大的進步，在現有的系統中8位元的數據經由系統匯流排介面傳輸且在最佳的介面中取1 Κ循環及對應的裁定。如果具有r列及’’ c "行，則應用本發明之"pRm"功能所需要的總傳輸數爲，，Γ"，而在習知技術方法中所需要的總傳輸數爲"r X c'，。對任意排數來説處理過程均相同。介面有"m"内部排婉列寬介面連結，則"PRm"圖可從一排傳輸數據至多餘二的其餘排同時傳輸。當-廣播封包從—排向其他所有内部排移動時’此項設計相當有用。應用本發明，不需要任何列寬暫存器或鎖存器（稱爲列寬组儲存元件），所以產本極低的配置。 ____ -21 - 本紙張尺度賴"家辟（⑽）&4麟（21Qx29»·^ ------------ 裝------訂------ A (請I路讀背vg之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印褽 A7 B7 經濟部中央標準局負工消費合作杜印製五、發明説明（19 ) 在前述圖1 4中示"PRITI"模組。對"PRITI"載入各排的起啓列位址及傳輸計數。在配置後，其裁定以得到兩排中的内部匯流排》在此基本的觀念上，此可有多種變動，如圖配置"PRITI"模組以使得一當得到可存取的權力時可用於預定的猝發傳輸數’或在每次傳輸後加以釋放而允許其他的資料共用DRAM核心。本發明另一不同的實施例包含使用圖27中一寬组的儲存元件（或任何可執行邏輯對等工作的配置）以執行數據交換操作。例如’對於i Mx i且具1〇24位元列寬的dRAM來説’該組儲存元件可包含1〇24個儲存元件。在此，應用一漬取操作存取一内部排，且在該排之感測放大器中得到數據（该排稱爲排2 )，且儲存在儲存元件的列寬组中、然後從其他排（排1)中重取數據，且然後寫入排2。在此操作之後，來自儲存元件的數據窝入排。圖18之圖顯示此操作的適田序列。此項配置所需要的電路比在下文中應用兩組儲存元件之電路所需要的儲存元件數少，但仍允許數據交換，但其成本爲較慢的執行速度。此方法適用於排丨至"m " 。此功能允許在短時間内，進行大量數據轉換，此爲多媒體/圖形應用中相當有用的工具。由於加入—组儲存元件 ’所以此配置所需要的"PRITI"比原來的方法多，但在新數據移向定位前不需要節省原始數據。本發明的另一變更使用兩組儲存元件（見圖16，或任何可執行對等邏輯工作的電路）以執行數據轉換操作。在此，在各兩内部排中的各排應用讀取操作同時存取，且在感 -22· 衣紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ 297公釐 (請尤蚱讀背面之注意事項再填寫本頁) '1Τ

A 318222 五、發明説明（2〇 ) 測放大器處所得到的數據儲存在列寬組儲存元件中 16所示。如此得到且加以料的數據隨後可同時寫入= 。圖1 7示此操作的典型序列。 J中因此本發明之|，PRITI "方法並不限於兩内部用於DRAM晶片内的任意多排架構。而；： "PRITI"之方法應用於傳統型式之DRAM中，而 "AMPIC DRAM..之架構。而且另—更複雜的”PRITI,|^ 需要額夕卜暫存器的列外亦包含以行形成的傳輸邊界以= 行存取。執入與美國專利申請案案號5473566中不同的是在本發明的實施例中，只需要-列寬組的儲存元件，而非各内部排各需要一個。這正是本發明適於廣泛應用且保持相當便宜之 DRAM架構的原因。對本發明更進一步的修改包含： ^濟部中央榡準局員工消費合作社印策 a ·在連結多排的儲存元件組中配置多於一的列寬匯流排。一般，如果爲’’ m ”排，則最大非冗餘列寬匯流排數爲 ” m/2 ’’。如果每匯流排中一组此儲存元件位元組，則只需要”m/2”組儲存元件需要製造同時分開之"m" ,, pRlTi,f 傳輸，各排一個； b .如果排數大時，則此排可次分在分開的各排中。例如，在一 8排的配置中，4排可在一匯流排内，而其他4排可在第二匯流排内，且應用上述"PRITr傳輸配置執行，且然後，這些次排經其他匯流排應用上述"PRITI"傳輸功能中的任一項功能連結。 -23 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ29·7公釐）經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（21 ) 在此説明中使用一列寬之匯流排，如果需要減低成本的話，一部份的列寬匯流排亦有效。須知不具有記憶體的 DRAM亦可包含此特列功能的優點。在介面設計上有關MAMPIC DRAM"之衝擊晶片具有某些不同的插腳，以反映其唯一之架構。圖19 示2 Μ X 8晶片（含9個串列介面）中一種可能的腳位設計，而加入的插腳在以"AMPIC DRAM"爲基礎的主記憶體之介面設計中需要加以變動。圖1 9示提供一用於系統匯流排介面的n WAIT"信號，此時緩衝器及DRAM核心間發生内部傳輸。CPU (或其他的主控器）可使用此項設計以延遲存取之開始時間或用於不同的配置中，可存取循環可以允許在存取前可完成内部傳輸。如上文中所説明亦提供主時脈插腳（"主時脈"）。當高度配置”AMPIC DRAM"時，需要有一架構可分別 DRAM核心究竟對應一裁定命令或一匯流排傳輸指令。在圖1 9中的方法係提供一額外的控制信號以放大一命令或數據存取。在命令循環期間，當在"RAS"循環時不使用命令指令時，可在數據線上執行。對於内部傳輸命令此項設計特別有用，在此需要沿緩衝器ID提供一 DRAM核心。此方法允許使用傳統的信號"RAS"及"CAS”以提供核心DRAM位址，其中數據線具有緩衝器數或任何其他的資訊/指令。實際上可以發出兩種命令：一種是當"RAS”動作時，另一爲確定"CAS"時。具有多種已知方法可配置此存取裝置，此受 __-24-_ 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐) ----------扣衣------、訂-----JA (請先閱讀背釙之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（22 ) 裝置技術及成本考慮所影響。本發明的"AMPIC DRAM"所具有的插腳數由於串列連接埠的關係所以比習知技術中的DRAM多，如果使用前述專利申請案中"PARAS”型DRAM模型，則可令此”AMPIC DRAM"中的插腳數只增加所需要的邊際數。含"AMPIC DRAM”的網路應用例如上文中所説明，依據本發明，在各網路控制器及主記憶體中提供串列介面/連接埠。在控制器及主記憶體間的數據移動主要爲_列型式。從網路控制器中接收的_列數據或將向網路控制器傳輸的數據儲存在封包緩衝器中，而爲系統匯流排主控器所指定。在本文中當然假設網路控制器可依據新系統架構所需要的格式接收串列數據。考慮前文中3 2位元寬匯流排之例，其中使用2M X 8 "AMPIC DRAM"(而非習知技術中的DRAM)頻寬封包緩衝器及四網路介面。例如在乙太網路上的使用者可傳輸一 1 024位元組的封包予另一使用者（如在FDDI網路上）。在此基於主記憶體而含"AMPIC DRAM"的新系統架構中，如圖2 0所示，在"AMPIC DRAM"上爲串列連接埠所接收的數據連結乙太網路控制器。不需要任何裁定，且在乙太網路時不會消耗任何主記憶體頻寬。在完成數據傳輸後（四個” AMPIC DRAM”將接收25 6位元組），在此封包緩衝器經裁定得到位元匯流排後，可在一次存取中完全傳輸至 DRAM核心中。當一列位址提供予DRAM核心時，其感測放大器具有此列的所有數據位元。因此，可在一次存取中 _-25^_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I-------------ir-----J ^ (請先W-讀背；g之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 318222 at B7 五、發明説明（23 ) 儲存整個封包緩衝器，介面封包缓衝器的尺寸小於一列寬，則必需要進行多次存取。此爲本發明勝過上述習知技術中平行匯流排之處，在習知技術中的平行匯流排需要有256次存取及對應的裁決數〇在封包向” AMPIC DRAM”核心傳輸後，在本例中可爲 CPU存取且再指向FDDI連接埠。現在發生反向處理。在單次得到裁定的存取中封包從一核心向適當的封包傳輸。隨後此數據從封包緩衝器經串列連接埠向FDDI控制器傳輸，且然後同時從FDDI控制器向其網路傳輸。再一次，此逆向動作只向其傳輸裁定一次，但是在現存的設計中需要256次傳輸及對應的裁定。本發明的DRAM中的其他優點包含可得到相當大的增益，係因可只在一次存取可將廣播封包載入所有適當的緩衝器中，且隨後向整個網路傳輸，且多列可依序存取，.並載入不同的缓衝器，並隨後經連接埠傳輸，而提供較高的性能。含"AMPIC DRAM”之圖形/多媒體應用例因此，在"BitBlt"操作中必定會消耗相當大的頻寬，其中大量的數據必需要從一記憶體區向另一區移動。此消耗系統頻寬相當大的一部份，因此一般用於圖形的DRAM與主系統記憶體分開。但是此將增加系統成本。本發明亦提供一方法可不必使用兩分開的匯流排，此將於下文中加以説明。 _-26-_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------1^.------ir-----J ^ (請先&‘讀背®之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 3182^2 . _—--——— B7_____ 五、發明説明（24 ) 使用圖5中習知技術之例子，其中一設計中的1 6列必需更新’雖然此時DRAM組件爲相同2Mx8之"AMPIC DRAM",且具有兩内部排，各排爲11^乂8，且配置 "PRITI"功能’可在一新位址中傳輸1 6列的數據，而對於新'AMPIC DRAM”的數據傳輸數可同於列數即：傳輸數=將傳輸（16)之數此又是1 63 84次傳輸的—項重大的改進，且可設計對於習知技術以DRAM爲基礎之設計中現在所需要的相關裁定 ’且表示性能上量的3階改進。亦可降低系統頻寬的衝擊。只在一存取時間中’可依據本發明傳輸大量數據。架構的更新（包含系統及晶片準位）允許DRAM配置提供增強的系統性能。如前述配置"AMPIC DRAM"，以提供高速設計用之圖形幕數據。例如’考慮下列提供予圖2 1之配置的參數： a.每晶片可用的5串列介面； b .配置4個此種晶片之3 2位元寬系統； c·各連接埠上的4個串列介面定義成一連接埠，且用於傳輸設計數據；以及 d.各連接蜂的數據重取率爲Mhz (可快於此速率）。在本例中，因爲在圖形中每晶片具有4個串列介面，可配置16位元寬的圖形介面，其提供每循環2位元組速率的數據’因此提供每秒頻寬200百萬位元组，已足敷用於大部份的圖形應用中。介面使用具有9串列介面的"ampic -27- 本紙張尺度適用中國國家標準（CNS ) A4%/格（21〇χ297公釐 I I I II 裳 II —訂 I - (請先閱讀背奇之注意事碩再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（25 ) DRAM"，可對8位元寬匯流排配置該晶片以提供更多的設計數據頻寬。以"AMPIC DRAM”爲基礎配置之系統的其他範例：在上文中所使用的系統中，位元組具有3 2位元寬系統匯流排的外部排。在某些應用中，外部排數可多於1，如使用4排，各”AMPIC DRAM"具32位元寬度，如圖22所示。此架構允許如果需要的話可將不同的網路介面連結各排。此可在與其他盛行的方法比較下在合理的成本内更進一步增加需要的互連性。例如，如果在各” AMPIC DRAM"上提供9個串列介面，且各排連結四個網路介面，則共連結16 個網路。此與現存的技術比較，表示主要增益，一般在數據4至5介面中得到尖峰値。應用此架構，當所使用的外部排數多於1時，來自一排的"AMPIC DRAM"串列連接埠可連結另一排的串列連接埠。此在排間提供一加入路徑，可使用封包緩衝器以快速在外部排傳輸數據。在系統配置中，不需要使用全部的"AMPIC DRAM"。在某些應用中可混合” AMPIC DRAM"與現存的DRAM，如圖 2 3中所示者。在系統配置中的另一實施例中，可使用n AMPIC DRAM" 以提供圖形或設計介面，如圖2 4中所示者，以連結其他型式的I / 0源，如視步照相機或衛星介面等。聯合記憶體架構 · 在理想的情況下，配置者，爲了使圖形及主記憶體功能 _ -28-_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------i------ΐτ------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（26 ) 具有共同記憶體晶片，且仍提供所需要的功能。這種稱爲 "聯合記憶體架構”的方法（UMA)已產生強烈的爭論，且也提出多種解決方法，包含上述的PDRAM晶片。而本方法使用的插腳數較少，因此功率耗損低，成本低，且以封包爲本的準則及上述的介面限制，不能如主記憶體一般有效地工作，也沒有辦法進行局部存取。另一潛在的解決方法即使用VRAM於主記憶體及圖形記憶體中，但所加的成本無法彌補此項變動的優點。因此在本發明之前，很不幸地沒有合理的方法可符合P C 市場廣泛的需求。本發明中基於"AMPIC DRAM”之系統準位方法（已用圖 1 9的實施例加以説明）。提供可配置的串列介面及"PRITI" 功能，可確信此種設計的彌補此缺陷.。其所具有的信號插腳多於RAMBUS(但電源及接地插腳數較少），至VRAM較少，且在兩種操作上等效。應用本發明的配置，可應用較少的頻寬而使得圖形及主記憶體功能内儲於同一記憶體中，因此符合聯合記憶體架構的目標。此解決的另一實施例爲在晶片中具有兩内部排。一同於圖形或相似應用中的"AMPIC"模組，而另一内部排可能較大，可於習知技術中基於主記憶體的DRAM相同，且此兩排均共用本發明的"PRITI"功能，如圖2 5中所示者。此種潛在的整合方法提供兩最佳區域：一排示主記憶體，而另一排似最適化圖形記憶體。此晶片架構允許兩内部排之間具有大量的數據遷移，而由於"PRITI"功能所以系統頻寬 _-29-_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先讀背面之注意事項再填寫本頁) 丨裝. 經濟部中央標準局貝工消費合作杜印製 -30- 318222 a- B7 五、發明説明（27 ) 的衝擊很少，因此提供同一晶片及單—匯流排上所需要的全部功能，可用於各種應用中》介面如圖26所示，"AMPIC”架構中使用稱爲"PARaS" DRAM的應用之介面存取裝置，則可對本發明更進一步地加以改進，而降低插腳計數及成本，而在最低可能成本下完成一主s己憶體及圖形的最適化。現在請考慮2 M X 8 DRAM (含"PARAS"介面）之例子，所節省的插腳數爲8，然後，此可用於提供串列介面。如果只有配置5個串列介面，則在南性能/低成本晶片中的插腳數可與習知技術中的DRAM比較，當然其優點已於前文中加以説明。此整合 DRAM的優點爲：口 a.提供增強的系統數據頻寬，除了板裝置速度增加外，加構亦已更新。 $ b ·可在系統頻寬的最小衝擊内，移動大量的數據進出多的 I / 0 源。 ' c .可加以配置，以適應！ /〇源中不同的數據遷移率。 d ·可應用快好幾階數據率，且對系統頻寬衝擊最少的方法移動晶片内部中較大的數據方塊。 e .该裝置具所提供功能之較低的插腳計數。 f.由於插腳數降低所以成本較低。 g ·功率耗損很低。 h.此架構可降低進入封包及隨後傳輸之間的等待時間。 1.與習知技術的方法比較起來可互連爲數極多的丨/〇源。 j•系統設計介面幾乎與現在DRAM相同，因此縮小設計循本紙張尺度適财國國 n I n I n — I I I —— ^ 丁._ I I _ U3 、-n I n--- * ^ (請先吣讀背IB-'之注意事項再填寫本頁) ^8222 A7 B7 五、發明説明（28 環 k.對於主記憶體及圖形需要而可更有效率的工# 供聯合記憶體架構。 ®此提對於熟習本技術者可對上述修改提供方法以载τ _ 封包至相似的他種連接埠，且可串列緩衝器，或力σ 同的串列介面或緩衝器開關予DRAM外的其他DRAM裝置，此 ^^在本發明申請專利範圍的精神及觀點内。 ---------t—— (請先閱讀背面之注意事項再填寫本頁) I^ 經濟部中央標準局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims

第85111239號專利申請案中文申請專利範圍修正本(86年5月） 8 8 8 8 -ABCD 修ίiilTC 經濟部中央標準局員工消費合作社印製々、申請專利範圍 1. 一種使用於一系統之改進的動態隨機存取記憶體架構， -----—- 該系統包含一主控制器（如CPU )之系統，該控制器色含平行數據連接埠及一動態隨機存取記憶體（DRAM)，該 DRAM與一共同的系統匯流排介面連結且與其競爭，該改進的DRAM架構包含多連接埠之内部快取存取的 DRAM (AMPIC DRAM)，其包含多個獨立的串列數據介面，各介面經由對應的缓衝器連結於分開的外部I / 0源與内部DRAM記憶體之間；一置於串列介面及缓衝器間的切換模組；及在動態配置下由匯流排主控制器連結串列介面至緩衝器的切換邏輯控軚，該控制器如CPU，適當的時候，對所需要的數據路由能力（routability)進行路由分配之切換動作。 2. 如申請專利範圍第1項之一改進的DRAM架構，其中切換模組包含一或多個多工器或橫桿（cross bar)開關，或其組合。 3. 如申請專利範圍第1項之一改進的DRAM架構，其中該記憶體爲系統的DRAM核心主記憶體。 4. 如申請專利範圍第3項之一改進的DRAM架構，其中該缓衝器爲數據封包缓衝器，且提供一裝置用於在多個主動封包緩衝器及CPU間執行介面存取之裁定（arbitration) 操作，當經由記憶體介面從封包緩衝器中接收或傳輸數據時，則不需要裁定。 5. 如申請專利範圍第1項之一改進的DRAM架構，其中該 DRAM切換模組指定任何緩衝器予申列緩衝器，且在緩衝器及核心DRAM間不需要傳輸數據時的任何中間步本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ---------I------、玎------^ (請先閱讀背面之注意事項箕填寫本頁) A8 B8 C8 D8 318222 々、申請專利範圍驟。 6_如申請專利範固第1項之一改進的DRAM架構，其中各獨立的串列介面具一位元寬度。 7. 如申請專利範圍第6項之一改進的DRAM架構，其中在多個一位元寬串列介面上配置一共同I / 〇源，作爲·連結至共同緩衝器的窄寬度匯流排或連接埠。 8. 如申請專利範圍第7項之一改進的DRAM架構，其中該緩衡器的功能爲當形成一連接埠時，同時介接全部_列介面，且介接配置在同一尺寸上的各緩衝器上，作爲其所連結或駁接的連接埠。 9. 如申請專利範圍第1項之一改進的d R A Μ架構，其中對各介面提供一控制線以控制I / 〇源及串列連接埠間的串列數據流。 10. 如申請專利範園第1項之一改進的dram架構，其中提供多個DRAM晶片，各連接埠連結於匯流排介面及〗/ 〇源串列介面間，且應用一或多個串列介面作爲連接皡。 11. 如申請專利範圍第1項之一改進的DRAM架構，其中至少提供兩經由列寬暫存器連結的兩内部DRAM核心，該介面具有與對應RAS信號循環能力同時進行脈波選衝的列位址。 12. 如申請專利範園第1 1項之一改進的d RAM架構，其中由内部邏輯提供方向控制，使得在完成傳輸後，開始另一傳輸’且所產生的平行列内部轉換介入(parallel r〇w internal transaction intervention(PRITI))持續完成。 13. 如申請專利範園第1 2項之一改進的D RAM架構，其中 -2- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^— (請先閲讀背面之注意事項弄填寫本頁) 訂線· 經濟部中央標準局負工消費合作社印製經濟部中央標準局員工消費合作社印製 A8 S18222 1 々、申請專利範圍提供一裝置，以在此内部轉換期間拒絕近接DRAM核心，而在内部轉換期間允許_列介面傳輸。 14. 如申請專利範圍第1 3項之一改進的D RAM架構，其中兩儲存元件的兩列寬組在該排之間介接，且提供裝置，以應用該操作在各排間的一列上同時存取，並儲存.在儲存元件中，且然後同時寫回數據源。 15. 如申請專利範圍第1 3項之一改進的D RAM架構，其中一儲存元件之一列寬組放在一列寬匯流排介面上，且提供列數據予一儲存排，並在數據寫入該排之後寫入至少另一排中。 16. 如申請專利範圍第1項之一改進的D RAM架構，其中除了分開的-列介面插腳外，尚對位在匯流排介面側的 DRAM晶片提供位址，存取，RAS，CAS，WRITE， WAIT，CMD/DATA 及 MASTER CLOCK插腳；只要在緩衝器及DRAM核心間發生内部傳輸動作，則使用WAIT 信號的CPU不是延遲存取（WAIT)開始操作，即是延遲存取循環，而允許在存取處理之前完成内部傳輸，'當 RAS循環期間，不使用數據線時，將存取之命令控制信號加到數據線上；RAS及CAS線提供核心DRAM存取，而數據線緩衝器數或其他指令資料；且主時脈控制串列介接。 17. 如申請專利範圍第1項之一改進的D RAM架構，該系統適於網路上的應用，該網路包含多個網路猃制器，各網路串聯而與產生的主記憶體DRAM中的一或多個相介接，隨後再連結匯流排介面之一側，且含一連結介面另本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------^------ίτ------0 (請先閲讀背面之注意事項-?填寫本頁) 經濟部中央標準局貝工消費合作社印製 318232 六、申請專利範圍一側的CPU，其中控制及主記憶體之間的數據移動主要爲串列型式，且從網路控制器接收的串列數據作爲將向網路控制器傳輸者儲存在封包緩衝器中，該緩衝器由系統匯流排主CPU指定。 18. 如申請專利範園第1 7項之一改進的D R A Μ架構，，其中，當一網路控制器傳輸數據予第二網路控制器時，爲該網路控制器中之一記憶體連接埠所接收的數據傳輸向對應以DRAM爲基礎的主記憶體，而不需要裁定 (arbitration)或消耗主記憶體頻寬，且應用在得到匯i流排後由封包緩衝器經由在唯一的單次存取中，將該傳輸數據加到對應的DRAM核心中，且將列存取數據提供予 DRAM核心；且其中傳輸向DRAM的封包爲CPU所處理，且再指向網路控制器連接埠，且在裁定後在單次存取中將數據向對應的封包缓衝器傳輸，然後經對應的串列連接埠向該第二網路控制器及其網路傳輸。 19. 如申請專利範圍第i項之一改進的d ram架構，該系統適於圖形/多媒體應用，該應用包含最小設計列數的傳輸’且對記憶體D RAM形成多個顯示串列介面連接棒，隨後再連結該匯流排介面中之一侧，且一 CPU連結匯流排介面的另一側，其中設計連接埠及記憶體間的數據移動主要爲串列型式，且從設計介面接收的_列數據儲存在爲系統匯流排主CPU所指定的封包緩衝器中。 20. 如申請專利範圍第19項之一改進的draM架構，其中提供裝置，以傳輸與數據傳輸操作同數的顯示列數。 21. 如申請專利範圍第17項之一改進的DRAM架構，其中 ^------ίτ------0 (請先閲讀背面之注意事項孑%寫本頁)

318222 A8 68 C8 D8 經濟部中央標準局員工消費合作社印褽申請專利範圍一或多個習知技術中的傳統dram之外部排（沒有串列介面）亦連結匯流排介面。 22. 如申請專利範圍第17項之一改進的dram架構，其中提供一或多個"AMPIC DRAM·，之外部排，且亦連結匯流排介面’並與圖形顯示數據.連接埠形成串列介接。. 23. —種在具有平行數據連接埠的cpu系統中排除DRAM系統頻寬限制的方法，該CPU控制一系統匯流排介面，— 或多個配置有記憶體之DRAM單元或DRAM排單元與該匯流排介面連結，此方法可増加數據傳輸的實質速度，而降低配置的需要，且以較低的成本及較低的電力耗損增加I / 0源，該方法包含應用至少一補充記憶體數據連接崞經對應串列介面介接一外部〗/ 〇源；在Dram内部對各串列介面提供一緩衝器，且提供一置於缓衝器及串列介面間的切換模組；且使得CPU經由動態配置切換模組的切換工作控制至緩衝器之串列介面的連結，而適用於所需要的數據路由能力。 24. 如申請專利範園第23項之方法，其中由多工或橫向切換或兩者而實現切換操作。 25. 如申請專利範圍第2 3項之方法，其中該切換指定緩衝器至任何介面，且在緩衝器及DRAM記憶體之間不需要任何數據傳輸的中間步驟，且裁定緩衝器及Cpu間的匯流排介面存取’但不需要裁定以經由串列介面從缓衝器中接收數據或向其傳輸數據。 26·如申請專利範圍第i項中一改進的DRAM架構，此架構用於一晶片，此晶片包含至少兩排Dram至切換模組和 ---------1------IT------^ (請先閔讀背面之注意事項召填寫本頁)

210X297公釐） A8 B8 C8 D8

申請專利範圍緩衝器；平行的列内部交換介間裝m内部數據列的傳輸及連結，使得至少串列至一1/〇圖形顯示器的_ 排使用另-排’以主要作爲主記憶禮核心，得到CPU存取=或兩排，在該另一排中移動數據，且在平行的列内 t交換介間裝置的控制之下'，在各排間移動數據，·因此提供適於聯合記憶體架構的晶片。 7·種用於具有主控制器的系統中之改進的記憶體單元架構，該控制器如中央處理單元（cpu)，此cpu具有平行數據連接埠及隨機存取記憶體單元，各記憶體單元連結且競相對一共同E流排介面存取，該改進的記憶體單元架構包含多連接埠内部快取記憶體單元，該單元包含多個獨立的串列數據介面，各介面係經對應之緩衝器連結於一分開的外部I / 〇源及内部記憶體之間；一切換模組 -置於串列介面及緩衝器之間，及一切換模組邏輯控制，可經由匯流排主控制器（如該CPU)在一動態配置之下，連結串列介面至緩衝器，以切換路由分配，使其適用於所需要數據之路由能力。 I I I裝 II 訂旅 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）