CN109582226A - 一种高速存储访问逻辑结构及其控制方法 - Google Patents

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Abstract

本发明涉及一种高速存储访问逻辑结构及其控制方法，其包括：数据处理单元、CPU、存储控制器和存储器阵列；数据处理单元进行算法运算，CPU进行算法运算的源数据配置和结果数据读取，存储控制器进行数据处理单元和CPU对存储器阵列的访问控制，存储器阵列中存储数据处理单元的源数据和结果数据。在物联网、云计算等云端服务器应用中，此存储访问逻辑结构用于支持高速和高安全性的算法运算，从而实现云端服务器的算法运算服务在底层硬件运算级的加速。

Description

一种高速存储访问逻辑结构及其控制方法
技术领域
本发明涉及一种高速存储访问逻辑结构及其控制方法。
背景技术
在物联网、云计算等应用中，云端服务器提供着各种算法服务，比如深度学习算法的加速服务、签名和验签中的密码算法运算服务等，为了满足瞬时多则数以万计的算法服务请求，需要云端服务器具有高速的数据处理单元。
设计高速存储访问逻辑结构是实现高速数据处理单元的一种可行方案。在常规数据处理单元的设计中，受限于不同工艺下存储器的规格，存储器的访问位宽一般为32bit或64bit，而算法运算的位宽根据需求不同可能高达几百甚至上千bit，比如国密SM2算法的点乘运算操作数位宽为256bit。支持大位宽数据读取和写入的存储结构不仅可以缩短算法运算的数据加载、保存时间，更为大位宽的算法运算操作提供了实现基础。
本发明以云端服务器为例进行介绍，但不局限于云端服务器应用，其他高速数据处理应用均属于专利保护范畴。
发明内容
本发明提供一种高速存储访问逻辑结构，数据存储采用大位宽操作模式，支持大位宽算法运算，能满足高速性能要求与存储安全性要求。
本发明提供一种高速存储访问逻辑结构的控制方法，实现电路功耗与存储安全性调控。
根据本发明，一种高速存储访问逻辑结构包括数据处理单元(101)、CPU(102)、存储控制器(103)和存储器阵列(104)；数据处理单元(101)进行算法运算，CPU(102)进行算法运算的源数据配置和结果数据读取，存储控制器(103)进行数据处理单元(101)和CPU(102)对存储器阵列(104)的访问控制，存储器阵列(104)中存储算法运算的源数据和结果数据。
在一种高速存储访问逻辑结构中，对于存储器阵列(104)的访问有两种外部接口，分别为CPU(102)的N0位宽接口访问和数据处理单元(101)的N1位宽接口访问，这两种接口的访问在存储控制器(103)中进行仲裁后产生真正的存储器访问逻辑；存储控制器(103)由地址仲裁器(110)、数据仲裁器(111)、时钟仲裁器(112)和安全存储控制器(113)组成。
在一种高速存储访问逻辑结构中，N0的取值为32，N1的取值为32*k，其中k取大于零的自然数。
在一种高速存储访问逻辑结构中，存储器阵列(104)可以采用单体多字存储或多体交叉存储方式，阵列内的每一个存储器均为N2位宽接口访问，N2的取值为32或64，阵列内存储器的数量为m＝N1/N2。
在一种高速存储访问逻辑结构中，地址仲裁器(110)实现CPU(102)和数据处理单元(101)的逻辑地址到存储器阵列(104)中每一个存储器物理地址的映射，为抵抗模板攻击，映射关系在每次公钥运算结束后进行更新。
在一种高速存储访问逻辑结构中，数据仲裁器(111)实现CPU(102)和数据处理单元(101)对存储器阵列(104)的访问数据的选择，选择方式采用逻辑或操作。
在一种高速存储访问逻辑结构中，时钟仲裁器(112)实现CPU(102)和数据处理单元(101)两种访问模式下存储器阵列(104)的工作时钟切换，切换方式为无毛刺时钟切换电路或门控时钟电路。
在一种高速存储访问逻辑结构中，安全存储控制器(113)实现CPU(102)访问模式下对存储器阵列(104)中每一个存储器工作时钟的单独控制，通过控制时钟的开启和关闭可以实现低功耗模式或功耗均衡模式。
根据本发明的另一方面，一种高速存储访问逻辑结构的控制方法如下。
(1)根据访问的片选使能信号确定访问主体。
(2)解析逻辑地址与物理地址之间采用逆序映射关系。
(3)解析实际读取/写入数据与存储器阵列中每个存储器的读取/写入数据映射关系。
(4)当在CPU(102)访问模式下时，可根据安全性和功耗要求之间的权衡，单独控制开启一个或多个存储器的工作时钟。
(5)在算法运算结束时根据外部输入的随机数选择映射关系切换点，更新逻辑地址与物理地址的映射关系，映射方式为以切换点为分界点，高低存储区分别逆序映射。
附图说明
图1是一种高速存储访问逻辑结构示意图。
图2是说明在图1中地址仲裁器与数据仲裁器连接关系的示意图。
图3是说明在图1中时钟仲裁器与安全存储控制器连接关系的示意图。
图4是一种高速存储访问逻辑结构的控制方法示意图
具体实施方式
为了更清楚地描述本发明的技术方案，以下结合附图和具体实施例对本发明进行详细的说明。
如图1所示，一种高速存储访问逻辑结构包括数据处理单元(101)、CPU(102)、存储控制器(103)和存储器阵列(104)，存储控制器(103)由地址仲裁器(110)、数据仲裁器(111)、时钟仲裁器(112)、安全存储控制器(113)组成。
CPU(102)对存储器阵列(104)的访问接口位宽为N0，数据处理单元(101)对存储器阵列(104)的访问接口位宽为N1，存储器阵列(104)中每一个存储器的访问接口位宽为N2，存储器阵列中存储器的个数m＝N1/N2，其中N0的取值为32，N2的取值为32或64，N1的取值为32*k，其中k为大于零的自然数。
数据处理单元(101)可以为深度学习算法运算单元、密码算法运算单元等各种算法运算单元。
存储器阵列(104)可以采用单体多字存储或多体交叉存储方式。
地址仲裁器(110)实现CPU(102)和数据处理单元(101)的逻辑地址到存储器阵列(104)中每一个存储器物理地址的映射，为抵抗模板攻击，映射关系在每次算法运算结束后进行更新。
数据仲裁器(111)实现CPU(102)和数据处理单元(101)对存储器阵列(104)的访问数据的选择，选择方式采用逻辑或操作。
时钟仲裁器(112)实现CPU(102)和数据处理单元(101)两种访问模式下存储器阵列(104)的工作时钟切换，切换方式为无毛刺时钟切换电路或门控时钟电路。
安全存储控制器(113)实现CPU(102)访问模式下对存储器阵列(104)中每一个存储器工作时钟的单独控制，通过控制时钟的开启和关闭可以实现低功耗模式或功耗均衡模式。
如图2所示，地址仲裁器(110)根据访问模式解析CPU(102)访问地址或数据处理单元(101)访问地址，仲裁得到实际访问地址，实际访问地址即为存储器阵列(104)中每一个存储器的物理地址。数据仲裁器(111)根据访问模式解析实际读取或存储的数据与存储器阵列(104)中每一个存储器的映射关系。
如图3所示，时钟仲裁器(112)根据访问模式解析CPU(102)访问时钟或数据处理单元(101)访问时钟，仲裁得到实际的存储器时钟。根据访问模式不同，存储器时钟将在安全存储控制器的作用下分别单独控制存储器阵列(104)中每一个存储器工作时钟的启停。
如图4所示，一种高速存储访问逻辑结构的控制方法分为如下五个步骤：
(1)根据访问的片选使能信号确定访问主体。
(2)解析逻辑地址与物理地址之间的映射关系。
(3)解析实际读取/写入数据与存储器阵列中每个存储器的读取/写入数据映射关系。
(4)当在CPU(102)访问模式下时，可根据安全性和功耗要求之间的权衡，单独控制开启一个或多个存储器的工作时钟。
(5)在算法运算结束时根据外部输入的随机数选择映射关系切换点，更新逻辑地址与物理地址的映射关系，映射方式为以切换点为分界点，高低存储区分别逆序映射。

Claims (13)

1.一种高速存储访问逻辑结构，其特征在于，主要包括：对于存储器阵列(104)的访问有两种外部接口，分别为CPU(102)的N0位宽接口访问和数据处理单元(101)的N1位宽接口访问，这两种接口的访问在存储控制器(103)中进行仲裁后产生真正的存储器访问逻辑；存储控制器(103)由地址仲裁器(110)、数据仲裁器(111)、时钟仲裁器(112)和安全存储控制器(113)组成，地址仲裁器(110)和数据仲裁器(111)配合实现地址映射解析和数据通路选通，时钟仲裁器(112)和安全存储控制器(113)协同进行功耗与安全性能的调控；存储器阵列(104)由m个存储器组成。
2.根据权利要求1所述的一种高速存储访问逻辑结构，其特征在于所述N0位宽接口访问的取值为32，所述N1位宽接口访问的取值为32*k，其中k取大于零的自然数。
3.根据权利要求1所述的一种高速存储访问逻辑结构，其特征在于所述存储器阵列(104)采用单体多字存储或多体交叉存储方式，阵列内的每一个存储器均为N2位宽接口访问，N2的取值为32或64，阵列内存储器的数量为m＝N1/N2，m应为大于零的自然数。
4.根据权利要求1所述的一种高速存储访问逻辑结构，其特征在于所述地址仲裁器(110)实现CPU(102)和数据处理单元(101)的逻辑地址到存储器阵列(104)中每一个存储器物理地址的映射，为抵抗侧信道攻击，映射关系在每次算法运算结束后进行更新。
5.根据权利要求1所述的一种高速存储访问逻辑结构，其特征在于所述数据仲裁器(111)实现CPU(102)和数据处理单元(101)对存储器阵列(104)的访问数据的选择，选择方式采用逻辑或操作。
6.根据权利要求1所述的一种高速存储访问逻辑结构，其特征在于所述时钟仲裁器(112)实现CPU(102)和数据处理单元(101)两种访问模式下存储器阵列的工作时钟切换，切换方式为无毛刺时钟切换电路或门控时钟电路。
7.根据权利要求1所述的一种高速存储访问逻辑结构，其特征在于所述安全存储控制器(113)实现CPU(102)访问模式下对存储器阵列(104)中每一个存储器工作时钟的单独控制，通过控制时钟的开启和关闭可以实现低功耗模式或功耗均衡模式。
8.一种高速存储访问逻辑结构的控制方法，基于权利要求1所述的一种高速存储访问逻辑结构，其特征在于，主要步骤包括：1)判定存储访问的主体为CPU(102)或数据处理单元(101)；2)解析逻辑地址与物理地址的映射关系；3)解析实际读取/写入数据与存储器阵列(104)中每个存储器读取/写入数据的映射关系；4)在CPU(102)访问模式下单独控制每一个存储器的工作时钟启停；5)在算法运算结束时更新逻辑地址与物理地址的映射关系。
9.根据权利要求8所述的控制方法，其特征在于，所述步骤1)，CPU(102)和数据处理单元(101)不会同时访问存储器阵列(104)，根据访问的片选使能信号确定访问主体。
10.根据权利要求8所述的控制方法，其特征在于，所述步骤2)，逻辑地址与物理地址之间采用逆序映射关系。
11.根据权利要求8所述的控制方法，其特征在于，所述步骤3)，实际读取/写入数据与存储器阵列(104)中每个存储器的读取/写入数据映射关系参照随机数进行。
12.根据权利要求8所述的控制方法，其特征在于，所述步骤4)，在CPU(102)访问模式下时，根据安全性和功耗要求之间的权衡，单独控制开启一个或多个存储器的工作时钟。
13.根据权利要求8所述的控制方法，其特征在于，所述步骤5)，逻辑地址与物理地址的映射关系在算法运算结束时根据外部输入的随机数选择映射切换点，分两个半区进行映射。
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