JP5302507B2 - プロセッサアーキテクチャ - Google Patents
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- N個の第1のポート及びJ個の第2のポートを有するマルチポートメモリモジュールであって、N及びJが1より大きい整数である、マルチポートメモリモジュールと、
N個の第1のデータ通信バス及びJ個の第2のデータ通信バスと、
前記N個の第1ポートのうちの対応する一つと、前記N個の第1データ通信バスのうちの対応する一つのデータ通信バス上で通信するN個のハードウェア高速化モジュールであって、前記N個のハードウェア高速化モジュールのうちの第1のハードウェア高速化モジュールが、第1の処理タスクをデータに対して実行して、該データを前記マルチポートメモリモジュールへ前記N個の第1のデータ通信バスのうちの第1のデータ通信バス上で送信し、前記N個のハードウェア高速化モジュールのうちの第2のハードウェア高速化モジュールが、前記データを前記マルチポートメモリモジュールから前記N個の第1のデータ通信バスのうちの第2のデータ通信バス上で受信して、第2の処理タスクを該データに対して実行し、該N個のハードウェア高速化モジュールは、処理タスクを実行している間、前記マルチポートメモリモジュールにおける中間データを格納する、N個のハードウェア高速化モジュールと、
前記J個の第2のデータ通信バスのうちの対応するデータ通信バス上で前記マルチポートメモリモジュールと通信する、J−A個のCPU及びJ−B個のダイナミックランダムアクセスメモリ(DRAM)モジュールと、
共用バスであって、該共用バスは、
第1のバス部と、
第2のバス部と、
前記第1のバス部及び前記第2のバス部と通信するバスブリッジと、
を備えており、
前記N個のハードウェア高速化モジュールが、前記第1のバス部上で第1の速度で通信し、前記J−A個のCPU及びJ−B個のダイナミックランダムアクセスメモリ(DRAM)モジュールが、前記第2のバス部上で第2の速度で通信する、共用バスと、
を備える、データ処理システム。 - 前記データが、ビデオデータ及び制御データのうちの少なくとも一方である、請求項1記載のデータ処理システム。
- 前記N個の第1のデータ通信バスにおける前記第1のデータ通信バス及び前記第2のデータ通信バスのうちの少なくとも一方が、第1のデータ幅を有し、前記J個の第2のデータ通信バスが第2のデータ幅を有する、請求項1記載のデータ処理システム。
- 前記第1のデータ幅は、前記第2のデータ幅より小さい、請求項3記載のデータ処理システム。
- 前記第1のデータ幅は、8ビット及び16ビットのうちの少なくとも一つであり、前記第2のデータ幅は、32ビット、64ビット、及び128ビットのうちの少なくとも一つである、請求項4記載のデータ処理システム。
- 少なくとも一つのサイドバンドプロセッサモジュールを更に備え、
前記少なくとも一つのサイドバンドプロセッサモジュールが、
命令密結合メモリ(ITCM)モジュールと、
プロセッサコアと、
データ密結合メモリ(DTCM)モジュールと、
を備える、請求項1記載のデータ処理システム。 - 前記DTCMモジュールが、前記マルチポートメモリモジュールと、前記DTCMモジュールと前記マルチポートメモリモジュールの間のデータ転送を制御するダイレクトメモリアクセス(DMA)モジュールと、通信する、請求項6記載のデータ処理システム。
- 前記DTCMモジュールが、デュアルポート又はマルチバンクのうちの少なくとも一方である、請求項6記載のデータ処理システム。
- 請求項1記載のデータ処理システムを備える高精細テレビ(HDTV)。
- N個の第1のポート及びM個の第2のポートを有し、N及びMが1以上の整数である、マルチポートメモリモジュールと、
N個の第1のデータ通信バス及びM個の第2のデータ通信バスと、
前記N個の第1のポートのうちの対応する一つと、前記N個の第1のデータ通信バスのうちの対応する一つのデータ通信バス上で通信するN個のハードウェア高速化モジュール及び
前記M個の第2のポートのうちの対応する一つと、前記M個の第2のデータ通信バスのうちの対応する一つのデータ通信バス上で通信するM個のプログラム可能なサイドバンドプロセッサモジュールであって、
前記N個のハードウェア高速化モジュールのうちの一つが、第1の処理タスクをデータに対して実行して、該データを前記マルチポートメモリモジュールへ前記N個の第1のデータ通信バスのうちの一つのデータ通信バス上で送信し、
前記M個のプログラム可能なサイドバンドプロセッサモジュールのうちの一つが、前記データを前記マルチポートメモリモジュールから前記M個の第2のデータ通信バスのうちの一つのデータ通信バス上で受信して、第2の処理タスクを該データに対して実行し、
前記N個のハードウェア高速化モジュールは、処理タスクを実行している間、前記マルチポートメモリモジュールにおける中間データを格納する、
N個のハードウェア高速化モジュール及びM個のプログラム可能なサイドバンドプロセッサモジュールと、
共用バスであって、前記共用バスが、
前記N個のハードウェア高速化モジュール及び前記M個のプログラム可能なサイドバンドプロセッサモジュールと第1の速度で通信する第1のバス部と、
J−A個のCPU及びJ−B個のRAMモジュールと第2の速度で通信する第2のバス部と、
前記第1のバス部及び前記第2のバス部と通信するバスブリッジと、
を有しており、
A及びBが1以上の整数であり、Jが1より大きい整数であり、A+B=Jである、共用バスと、
を備える、データ処理システム。
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