JPS59191186A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は記憶装置の制御方式に関し、特に処理装置（Ｃ
ｅｎｔｒａｌ　　ｐｒｏｃｅｓｓｉｎｇ　ＴＪｎｉｔ　
−ＣＰＵ）からの記憶装置への参照順序を保証する制御
方式％式％ 〔発明の背景〕　　　　゛ ＣＰＵから記憶装置へ発行される記憶参照は、ＣＰＵか
らの発行順番通りに処理される必要がある。このために
は記憶参照を扱かういたる部署においてＦ　Ｉ　ＦＯ（
ｐｉｒｓｔ−ｉｎ　、　Ｆｉｒｓｔ−ｏｕｔ　）の原則
を守って記憶参照要求を処理すれば原則として参照順序
は守られる。

しかるに大型計算機においては処理速度向上のため高速
緩衝記憶装置（Ｂｕｆｆｅｒ　　、９ｔｏｒａｇｅＬＢ
Ｓ）をＣＰＵ内に具備するのが通例であるが、このよう
なＣＰＵの多重処理システムでは第１図に示すような状
況のもとて記憶参照順序が保証されえない場合が発生し
うる。

第１図においてＣＰＵ２は記憶装置の領域Ｘ。

Ｙに対して書き込み要求を５ＴＯＲＥ　　Ｘ　　。

５ＴＯＲＥ　Ｙの順番で発行し、一方ＣＰＵＩは領域Ｙ
、Ｘに対して読み出し要求をＦＥＴＣＨＹ。

ＦＥＴＣＨＸの順序で出す。この時ＦＥＴＣＨＸの要求
はＦＥＴＣＨＹで読み出した領域Ｙの内容が更新されて
いる場合に限る。ここで領域Ｙは領域Ｘへの曹き込み（
５ＴＯＲ，Ｅ）が完了したことをＣＰＵ２からＣＰＵＩ
へ伝達する役目を果たしていることに注意する必要があ
る。

ＣＰＵは前述のとと＜ＢＳを有しているが鳥ここでＣＰ
ＵＩのＢＳＩに着目し、ＢＳＩに領域Ｘが取り込まれて
お９、領域Ｙは取υ込まれていないと仮定する。

ＣＰＵ２側から発行された書き込み要求は記憶装置の内
容を変更するため、書き込みの対象となつた領域がＣＰ
ＵＩ側のＢＳｌに取り込まれていればこの内容も一変更
する必要がある。一般にはＢＳＩの内容を直接変史する
ことはせずに、ＢＳｌの該データを無効にすることによ
、？、ＣＰＵＩから該データへの参照に際しては直接記
憶装置を参照する方式をとっている。これを書き込み要
求によるＢＳの無効化（Ｂ　Ｓ　　ｃａｎｃｅｌ　）と
称す。

上記の仮定より領域ＸがＢＳＩに含まれているから、Ｃ
ＰＵ２からの５ＴＯＲＥ　　ＸによりＢＳＩの該当する
部分が無効化されることになるが、問題はこの１３５ｃ
ａｎｃｅｌがＢＳＩにおいて実行される時期である。

ＣＰＵ１にてＦＥＴＣＨＹを発行するとまずＢＳ１に該
データＹが存在するか否かをＢＡＡＩにて検査する。仮
定からデータＹはＢＳＯに存在しないから直接記憶装置
へ読み出し要求（Ｂｌｏｃｋ、Ｆｅｔｃｈ　　ｌ（、ｅ
ｑＬＩｅｓｔ−ＢＦ　　ＲＥＱＩ　）を出す。

記憶装置においてＣＰＵＩからＢ　Ｆ　ＲＥ　Ｑｌを受
は付けた時点で記憶装置においてＣＰＵ２から発行され
た５ＴＯＲＥ　　Ｙの処理が終了しているとすると、Ｃ
ＰＵＩからのＢＦＲＥＱｌは更新されたデータＹを読み
出すことになる。

ＣＰＵＩではデータＹを記憶装置から読み出した後、そ
の内容が更新されたことを判定して次にＦＥＴＣＨＸを
発行する。（この時でＣＰＵＩはデータＹの内容が更新
されたことからデータＸの内容も更新されていると判断
する） 仮定からデータＸはＢＳＩに存在しているがこのデータ
ＸばＣＰＵＩにおける５ＴＯＲＥ　Ｘが発行される以前
にＢＳＯに取り込まれたものであシＣ，ＰＵ２で発行き
れた５ＴＯＲＥ　Ｘの結果が反映されていない古いデー
タである。ＦＩＦＯの原則から記憶装置では５ＴＯＲＥ
　　Ｙが終了した時点では５ＴＯＲＥ　Ｘの処理も終っ
ている。この５ＴＯＲＥＸによるＢＳｌへのＢ　８　　
Ｃａｎｃｅｌ要求にツイテは、ＢＳ　　Ｃａｎｃｅｌ要
求の発行自体が何らかの理由で待たされているか、ある
いは、５ＴＯＲＥ　ＸによるＢ　Ｓ　　Ｃａｎｃｅｉは
ＢＳＩに対して発行されてはいるが、ＣＰＵ１にてＦＥ
ＴＣＨＸが発行される前にＢＳ０にＥｊ　Ｓ　　Ｃａｎ
ｃｅｌが到着しないといった事象が起きうる。このよう
な場合、ＣＰＵ１ではＢＳＩから古いデータＸをあたか
も新しいデータ（すなわちＣＰＵ２における５ＴＯＲＥ
　Ｘの結果を反映した新しいデータ）と判断してしまう
ことになる。

ＣＰＵ２では５ＴＯＲＥ　Ｘ、５ＴＯＲＥ　Ｙ　を発行
順序通シに実行してお９、記憶装置でも上述したように
ＦＩＦＯで実行されている。一方ＣＰＵＩでもＦＥＴＣ
ＨＹ、ＦＥＴＣＨＸ　を指定された順序金片って実行し
ているにもかかわらず、ＢＳを有するシステムでは５Ｔ
ＯＲＥ　　によるＢＳＣａｎｃｅｌの到着時間の遅延し
だいで上記のような問題が発生しうる。このため、単に
ＣＰＵごとに記憶参照要求の順番を守るだけでは不十分
であシシステム全体で順番を管理することが必要である
。

このような問題が発生する要因の一つはＦＥＴＣＨＹに
より発生した記憶装置へのＢＦＲＥＱ、１の処理時間の
短縮が上げられる。

すなわち従来記憶装置は参照時間の比較的長い記憶素子
を使用しており、これにひきかえＢＳＣａｎｃｅｌ要求
は相対的に短時間で処理されていた。

このためＢＦＲＥＱｌが終了後、データＹの判定が終了
する前に５ＴＯＲＥ　ＸによるＢＳ　　Ｃａｎｃｅｌが
・ＢＳｌに反映されていることが期待できた。

しかるに記憶装置の実効的参照時間を短縮するために記
憶装置を階層化し従来よりもＢＦＲＥＱｌの処理時間が
短縮する方式を導入し、さらにデータＹの判定処理時間
も短縮されてくるにおよんで、Ｂ　Ｓ　　Ｃａｎ（６１
処理に要する時間は従来と変っていないために、相対的
に長時間かかるようになってきたわけである。

〔発明の目的〕

本発明の目的は上述のごとき記憶参照の順序性にかかわ
る矛盾点を除去する制御装置を提供することにある。

〔発明の概要〕

上記に述べた問題点の原因はＣＰＵＩから記憶装置に対
して発行されたＢ　Ｐ’　ＲＥ　Ｑ、　１が記憶装置に
おいて処理される以前にＣＰＵ２から記憶装置に発行さ
れた書き込み要求によるＢＳ　　Ｃａｎｃｅｉが、ＢＳ
Ｉに到着する以前にデータＹの値によってＣＰＵＩ側の
処理が先に進んでしまうことにある。

従がつで本発明の要点はＣＰＵＩからのＢＦＲＥＱＩに
対しそれ以前に発生したＣＰＵ２から書き込み要求によ
るＢＳ　　ＣａｎｃｅｌをＢＦＲＥＱｌが終了する前に
完了させることを保証することにある。

〔発明の実施例〕

以下、本発明の一実施例を第２図〜第７図によシ説明す
る。

第２図はシステム構成の概袂ヲ示す図で、２台ＣＰＵＩ
、２が記憶装置（Ｓｔｏｒａｇｅ　　１Ｊｎｉｔ　−８
Ｕ）３に接続されている。ＣＰＵＩとＳＵ３の接続線群
とＣＰＵ２とＳＵ３の接続線群はまったく同等であるの
でＣＰＵＩとＳＵ３の接続線群のみ示しである。

ＣＰＵ１からＳＵ３に対する接続線は次のようである。

・ＢＦＲＥＱ　１　（Ｌ　１０１　）　：　Ｂ　１ｏｃ
ｋ読み出し要求を示す。

・ＳＴＲ，ＥＱ、１（ＬｉＯ２）：書き込み要求を示す
。

・ＡＤＲＩ　（ＬｉＯ２）：　５ＴＲＥＱ、１．ＢＴＲ
，ＥＱｌに付随するアドレス。

・５ＤＡＴＡＩ（ＬｉＯ２）　　：５ＴＲＥＱ１に付随
する書き込みデータ。

一方ＳＵ３からＣＰＵＩへの接続線は以下のようである
。

・ＲＢＲＤＹＩ（ＬａＯ２）：次の要求の送出を許可す
る信号。

・ＢＥｉ　（ＬａＯ２）：　ＢＦＲＥＱｔ　　の処理が
終了したことを示す。

・ＢＥＷＩ（Ｌ３０３）：　ＢＦＲＥＱＩの処理が終了
したことを示す。上記 ＢＥＩとの相異点は後述 する。

・ＢＤＡＴＡＩ（ＬａＯ２）：ＳＵから抗み出されたデ
ータ。

−ＷＣＮＴＩ　（ＬａＯ２）：　ＢＥＷＩに付随し、Ｃ
ＰＵ１のＢ　Ｓ　　Ｃａｎｃｅｌ　７）Ｅ 例個残っているかを示 す。

・５ＣＡＮＩ（ＬａＯ２）、ＰＣＡＮＩＣＬ３０７）。

ＤＣＡＮＩ（ＬａＯ２）：ＢＳ　　Ｃａｎｃｅｌ、９求
を示す。各Ｃａｎｃｅｌ要求 の相異については後述 する。

働ＮＣＡＮ１（ＬａＯ２）：ＢＳ　　Ｃａｎｃｅｌが生
じなかったことを示す。

（Ｃａｎｃｅｌ要求の１種 、　　である。〕 ・ＣＡＤＲｌ（Ｌ３１０）　　：ＢＳ　　Ｃａｎｃｅｌ
に付随し、Ｃａｎｃｅ　Ｉすべき ＢＳの場所を示す。

第３図ばＣＰＵＩのＢＳ回り概略データ構造を示したも
のである。

読み出し要求：　演算器からの読み出し要求は腺Ｌ１３
１を介してＦＦ１３１に要求信号をセットし、かつ線Ｌ
１１１を介してレジスタＢＦＡＩＯＩにアドレスをセッ
トすることでなされる。ＢＦＡｌｏｌにセットされたア
ドレスは線Ｌ１１５から・セレクタ５ＥＬ１０４に入力
され、ここで選択されると５ＥＬ１０４の出力線Ｌ１１
７を介してセレクタ５ＥＬ１０５へ入力される。ここで
も読み出し要求が選択されるとさらにセレクタ５ＥＬＩ
、０７へ入力され、この出力Ｌ１１９を介してＢＡＡＩ
へ入力される。

ＢＡＡ、１ではＢＳＩに要求されたデータがあるか否を
検査する。要求されたデータがＢＳに存在する場合、線
Ｌ１２１によりＢＳＩに通知し該データを読み出し線Ｌ
１１４を介して演算器へ送出する。また要求されたデー
タが存在しない場合、線Ｌ１２２にテレジス７ＥＲＡ１
１０．ｔ／レジスタＲ，Ａ１１ｌに＠Ｌ１１９にある読
み出し要求アドレスをセットすると同時にＦＦ１３１の
出力を線Ｌ１３２を介してＦＦ１３２にセットする。記
憶装置ＳＵ３へはＦＦ１３２から線ＬＩＯＩを介してＢ
ＦＲＥＱＩを出し、レジスタＳＲ，Ａ１１ｌから線Ｌ　
１０３　ｉ介してアドレスＡＤＨ，１を送出する。

ＳＵ３から読み出しデータは線Ｌ３０４を介しレジスタ
ＢＦＤ１５３にセットされ、ここからセレクタ５ＥＬ１
０６、線Ｌ１２４を通ってＥＳ１０９に書き込まれ、ま
た線Ｌ１１４を経由して演算器に送られる。

読み出しデータの書き込みタイミングについて後述する
。

書き込み要求：　演算器からの壺き込み要求は線Ｌ１３
３を介してＦＦ１３．３に要求信号をセットしかつ、線
Ｌ１１２を介してレジスタＢ５Ａｌ　Ｏ２にアドレスを
、また線Ｌ１１３を介してレジスタＢＳＤ１０３に書き
込みデータをセットすることがなされる。

Ｂ５ＡｌＯ２のアドレスは線Ｌ１１６からセレクタ５Ｅ
Ｌ１０４へ入力され以下読み出しの場合と同じルートを
、たどってレジスフ５ＲＡＩＩＩヘセントする。ただし
この場合はアドレスはＢＲＡＩＩＯへセットする必要は
ない。この間ＢＡＡＩで該データ領域がＢＳＩに含まれ
ているか否かを検出する。

もしＢＳＩに含着れるならば、レジスタＢＳＤ１０３に
格納されている書き込みデータを線Ｌ１２０からセレク
、ＪＳＥＬ１０６を介し、線Ｌ１２４を経由してＢＳＩ
へ書き込む。これと同時にレジスタ５ＲＤ１１２へセッ
トする。

一方ＢＳに書き込みデータ領域が含まれていない場合は
単に書き込みデータを５ＲＤ１１．２ヘセツトするのみ
である。

ＳＵ３に対する要求においてはＦＦ１３４から１Ｌ１０
２ｉ介し−（８ＴＲＥＱ１が、線Ｌ１０３を介してＡＤ
ＲＩ、線Ｌ１０４を介して５ＤＡＴＡＩが送出される。

第４図はＳＵ３の構成を示す図である。ＣＰＵＩ。

ＣＰＵ２からの要求は各々要求制御部（Ｒｅｑｕｅｓｔ
Ｃｏｎｔｒｏｌ　−ＲＣ）　３１　、　３２で受は付け
る。Ｒ，Ｃ３２の動作は基本的にＲＣ３１と同じである
からここでｉ”ｌ：ＲＣ３１に限って述べる。

ＲＣ３１はＣＰＵＩから受付けた要求に従がってＷＵ　
（Ｗｏｒｋ　　Ｓｔｏｒａｇｅ　　Ｕｎｉｔ　）　３３
へｉ求を出す。ＢＦＲＥＱＩ、５ＴＲＥＱ１は各々線Ｌ
３２１゜Ｌ３２２を介して各々ＢＲＱＩ　、５ＲＱＪと
して送出される。線Ｌ３２１．Ｌ３２２が同時にＯｎ状
態になることはない。また要求アドレスは線Ｌ３２３、
書き込み要求Ｓ　ＲＱ、　１に付随する書き込みデータ
は線Ｌ３２４にてＷＵ３３へ送られる。

ＷＵ３３はＢＳと主記憶装置ＭＳの中間に位置する中間
階層記憶装置を有しＣＰＵＩ、ＣＰＵ２からの記憶参照
要求を高速に処理しつるように構成されている。この中
間階層記憶装置をＷｏｒｋ３　ｔｏｒａｇｅ　（ＷＳ　
）と称する。

Ｗ’Ｕ３３ではＲＣ３１とＲＣ３２からの要求が同時に
発生しうるためその競合を解決しその結果をＲＣ３１，
３２およびＤＡＡＣ３４，５ＱＣ３５へ通知する。

線Ｌ３５１はＲＣ３１からの５ＲＱＩがＷＳで処理を開
始したことを示しく５ＴＥＸＩ　）　、線Ｌ３５２はＲ
Ｃ３２からのＳＲＱ、２（線Ｌ６２２で示される）がＷ
Ｓで処理を開始したことを示す（ＳＴＥＸ２）。また線
Ｌ３５３はＲＣ３１からのＢ　ＲＱｌがＷＳで処理を開
始したことを示しくＢＦＥＸＩン、線Ｌ３５４は）４Ｃ
３２からのＢＲＱ２（線Ｌ６２１で示される）がＷＳで
処理が開始されたことを示す（ＢＦＥＸ２．）。

さらに線Ｌ３５６はＲＣ３”１からのＢ　ＲＱｌのＷｓ
での処理が終了したことを示しくＢＦＥＮＤＩ）、また
紳Ｌ３５７はＲ，Ｃ３２からのＢ　ＲＱ、　２がＷＳに
おいて処理完了したことを示す（ＢＦＥ、ＮＤ２）。

ＤＡＡＣ３４ではＣＰＵＩ、ＣＰＵ２から発行された書
き込み要求によって相互に相手ＣＰＵのＢＳに対しＢ　
Ｓ　　Ｃａｎｃｅｌ要求を発行するか否かを決定する。

このためにＤＡＡＣ３４でばＣＰＵＩ。

ＣＰＵ２に各々有しているＢＡＡ−１，ＢＡＡ２の写し
を持っておりこれｆ　Ｄｕｐｌ　１ｃａｔｅｄ　Ａｄｄ
ｒｅｓｓＡｒｒａｙ　（ＤＡＡＩ、ＤＡＡ２　）と称す
ることにする。ＣＰＵＩからの書き込み要求はＣＰＵ２
のＢＡＡ２に対応するＤＡＡ２で検をされ、一方ＣＰＵ
２からの書き込み徴求はＣＰＵＩのＢＡＡＩに対応する
ＤＡＡＩで検査される。

ＤＡＡＣ３４にはＲＣ３１，３２から線Ｌ３２３゜Ｌ６
２３ｉ介してアドレスが入力される。

ＤＡＡｌｆｌこて検査された結果Ｆｉ線Ｌ　３７　］、
　。

Ｌ３７２に反映される。線Ｌ３７１はＣＰＵ２からの書
き込み要求によｐ　Ｂ　Ｓ　　Ｃａｎｃ６１を発行する
必要がある時（これをＣａｎｃｅｌ　　Ｅｘｉｓｔ　　
ＣＥｌと称す）にｏｎとなシ、線Ｌ３７２はＢＳ　　Ｃ
ａｎｃｅｌが必要ないとき（これをＣａｎｃｅｌ　　Ｎ
ｏｔ　　ＥｘｉｓｔＣＮＥｌと称す）にｏｎとなる。

線Ｌ３７３は線Ｌ３７１あるいは線Ｌ３７２に付随し、
ＤＡＡＩで検査が終了したＣＰＵ２からの書き込み要求
の識別番号（ＩＤＮＯ２）である。

（ＳＣ内ではＣＰＵＩ、２から発行される書き込み要求
に対して各ＣＰＵごとに識別番号を付けている。） ＤＡＡＩで検査の結果ＢＳ　　Ｃａｎｃｅｌ要求が必要
であることが判明するとＢＡＡＩのどこをＣａｎｃｅｌ
するかを示すためのアドレスを示す必要があるが、この
アドレスを線Ｌ３１０にのせてＣＰＵ１へ送出する。

ＤＡＡ２における検査の結果は紐Ｌ６７１゜Ｌ６７２．
Ｌ６７３、および線Ｌ６１０に示される。線Ｌ６７１は
ＢＳ　　Ｃａｎｃｅｌ　　が発生しタコと（ＣＦ２）を
示し、線Ｌ６７２はＢ　Ｓ　　Ｃａｎｃｅｌが発生しな
いこと（ＣＮＥ２）を示し、線Ｌ６７３はＣＰＵＩから
の書き込み要求の識別番号（ＩＤＮ０Ｉ）を示す。また
線Ｌ６１０にはＢＡＡ２へのＣａｎｃｅｌ用のアドレス
をのせる。

ＤＡＡＣ３４から出力される線Ｌ３７１．．Ｌ３７２゜
Ｌ３７３．Ｌ６７１．Ｌ６７２．Ｌ６７３は５Ｑｃ３５
へ入力される。また８Ｑ、Ｃ３５にはＣＰＵＩ。

ＣＰＵ２からのＢＰ’ＲＥＱ１，５ＴＲＥＱ、１．ＢＦ
ＲＥＱ２．５ＴＲＥＱ２が線Ｌｌ　０１．Ｌ１０２．Ｌ
２０１゜Ｌ２０２ｅ介して入力される。さらにＷＵ３３
よシＲＣＩ、ＲＣ２からのＢＲＱｌ、ＢＲＱ、２が終了
したことを示すＢＦＥＮＤＩ、ＢＦＥＮＤ２が線Ｌ３５
６．Ｌ３５７を経由して入力される。

ＳＱ、Ｃ３５はＢＲＱＩ、ＢＲＱ２の完了と、書き込み
要求によるＢ　Ｓ　　Ｃａｎｃｅｌの完了との間の順序
を制御する部分である。Ｂ　ＲＱの完了する時期と、Ｂ
　８　　Ｃ’ａｎＣｅｌの有無により、ＣＰＵＩ、２へ
送出されるＣａｎｃｅｌ要求信号は各々３通りあり、Ｂ
ＦＲ，ＥＱの完了を示す信号は２通シ、その他、Ｃａｎ
ｃｅｌ要求が発生しなかったことを示す信号が１つある
。

ＣＰＵＩの場合について見ると ・線Ｌ３０６は５ＣＡＮＩを示しＢＳ　　Ｃａｎｃｅｌ
要求を生せしめた書き込み要求を処理中にＢ　Ｆ　ＲＥ
　Ｑｌが発生しなかったことを示す（Ｓｉｍｐｌｅ　　
Ｃａｎｃｅｌ　）。

［相］線Ｌ３０７はＰＣＡＮＩを示し、Ｂ　Ｓ　　Ｃａ
ｎｃｅｌ要求を生せしめた書き込み要求を処理中にＢＦ
ＲＥＱｌが発生したが、このＢＦＲＥＱＩの処ｊｌＥ終
了する前にＢ　Ｓ　　ＣａｎｃｅｌをＤＡＡ　１にて検
出したことを示す。（ｐｒｅｃｅｄｉｎｇＣａｎｃｅ　
ｌ　） ・線Ｌ３０８はＤＣＡＮＩを示し、ＢＳ　　Ｃａｎｃｅ
ｌ要求を生ぜしめた書き込み要求を処理中にＢＦＲ，Ｅ
Ｑｌが発生しかつ、ＢＳ　　ＣａｎｃｅｌをＤＡＡＩに
て検出する前にＢＦＲＥＱｌの処理が終了した場合のＢ
Ｓ　　Ｃａｎｃｅｌ　要求信号である。（Ｄｅｌ　ａｙ
ｅｄ　　Ｃａｎｃｅｌ　）・線Ｌ　３０２はＢＦＲＥＱ
ｌの処理が完了したことを示すＢＥｌ　（ＢＦＲＥＱＩ
　　ＥＮＤ　）である。

この場合ＢＥＩがＯｎ　になる前にｐｃＡＮｌが発行さ
れている可能性がある。

・線Ｌ　３０３　ｉはＢＦＲＥＱｌの処理が完了したこ
とを示すＢＥＷＩ　（ＢＦＲＥＱＩ　　ＥＮＤ　　ａｎ
ｄＷａｉｔ）である。ＢＥＩとの差は、ＢＥＷＩの場合
は本来ＢＦＲＥＱ１の完了前に終了しているべき書き込
み要求でＤＡＡＩでの処理が終っていないものが存在す
ることを示す。

この場合ｉ−ｊ、ＤｃＡＮ１もしくは次に述べるＮＣＡ
Ｎｌがあとから発生する。

・線Ｌ３０９はＢＥＷＩがＯｎ　　になった後に残った
省き込み要求においてＢＳ　　Ｃａｎｃｅｌが発生しな
かったことケボすＮＣＡＮＩ　（Ｎ。

Ｃａｎｃｅｌ　）　ｆ　９ル。

ｅ線Ｌ３０５はＷＣＮＴＩ　（Ｗａｉｔ　Ｃｏｕｎｔ　
）でＢＥＷＩ　（ＬａＯ２）に付随し、ＢＥＷＩ　　が
ｏｎになった時点でＢＦＲＥＱＯより以前に終了しなけ
ればならない書き込み要求がいくつ残っているかを示す
。

ＣＰＵ２に対する出力も同様でありＬ６０２はＢＦ２、
線Ｌ６０３はＢＥＷ２、線Ｌ６０６は５ＣＡＮ２、線Ｌ
６０７はＰ　ＣＡＮ　２、線Ｌ６０８はり、ＣＡＮ２、
線Ｌ６０９はＮＣＡＮ２、線Ｌ６０５はＷＣＮＴ２であ
る。

またＳＵ３においてはＣＰＵ１．ＣＰＵ２から入力され
る書き込み要求に対して各々ＣＰＵごとに、ＳＣ内での
識別番号を付けるが、このためのカウンタをＳＱ、Ｃ３
５内に有し線Ｌ３８１’５介してＲ，Ｃ３１へ、また線
Ｌ６８１を介してＲ，Ｃ３２へ送っている。

第５Ａ図はＲＣ３１（ＲＣ３２も同様である）の内部構
造を示す図である。

ＢＦＲＥＱｌ、５ＴＲＥＱＩは各々線ＬＩＯ１゜ＬｉＯ
２を介してＦＦ３１１−１．ＦＦ３１２−１にセットさ
れる。これらはいずれか一方のみがＯＮになり、同時に
Ｏｎ　になることはない。

またこれらの要求に付随するアドレス、書き込みデータ
は各々線Ｌ１０３．Ｌｉ０４’に介してレジスタ３１３
−１，３１５−１ヘセツトされる。

さらに要求が書き込み（ＳＴＲＥＱ、１）　　の場合は
ＳＱ、Ｃ３５で生成されｆＣ識別番号ＣＩＤＩ）が線Ｌ
３８１を介してレジスタ３１５−１へ格納される。

このＲ，Ｃ３１はＣＰＵＩからの要求を格納しておくた
めのレジスタ群（要求バッファ）ｆｃ複数持ちうるがこ
こでは３本と仮定した。この要求バッファはＦＩＦＯ（
Ｆｉｒｓｔ　−ｉｎ　）；’１ｒｓｔ　−ｏｕｔ　）　
ノ原則で動作するものとする。

一番下段の要求バッファ（ＦＦ３１ｉ−３゜ＦＦ３１２
−３．レジスタ３．１３−３　、レジスタ３１４−３）
からＷＵ３３へ線Ｌ３２１．Ｌ３２２゜Ｌ３２３．Ｌ３
２４を経由して要求が出されている。

ＷＵ３３にて優先権がとられるとＢＲＱ、１゜Ｓ　ＲＱ
ｌの各々に対しＢＦＥＸＩ、５ＴＥＸＩ　（のいずれか
）が各々線Ｌ３５３．Ｌ３５１にて返されてくる。

線Ｌ３５３．Ｌ３５１は要求バッファ制御回路３１６に
入出され、これらの信号によって要求バッファに格納さ
れている未処理の要求を１つ下段に移動される。（たと
えば要求バッファ３１１−２．３１２−２，３１３−３
，３１４−３，３１５−３に格納されている要求は要求
バッファ３１１−３，３１２−３，３１３−３，３１４
−３゜３１５−３へ移される−　） また要求バッファ制御回路３１６から線Ｌ３０１を介し
てＣＰＵＩへ要求バッファが新しい要求を受は付けるこ
とが可能であることを示す信号ＲＢＲＤＹＩ　（ＲｅＱ
ｕｅｓｔ　　Ｂｕｆｆｅｒ　　Ｒｅａｄｙ　）が出てい
る。ＲＢＲＤＹＩは要求バッファ群の最上段が空き状態
の時、常にｏｎになっている信号である。

第５Ｂ図はＷＵの内部構成を示す図である。

ＲＣ３１，ＲＣ３２からのＢＲＱ、’１（ＬＩＯＩ）。

５ＲＱ１（ＬｉＯ２）、ＢＲＱ２（Ｌ２０１）、ＳＲＱ
、２（Ｌ２０２）はｐｒｉｏｒｉｔｙ回路３３１へ入力
される。またアドレスは線Ｌ３２３．Ｌ６２３を介して
セレクタ５ＥＬ３３２へ、さらに書き込みデータは線Ｌ
３２４．Ｌ６２４を経由してセレクタ５ＥＬ３３３へ入
力される。

Ｒｒｉｏｒｉｔｙ回路３３１では線ＬＩＯＬ、Ｌ１０２
゜Ｌ２０１．Ｌ２０２から入ってくる要求条件とＷＳ３
’３７のビジー状態から優先権をどれに与えルカヲ決定
し、ＢＲ，Ｑｌ、５ＲＱ１．ＢＲＱ２゜Ｓ　ＲＱ２の各
々に対して、ＢＦＥＸＩ　（Ｌ３５３）。

５ＴＥＸＩ　（Ｌ３５１）、ＢＦＥＸ２（Ｌ３５ｊ）。

ＳＴＲ，ＥＱ、２（Ｌ３５２）をｏｎにする。本実施例
においては、これらのいくつかが同時にｏｎになること
はなく、これらのうちの１つのみがｏｎ　になりうる。

それと同時に、Ｒ，Ｃ３１からの要求に優先権を与えた
か、あるいはＲＣ３２からの要求に優先権を与えたかを
線Ｌ３５８に示す。（たとえばＲＣ３２からの要求に与
えた場合にＬ３５８をＯｎにする） 線Ｌ３５８をセレクタ５ＥＬ３３２，５ＥＬ３３３へ入
力され、５ＥＬ３３２では線Ｌ３５８上の信号がｏｆｆ
なら絹Ｌ３２３、信号がｏｆｆＪｚらＬ６２３のアドレ
スを選択し、５ＥＬ３３３では線Ｌ３５８上の信号がｏ
ｆｆなら線Ｌ３２４．１百号がＯｎ　ならＬ６２４のデ
ータを選択する。

Ｌ３６３を介してＷＡＡ３３６へ入力される。

ＢＡＡの場合と同様にＷＡＡ３３６ではＷＳ　３３７に
所望のデータが存在するか否かを検査する。

読み出し要求（ＢＲＱ、１）の場合： ＷＡＡ３３６で所望のデータが存在する場合、線Ｌ３６
０にてＷＳ３３７へ通知し、ＷＳから読み出したデータ
を線Ｌ３０４にのせてＣＰＵＩへ送出する。（ＣＰＵ２
から要求だった場合には線Ｌ６０４に読み出しデータを
のせる。）線Ｌ３６０はｐｒｉｏｒｉｔｙ回路３３１へ
も送られて次の要求の受は付けを可能にする。

ＷＡＡ３３７にて所望のデータが存在しない場合、線Ｌ
３６１にてＰｒｌｏｒｉｔｙ回路３３１とＦＦ３３９、
レジスタ３３８へ送る。レジスタ３３８では線Ｌ３６３
上のアドレス’１ｉＬ３６１上の信号をセット信号とし
てセットし、Ｌ３９２に送出する。

ＦＦ３３９の出力は主記憶への参照要求信号（線Ｌ３９
１）となり、また線Ｌ３９２にて送出されるアドレスは
主記憶への要求アドレスとなる。

主記憶での読み出しが終了すると線Ｌ３９４に、て通知
きれてくるので、Ｐｒｉ’ｏｒｉｔｙ回路３３１では線
Ｌ３５９をｏｎにすることにより、セレクタＬ３３４に
おいてはレジスタ３３８の出力Ｌ３９２を選択するよう
に、また、セレクタ３３５においては線Ｌ３９３を選択
するようにする。線Ｌ３９３上には主記憶から読み出さ
れたデータがのっている。

書き込み要求（ＳＲＱｌ）の場合： 書き込み要求の処理の仕方としては既に知られているい
くつかの方法がめるがここでは通常ストア・スワップ方
式と呼ばれている方法を前提とする。

ＷＡＡ３３６にて書き込みすべきデータの領域がＷＳ　
３３７に含捷れていることが判明した場合、線Ｌ３２４
、セレクタ５ＥＬ３３３、線Ｌ３６４を介しさらにセレ
クタ５ＥＬ３３５から線Ｌ３６５を経由して来た誉き込
みデータはＷＳ　３３７の該データ領域へ書き込みがな
きれる。

ＷＡＡ３３６にて書き込みすべきデータ領域がＷＳ　３
３７に＠まれていないことが判明した場合には、読み出
し要求の場合と同様に主記憶へ読み出し要求を出す。し
かる後に所定のデータ領域を含むデータが主記憶からＷ
Ｓ　３３７へ転送されると、ここへ該書き込みデータを
書き込む。

読み出し要求の場合も書き込み要求の場合も、所定のデ
ータがＷＳ　３３７にないことがＷＡＡ　３３６におけ
る検査で判明した場合、線Ｌ３６１によシｐｒｉｏｒｉ
ｔｙ回路３３１へ通知し、ついて主記憶からの読み出し
が終了したことを示す信号が線Ｌ３９４にてＰｒｌｏｒ
ｉｔｙ回路に入力−１するまｆ、次の新しい要求を受は
付けないようにすることが出来る。（制御が複雑になる
ことを厭わなければ、主記憶へ読み出し要求を出してい
る間もＷＡＡ３３６で新しい要求を受は付けることは可
能であるが、ここでは簡単のため主記憶へ要求を出して
いる間、新しい要求を抑止する方式を採る。） Ｒ，Ｃ３１，ＲＣ３２からの読み出し要求の場合、ｐｒ
ｉｏｒｉｔｙ回路３３１にて優先権が与えられると線Ｌ
３５３あるいはＬ３５４上にそれぞれＢＦＥＸＩ、ＢＦ
ＥＸ２　ｋｏｎ　　にする。この線Ｌ３５３．Ｌ３５４
は読み出し終了検出回路３３ニー１へも入力される。

読み出し終了検出回路３３１−１はＷＡＡ３３６で受け
つけた読み出し要求がいつ終了するかを検出する回路で
ある。ＷＳ３３７での読み出し処理が終了した時点で、
ＲＣ３１からの要求の場合には線Ｌ３５６にＢＦＥＮＤ
Ｉｆｏｎにし、ＲＣ３２からの要求の場合は線Ｌ３５７
ＫＢＦＥＮＤＩをＯｎにする。

ＢＦＥＮＤＩ　（線Ｌ３５６）は線Ｌ３０４にてＷＳ３
’３７から読み出したデータがＣＰＵ１へ転送可能にな
ったことを示し、またＢＦＥＮＤ２　（線Ｌ３５７）は
線Ｌ６０４にてＷ８３３７から読み出したデータがＣＰ
Ｕ２へ転送可能になったことを示す。

第５Ｃ図はＤＡＡＣ３４の漿略構成図である。

ＤＡＡＣ３４はＣＰＵＩに含まれているＢ　Ａ　Ａ、　
１のコピーであるＤＡＡ’ｌと、ＣＰＵ２に含まれてい
るＢＡＡ２のコピーであるＤＡＡ２ｉ有する。

ＤＡＡＩではＣＰＵ２から発行せられた書き込み要求に
付随するアドレスが示すデータ領域が、ＣＰＵＩのＢＳ
ｌに取シ込まれているか否かを検査し、一方、ＤＡＡ２
ではＣＰＵＩから発行せられた書き込み要求に付随する
アドレスが示すデータ領域が、ＣＰＵ２のＢ　Ｓ、２に
取シ込まれているか否かを検査する。

ちなみに、ＣＰＵ２から発行せられた沓き込み要求に付
随するアドレスが示すデータ領域がＢＳＩに取シ込まれ
ているか否かは、直接ＢＡＡｌで検査してもよいが、こ
れではＢＡＡＩで本来処理されるべきＣＰＵＩ側の要求
を不必要に待たせてしまうことになるため、ＢＡＡＩの
写しＤＡＡＩにて検査する方式が有効である。ＤＡＡ２
についても同様のことが言える。

、　　ＲＣ３１から出されたアドレスは線Ｌ３２３にて
レジスタ３４３とレジスタ６４１−１に接続されている
。ＲＣ３１からＷＵ３３に出ている要求が読み出し要求
Ｂ　ＲＱｌで、これに対応してＢＦＥＸＩが線Ｌ３５３
にて通知されてくると線Ｌ３２３上のアドレスはレジス
タ３４３に格納される。一方Ｒ，Ｃ３１からＷＵ３３に
出ている要求が書き込み要求Ｓ　ＲＱｌでこれに対応し
て５ＴＥＸＩが線Ｌ３５１にて通知されてくると線Ｌ３
２３上のアドレスはレジスタ６４１−１に格納式れる。

この時、書き込み要求に付随する識別番号（ＩＤＮ０Ｉ
　）は線Ｌ３２５を介してレジスタ６４２−１にセット
される。

ＲＣ３２からの場合には、読み出し要求（ＢＲｏ。

２）の時、ＢＦＥＸ２　（線Ｌ３５４）がｏｎ　Ｋなる
と線Ｌ６２３上のアドレスがレジスタ６４３へ格納され
、また書込み要求（ＳＲｃ、＋、２）の時、５ＴＥＸ２
　（線Ｌ　３５２　）がｏｎになるとレジスタ３４１−
１へ格納される。この時、書き込み要求に付随する識別
番号＜　ＩＤＮＯ２）は線Ｌ６２５を介してレジスタ３
４２−１ヘセツトされる。

以下ＣＰＵ２の場合について＋ｄ、ＣＰＵＩの場合と同
様であるから、ＣＰＵ１のＢＡＡＩに対応するＤＡＡＩ
の制御についてのみ記述する。

読み出し要求（ＥＩＲＱｌ）の場合： ＷＵ３３でＢ　ＲＱｌに優先権が与えられるとＢＦＥＸ
Ｉ　（線Ｌ３５３）にて線Ｌ３２３上のアドレスがレジ
スタ３４３にセットされる。その後、読み出し終了検出
回路３３１−１（第５Ｂ図）にて、読み出し要求の終了
が検出されると、ＣＰＵ２からの書き込み要求の処理が
一段落したところで線Ｌ３７４にてＤＡＡＥＮＴＲＹｌ
が通知されてくる。

線Ｌ３５６上のＤＡＡＥＮＴＲＹＩはセレクタ５ＥＬ３
４４に入力され、レジスタ３４３から入力を選択して出
力し、レジスタ３４５に格納する。

ＣＰＵＩではＢＦＲＥＱ終了時、終了したばか９のＢＦ
ＲＥＱ、のアドレス７ｉｌ−ＢＡＡＩへ新たに登録する
が、これに対応してＤＡＡｌにても、ＢＲＱｌに付随す
るアドレスをレジスタ３４５からＤＡＡｌへ登録するわ
けである。

書き込み要求（ＢＲｏ２）の場合： ここではＤＡＡＩの制御について述べる。したがって書
き込み要求（はＲＣ３２（ＣＰＵ２）からのものを考え
る。

ＲＣ３２からの書き込み要求に付随するアドレスは線Ｌ
６２３を介してレジスタ３４１−１ヘセツトされる。セ
、ットの契機ハ線Ｌ３５２上に５ＴＥＸ２がＯｎになっ
た時である。

アドレスのレジスタ３４１−１へのセットと同時に線Ｌ
６２５上のＩＤＮＯ２をレジスタ３４２−１へ格納する
。

書き込みアドレス、および識別番号を格納しておくレジ
スタ群はＤＡＡｌでの処理時間に合わせて複数個用意さ
れるのが普通であシ、ここでは３組用意する（アドレス
格納用に３４１−１，３４１−２，３４１−３　、識別
番号格納用に３４２−１゜３４２−２，３４２−３の各
々３組であり、これらはＦＩＦＯの原理で制御される。

） ＤＡＡＩへはレジスタ３４１−３、レジスタ３４２−３
から入力される。アドレスはレジスタ３４５ヘセツトさ
れ、識別番号（はレジスタ３４６へセットされる。

書き込みアドレスはＤＡＡｌにてそのアドレスが既に登
録されているか否を検査する。検査の結果、該当アドレ
スが既に登録され・ている場合、線Ｌ３７１上にＣＥＩ
　（Ｃａｎｃｅｌ　　Ｅｘｉｓｔ）をＯｎにし、かつレ
ジスタ３４８にＤ　Ａ　４１にて該当アドレスが一致し
た場所を示すアドレス（ＣＡ’ＤＲＩ−（、ａｎｃｅｌ
　　Ａｄｄｒｅｓｓ　）を格納し、しかるのちに線Ｌ３
１０にてＣＰＵ１へ送出する。この線Ｌ３１０上のアド
レスはＣＰＵＩのＢＡＡｌにて無効にされるべき個所を
示すアドレスである。

線Ｌ３７１上にＣＥＩがｏｎ　　になると同時に、レジ
スタ３４６にセットされていた識別番号線Ｌ３７３を介
して送出される。

一方ＤＡＡＩにおける検査の結果、書き込みアドレスが
登録されていない時は線Ｌ３７２上にＣＮＥＩ　（Ｃａ
ｎｃｅｌ　　Ｎｏｔ　　Ｅｘｉｓｔ　）　ｉｏｎにする
。

この場合はレジスタ３４８の値は意味をもたない。

ＤＡＡ２からの出力についても同様であって、線Ｌ６７
１はＣＢ２　　（Ｃａｎｃｅｌ　　Ｅｘｉｓｔ　　）ｆ
示し、線Ｌ６７２はＣＨＦ２　（Ｃａｎｃｅｌ　Ｎｏｔ
　Ｅｘｉｓｔ）を示す。また線Ｌ６１０にはＢＡＡ２へ
のＢＳＣａｎｃｅ’ｌ用のアドレス（ＣＡＤＲ２）がの
り、線Ｌ６７３には書き込み要求の識別番号がのる。

第５Ｄ図は５ＱＣ３５の概略ブロック図である。

５ＱＣ３５にはＣ’Ｐ　Ｕ　ｌ用の制御回路と、ＣＰＵ
２用の制御回路が含まれるがここではＣＰＵＩについて
のみ記述する。

ＢＦＣ３５０（Ｂｌｏｃｋ　Ｆｅｔｃｈ　Ｃｏｎｔｒｏ
ｌ　）はＣＰＵＩからの読み出し要求がＳＵａ内に存在
しているか否かを管理する部分である。ここではＣＰＵ
Ｉから線Ｌ１０１によってＢＦＲＥＱＩが入力されると
セットされ、ＷＵ３３から入力されるＢＦＥＮＤＩ　（
線Ｌ３５６）にてリセット嘔れるＦｌｉｐ−Ｆｌｏｐを
有し、このＦｌｉｐ−ＦｌｏｐでＢ　Ｆ　Ｒ，Ｅ　Ｑｌ
がＳＣで処理中でおることを示す。

また、ＢＦＣ３５０にはＢＳＦＣ３８０（後述）からの
出力が線Ｌ４０２−１〜Ｌ４０２−８にて入力される。

これらの線Ｌ４０２−１〜Ｌ４．．０２−８はＢＦＲＥ
Ｑ、１を受は付ける前にＳＵ３で受は付けたＣＰＵ２か
らの書き込み要求が存在するか否かを示している。

１３ＦＣ３５０では線Ｌ４０２−１〜Ｌ４０２−８のい
ずれかがｏｎである時に、線Ｌ３５６上にＢＦＥＮＤＩ
がＯｎ　になると線ＬａＯ２上にＢＥＷＩ（ＢＦ　　Ｅ
ｎｄ　　ａｎｄ　Ｗａｉｔ　）　ｆａｎにする。また線
Ｌ４０２−１〜Ｌ４０２−８のいずれもｏｎでない時に
線Ｌ３５６上のＢＦＥＮＤｌがｏｎ　　になると線Ｌａ
Ｏ２上にＢ　Ｅ　１　（ＢＦ　　Ｅｎｄ　）をｏｎ　　
にする。

ＢＦＣ３５０からは線Ｌ４００にてＣＦＣ３９０（後述
）へＢＦＲＥＱｌを処理中であることを示すＢＦＦＬＡ
ＧＩを送る。

１だＢＦＣ３５０では線Ｌ３５６上のＢＦＥＮＤＩと、
ＣＦＣ３９０から出力される線Ｌ３０８゜Ｌ３０９を入
力して、ＤＡＡＩに新しいアドレス（ＢＦＲＥＱ、１に
よる）を登録すべきタイミングを示すＤＡＡＥＮＴＲＹ
Ｉを線Ｌ３７４に出す。

５ＦＣ３６０（Ｓｔｏｒｅ　　Ｂ；”ｌａｇ　　Ｃｏｎ
ｔｒｏｌ）は線Ｌ２０２を介してＣＰＵ２より書き込み
要求５ＴＲＥＱ２を受け、ＳＵ３中で処理または処理待
ち中の書き込み要求の存在を管理する。ここではＳＵａ
中には最大８ケまでの書き込み要求を保持できるとして
８個の書き込み要求がそれぞれに対してｐｌｉｐ　−ｐ
ｌｏｐを用意し、その出力ＳＥＩ−８　（Ｓ　ｔｏｒｅ
　　Ｅｘｉｓｔ）が線Ｌ　４０１−１〜Ｌ４０１−８に
出力される。

線Ｌ　３７１上ノＣＥ　１　ｈルイｄｔＪＬ　３７２上
のＣＮＥｌはＯＲ回路４６０へ入力−され、この出力線
Ｌ４６１が５Ｆｃ３６ｏへ入力されると、線Ｌ３７３上
に示される識別番号に対応する書き込み要求の処理が終
了したとみなされて、８個のうちの１個がリセットされ
る。

ＢＳＦＣ３８０（ＢＦＲＥＱ　ｗｉｔｈ　　ｓｔｏｒｅ
Ｆｌａｇ　Ｃｏｎｔｒｏｌ　）ばＢＦＲＥＱｌがＯｎ　
に、？）た時点で、それ以前に受は付けたＣＰＵ２から
の書き込み要求が存在するが否かを管理する。そのため
にＳＩｉ’Ｃ３６０Ｊ：すＳＥ　１−８に線Ｌ４０１−
１〜４０１−８を介して久カし、さらに線ＬＩＯＩにて
ＢＦＲＥＱＩを入力する。

１３８Ｆ０３８０でＵＳＦＣ３６０と同ｉＫ、ｓｃ内で
保持しうる８個の書き込み要求の各々に対して８１固の
Ｆｌ＋ｐ　　Ｆｌｏｐ　　ｋ有し、ＢＦＲ’ＥＱ１が入
力された時点で処理中あるいは処理待ちの書き込み要求
に対応するＦｌｉｐ−ｐｌ□ｐ　　をセットする。この
出力はＳ　Ｂ　Ｆ　１〜８　（Ｓ　ｔｏｒｅ　　Ｂｅｆ
ｏｒｅＦｅｔｃｈ）として線Ｌ４０２−１〜４０２−８
に出る。これらのＦ　］　＋ｐ　　ｐｌ　ｏｐ　　のリ
セットはＳＦ’Ｃ３６０におけるＦｌｉｐ　−Ｆｌｏｐ
　のリセット条件と同じで、線Ｌ４０１上の信号（ＤＡ
ＡＩでの検査が終了したことを示すンがｏｎ　Ｋなった
時、線Ｌ３７３上の識別番号に示される番号のＦｌｉｐ
−Ｆｌｏｐをリセットする。

ＣＦＣ３９０（Ｃａｎｃｅｌ　Ｆｌａｇ　Ｃｏｎｔｒｏ
ｌ　）はＤＡＡ１７５−ラノＣＥ　１　（ＭＬ　３７１
　）、ｃＮＥｌ（線Ｌ３７２）を受けて、ＣＰＵＩのＢ
ＡＡＩへのＢＳ　　Ｃａｎｃ６１要求を制御する部分で
ある。

ＣＤＩあるいはＣＮＥｌが何番目の書き込み要求に対応
しているかは線Ｌ３７３上の識別番号で示される。

また書き込み要求の存在の有無は線Ｌ４０１−１〜Ｌ　
４０１−８にて示され、さらにこれらの書き込み要求が
ＢＦＲＥＱｌの受は付は以前からＳＵ３にあったか否か
は線Ｌ４０２−１〜Ｌ４０２−８にて示される。ＢＦＲ
，ＥＱｌの処理の終了は、線Ｌ４００にで通知される。

ＣＦＣ３９０の出力は線Ｌ３０６にてＳＣ’ＡＮＩ。

ＬａＯ２でＰＣＡＮＩ、ＬａＯ２でＤＣＡＮＩ。

ＬａＯ２でＮＣＡＮＩを示す。これら４本のＢＳＣａｎ
ｃｅｌを示す信号線については後述される。

第６Ａ図はＢＦＣ３５０の詳細ブロック図である。

ＣＰＵＩからのＢＦＲＥＱ、１は線Ｌ１０１により入力
されＦＮｐ−ｐｌｏｐ３５１のセット端子に接続される
。このｐｌｉｐ−Ｆｌｏｐ３５０は５ＣｔＣてＢＦＲ，
ＥＱｌを処理中であることを示すもので線Ｌ３５６にて
入力されるＢＦＥＮＤＩでリセットされる。この出力は
線Ｌ４００にてＢＦＦＬＡＧＩとしてＣＦＣ３９０へ送
られる。

線Ｌ４０２−１〜Ｌ４．０２−８はＯＲ回路３５５に入
力され、ＢＦＲＥＱｌを受は付ける以前にＳＣ内に保持
されていた書き込み要求が１つでも存在するか否かを検
査する。この結果は該ＢＦＲＥＱ１が終了した時に出力
するべき信号に反映される。すなわち、Ｌ４０２−１〜
Ｌ４０２−８のいずれか１つでもＯｎになっていると、
線Ｌ３５６上のＢＦＥＮＤＩがｏｎになった時ＡＮＤ回
路３５８の出力がＯｎになｐ　ＦＪ　１ｐ−Ｆｌｏｐ　
３５３にセットされる。Ｆｌ　１ｐ−Ｆｌｏｐ　３５３
の出力は線Ｌ３０３にてＢＥＷＩ　（ＢＦＲＥＱＥＮＤ
　　ａｎｄ　Ｗａｉｔ）としてＣＰＵＩへ送り出きれる
。

一方、Ｌ４０２−１〜Ｌ４０２−８のいずれもＯｎでな
いとＯＲ回路３５５の出力の否定がＡＮＤ回路３５７に
入力される。このＡＮＤ回路３５７にはＥＦＥＮＤＩ　
（線Ｌ３５６）も入力され、その結果ｆｉ　Ｆｌ　１ｐ
−ＦＩＯｐ３５２に反映される。Ｂ”１ｉｐ−Ｆｌｏｐ
　３５２の出力は線ＬａＯ２上のＢＥＩ（ＢＦ−ＥＮＤ
）となる。

ＢＥＩはＢＦＲＥＱｌの処理が終了し、かつその時点に
おいて少なくともＳＵａ内にはＢＦＲＥＱＩの処理を完
了させる前に、終了するのを待たねばならない書き込み
要求が存在しないことを示す。

一方、ＢＥＷＩは、ＢＦＲＥＱｌの処理がＳＵ３で終了
した時点で、未処理の書き込み要求が存在することを示
す。従がってＣＰＵＩ側ではＥＥＷｌを受は取っても厘
ちにＢ　Ｆ　Ｒ，Ｅ　Ｑ、　１の処理を完了させるので
はなく、未処理の書き込み要求が全て完了するのを待つ
必要がある。

線Ｌ４０２−１〜Ｌ４０２−８はＯＲ回路３５５へ入力
されると同時に計数回路３５９に入力される。計数回路
３５９では線Ｌ４０２−１〜Ｌ４０２−８のうちＯｎに
なっている線の数をカウントしレジスタ３５４に格納す
る。レジスタ３５４へのＬ３０５を介してＷＣＮＴＩと
してＣＰＵＩへ送シ出される。ＣＰＵＩではＢＥＷＩを
受は取った時、このＷＣＮＴＩの値を見て、この値が示
す個数の書き込み要求が処理され終るまで待つことにな
る。

Ｆｌｉｐ−Ｆｌｏｐ　３５２の出力がｏｎ　（７）時、
コノ出力線Ｌ３０２はＯＲ，回路３５９−５を経由して
線Ｌ３７４上にＤＡＡＥＮＴＲＹｌｆｏｎにする。（こ
の時はＢＦＥＮＤＩと同時にＤＡＡＩに新しいアドレス
登録してもよい。） 一方Ｆｌ　１ｐ−ＦＩＯｐ３５３の出力がｏｎになった
と＠、ＤＡＡＩへの新しいアドレスの登録はレジスタ３
５４に格納されている値が「０」になるまで待たねばな
らない。

このためレジスタ３５４０出力１ｄｒ−１カウンタＪ３
５９−３へ入力される。線Ｌ３０８よりＤＣＡＮＩ、あ
るいは線Ｌ３０９よ、！１）ＮＣＡＮＩがＯＲ回路３５
９−２を介し入力されると［−１カウンタＪ３５９−３
？ｉ−起動し、レジスタ３５４の値を「１」ずつ減じて
いく。

その結果レジスタ３５４の値が「０」になるとデコーダ
ＤＥＣ３５９−１で値「０」をデコードした時にｏｎ　
になる線が起動され、この線はＡＮＤ回路３５９−４へ
入力されてＦｌｉｐ−Ｆｌｏｐ　３５３の出力とアンド
される。この結果はＯＲ回路３５９−５を経由して線Ｌ
３７４に反映きれてＤＡＡＥＮＴＲＹＩをｏｎとする。

第６Ｂ図は５ＦＣ３６０の詳細ブロック図である。

ＣＰＵ２から書き込み要求ＳＴＲ，ＥＱ２が線Ｌ２０２
によって入力されると、この信号はＡＮＤ回路３６２−
１〜３６２−８へ接続される。これらのＡＮＤ回路３６
２−１〜３６２−８のもう１方の入力にはレジスタ３６
５の出力をデコーダ３６６でデコードされた信号が接続
される。すなわち、レジスタ３６５の出力値「ｎ」をデ
コードした信号線をｌ）ｎとすると、ＤＯはＡ　Ｎ、　
Ｄ回路３６２−１へ接続され、ＤｌはＡＮＤ回路３６２
−２へ、以下同様にしてＤｌはＡＮＤ回路３６２−８へ
接続される。

ＡＮＤ回路３６２−１〜３６２−８の出力はＦｌｉｐ−
Ｆｌｏｐ　３６１−１〜３６１−８のセット端子へ接続
される。これらのＦｌｉｐ−ＦｌｏｐはＳＵ３に誉き込
み要求が入力されてから、ＤＡＡＩにおける検査が終了
する捷で保持されるもので、それらの出力は線Ｌ４０１
−１〜Ｌ４０１−８上にＳ　Ｅ　１〜Ｓ　Ｅ　８　（５
ｔｏｒｅ　　Ｅｘｉｓｔ　）として示される。

上記Ｆｌ　１ｐ−Ｆｌｏｐ３６１−１〜３６１−８のリ
セット条件は次のように作られる。

線Ｌ４６１はＤＡＡｌでの検査の結果ＣＥＩとＣＮＥｌ
のＯＲしたものであり、ＤＡＡＩでの検査の終了を示す
信号であり、これに付随する情報としてどの書き込み要
求の検査が終了したかを線Ｌ３７２上の識別番号で示す
。線Ｌ３７２上の値をデコーダ３６４でデコードした結
果は、値「０」のデコード線をＡＮＤ回路３６３−１、
値「１」のデコード線をＡＮＤ回路３６３−２へという
具合に接続される。線Ｌ４６１はＡＮＤ回路３６３−１
〜３６３−８のすべてに入力される。これらＡＮＤ回路
３６３−１〜３６３−８の出力がＦｌｉｐ−Ｆｌｏｐ　
３６１−１〜３６１−８の各々のリセット端子へと入力
される。

一方レジスタ３６５はＳＵ３に新たに入力されてくる書
込み要求に割９合てられるべき識別番号を保持している
。この出力は線Ｌ６８１にて出力されＲＣ３２へ入力さ
れる。この値は新しいＳＴＲ，ＥＱｌが入力されてくる
たびに「＋１カウンタ」３６７にてカウントアツプされ
る。この値は本発明ではＯ〜７の間でラップアラウンド
する。

第６Ｃ図はＢＳＦＣ３８０の詳細ブロック図である。

５ＦＣ３６０の出力ＳＥＩ〜８は線Ｌ４０１−１〜Ｌ４
０１−８を介してＡＮ’Ｄ回路３８２−１〜３８２−８
へ入力される。これらのＡＮＤ回路にはＣＰＵＩからの
ＢＦＲＥＱｌが線Ｌ１０１を介し。

て入力されており、その出力は各々Ｆｌｉｐ　−Ｆ１ｏ
ｐ３８１−１〜３８１−８のセット端子へ接続されてい
る。

ｐｌｉｐ−ｐ　ｔｏｐ　３８１　１〜３８１−８のうち
ｏｎになったＦ　Ｉ　１ｐ−Ｆ　ｔｏｐ　ｉｌ″ｊ：？
ｃれに対応する番号を識別番号とする書き込み要求がＢ
ＦＲＥＱ１受付は時において、それより以前に受は付け
られており、かつまだＤＡＡＩでの検査が終了していな
いことを示す。これらのｐｌｉｐ−ｐｌｏｐの出力ば５
ＢＦ１〜８　（Ｓｔｏｒｅ　　１３ｅｆｏｒｅ　　、ｐ
ｅｔｃｌｌ）としてＣＦ’Ｃ３９０およびＢＦＣ３５０
へ送出畑れる。

Ｆｌｉｐ−Ｆｌｏｐ３８１−１〜３８１−８のリセット
条件は５ＦＣ３６０におけるＦｌｉｐ−Ｆｌｏｐ群３６
２−１〜３６２−８のリセット条件と同じである。

線Ｌ４６１にてＤＡＡｌにおける誉き込み要求の検査が
終了したことが示されると線Ｌ３７２を介して送られて
くる識別番号をデコーダＤＥＣ３８４にてデコードし、
その結果をＡＮＤ回路３８３−１〜３８３−８に入力す
る。デコーダで値「０」をデコードした線はＡＮＤ回路
３８３−１へ、値「１」をデコードした線はＡＮＤ回路
３８３−２へという具合に接続される。

ＡＮＤ回路３８．３−１〜３８３−８には線Ｌ４６１も
接続されておシ、これらの出力がＦｌｉｐ−Ｆｌｏｐ３
８１−１〜３８１−８のリセット端子に入力される。

第６Ｄ図はＣＦＣ３９０の詳細ブロック図である。

ここでは５ＦＣ３６０あるいはＢＳＦＣ３８０において
存在する各々８個のｐｌ　１ｐ−Ｆ　ｌｏｐ　（これら
は書き込み要求の状態を示す）に対して制御回路が８組
（３９１〜３９８）存在する。

制御回路３９１には線Ｌ４０１−１を介してＳＥＩ、線
Ｌ４０２−１を介して５ＢＦＩ、線Ｌ４００を介してＢ
ＦＦＬＡＧ１線Ｌ３７１を介してＣＥｌ、線Ｌ３７２を
介してＣＮＥｌが入力される。また、ＣＥｌあるいはＣ
ＮＥｌに付随する情報としての識別番号が線Ｌ３７３’
に介してデコーダＤＥＣ４１０に入力され、ここで値「
０」をデコードした線が制御回路３９１へ入力されてい
る。

制御回路３９２にはＢＦＦＬＡＧ、ＣＥｌ。

ＣＥＮｌは制御回路３′９１と同様に入力される。

また線Ｌ４０１−２を介してＳＦ３、線Ｌ４０２−２を
介して５ＢＦ２を入力しておシ、まｆ？：、ＤＥＣ４１
０での値「１」をデコードした線を入力している。

以下制御回路３９３〜３９８でも同様の入力情報がある
。

以下制御回路３９１について述べる。

制御回路３９１にはＡＮＤ回路４００，４０１゜４０２
．４０３とおよびこれらのＡＮＤ回路の出力を入力とす
るＦｌ　１ｐ−Ｆｌｏｐ　４０４　、４０５　。

４０６．４０７がある。

ＡＮＤ回路４００には、ＤＥＣ４１０の値「０」をデコ
ードした線、ＣＥＩＣ線Ｌ３７１）、５ＥＩ（線Ｌ４０
１−１）および５ＢＦＩ　Ｃ線Ｌ４０２−１）の否定が
入力されている。このＡＮＤ回路ＵＤＡＡＩでの検査の
結果、Ｂ　Ｓ　　Ｃａｎｃｅｌが発生した時に、５ＢＦ
１であるからＢ　Ｆ　ＲＥ　Ｑｌが存在しなかったこと
を示しており、したがってこの出力Ｆｌｉｐ−Ｆｌｏｐ
にセットした後のｐｌｉｐ−Ｆｌｏｐの出力は単純なり
　Ｓ　　Ｃａｎｃｅｌを要求する信号（Ｓｉｍｐｌｅ　
　Ｃａｎｃｅｌ　Ｉ　　５ＣＡＮＩ）となる。

ＡＮＤ回路４０１にはＤＦ、Ｃ４１０の値「０」をデコ
ードした線、ＣＥＩ（線Ｌ３７１）、５ＢＦＩ（線Ｌ４
０２−１）、ＢＦＦＬＡＧ　（線Ｌ４００）が入力され
ている。このＡＮＤ回路は、この書き込み要求はＢＦＲ
ＥＱｌの発生する前からＳＣ内にあり、かつ、ＢＳ　　
Ｃａｎｃｅｌが発生した時にまたＢＦＲＥＱ、１の処理
がまだ終了していないこと、（あるいはＳＣにおいて受
は付けた順序逆りに処理が終ったことを示していると言
ってもよい）を示している。

このＡ　Ｎ　Ｄ回路４０１の出力はｐｌｉｐ−ｐｌｏｐ
４０５にセットされ、その出力は線Ｌ３０７を介してＰ
ＣＡＮｌとしてＣＰＵＩへ送られる。Ｐ　ＣＡＮｌはＣ
ＰＵＩ側においては５ＣＡＮＩと同様に扱かわれる。

ＡＮＤ回路４０２にはＤＥＣ４１０の値「０」をデコー
ドした線、ＣＥＩ（線Ｌ３７１）、５ＢＦＩ（線Ｌ４０
２−１）、ＢＦＦＬＡＧ　（線Ｌ４００）の否定が入力
されている。このＡＮＤ回路４０２では、ＢＦＲＥＱｌ
が発生する前にＳＵ３に存在した書き込み要求に対して
ＢＳ　　Ｃａｎｃｅｌが発生した時点においてＢ　Ｆ　
ＲＥ　Ｑｌの処理が既に終了していたことを示す。

このＡＮＤ回路４０２の出力はＦｌｉｐ−Ｆｌｏｐ４０
６にセットされ、このＦｌｉｐ−Ｆｌｏｐ４０６の出力
が擦ｒ、３ｏｓを介してＤＣＡＮＩ　（Ｄｅｌａｙｅｄ
Ｃａｎｃｅｌ　）としてＣＰＵ１へ送られる。

ＤＣＡＮＩがＯｎになる時それ以前にＢ　Ｆ　ＲＥ　Ｑ
ｌの処理が終っているから、そのことを示す信号がＢＦ
Ｃ３５０より線Ｌ３０３を介してＢＥＷＩ（ＢＦ　　Ｅ
ＮＤ　　ａｎｄ　　Ｗａｉｔ　）として送られテイル。

またＢ　Ｆ　ＲＢ　Ｑｌの処理終了前に本来終っていな
ければならない書き込み要求がいくつ残っているかは線
Ｌ３０５にてＢＦＣ３５０よりＣＰＵＩへ送出されてい
る。

ＡＮＤ回路４０３にはＤＥＣ４１０で値「ｏＪをデコー
ドした線、５ＢＦＩ（線Ｌ４０２−１）、ＢＦＦＬＡＧ
　（線Ｌ４００）（７）否定、ＣＮＥＩ　Ｃ線Ｌ３７２
）が入力されている。

一般に書き込み要求をＤＡＡｌで検査した結果、ＢＳ　
　Ｃａｎｃｅｌ、が発生しないことが判明すればＣＰＵ
Ｉに対しては何もする必要がない。しかし、Ｂ　Ｆ　Ｒ
Ｅ　Ｑ、　１の終了時に未処理の書き込み要求が残って
いる場合（ＢＥＷ１＝ｏｎ）、未処理の書き込み要求が
すべて終らないと、ＣＰＵ１におけるＢＦＲ，ＥＱ、１
の完了処理を始められない。そのために、このような状
況においてはＢｓｃａｎｃｅｌが発生し得えない場合で
も、「未処理の書き込み要求が検査の結果、ＢＳ　　Ｃ
ａｎｃｅｌ不要であって、未処理の簀き込み要求が１個
減った」ことを通知する必要がある。

ＡＮＤ回路４０３の出力は上記の「未処理の書き込み要
求の１つがＢ　Ｓ　　Ｃａｎｃｅｌ不要であったことが
判明した」ことを示すもので、Ｆｌｉｐ−Ｆｌｏｐ　４
０７にセットされた後、線Ｌ３０９を介してＮＣＡＮＩ
　（Ｎｏ　　Ｃａｎｃｅｌ　）　テＣＰ　ＴＪ　ｌ　ヘ
送られる。

ちなみにＩ）ＣＡＮｌ、（線Ｌ３０８）は「未処理の１
＝き込み要求の１つでＢＳ　　Ｃａｎｃｅｌが発生した
こと」を示すものである。

制御回路３９１，３９２．・・・・・・、３９８からは
各々４本の出力が出ているが、これらはＳ　ＣＡＮ　１
　。

ＰＣＡＮＩ、ＤＣＡＮＩ、ＮＣＡＮＩとしてＯＲされて
最終的には計４本がＣＰＵＩへ送られる。（図中ではワ
イヤード、ＯＲした形式で書いである。）Ｂ　Ｆ　ＲＥ
　Ｑ、　１の終了処理およびＢ　Ｓ　　Ｃａｎｃｅｌ処
理について、第３図に戻って記述する。

ＢＦＲＥＱ、１の終了処理： Ｂ　Ｆ　ＲＥ　Ｑ、　１の終了は緋Ｌ３０２（ＢＥＩ）
、あるいは線Ｌ３０３　（ＢＥＷＩ　）によって通知さ
れてＢ　ＣＣ１５４（ＢＳ　　（：’ａｎｃｅｌ　　Ｃ
ｏｎｔｒｏｌ　）に入力される。

ＢＥＩがＯｎの場合はこの信号がＢＣＣ１５４に入力さ
れる以前にＣＰＵＩに到着したＢＳＣａｎｃｅｌ　要求
（これらの信号もＢＣＣ１５４に入力される）がすべて
ＢＡＡＩに反映され終ってから有効になる。

一方ＢＥＷ１＝ｏｎの場合は、この信号がＢＣＣ１５４
に到着する以前にＢＣＣ１５４で受けつけたＢ　Ｓ　　
Ｃａｎｃｅｌ要求、およびＢＥＷＩの到着後にＤＣＡＮ
ＩあるいはＮＣＡＮＩで通知さ汎てくるＣａｎｃｅｌ要
求（この場合はその数が線Ｌ３０５で通知されている。

）を全て処理され、終ってから有効になる。

ＢＦＲＥＱ、１の終了処理は線Ｌ１５４上にＢＦＥＮＴ
ＲＹをｏｎ　にすることによって開始される。線Ｌ１５
４はセレクタ５ＥＬ１０６および５ＥＬ１０７に入力で
れて、５ＥＬ１０６でＳＵから線Ｌ３０４’に経由して
送られてくるデータを選択して出力線Ｌ１２４に出す。

また５ＥＬ１０７ではレジスタＢＲＡ１４０の出力線Ｌ
１２３を選択しＢＡＡｌに登録する。ＢＲＡＩＩＯはＢ
　Ｆ　ＲＥ　Ｑｌを発生せしめた要求アドレスを保持し
ている。

その後ＢＣＣ１５４よシ線Ｌ１５５を介してＮＥＸＴＲ
ＥＱがＯｎになる。線Ｌ１５５はセレクタ１０５へ入力
され、入力のうち線Ｌ１１７上のアドレスを選択するこ
とによシ、次の要求の処理を開始する。

ＢＳ　　Ｃａｎｃｅｌ　ノ処理： Ｓ　Ｕ’３からのＢ　Ｓ　　Ｃａｎｃｅｌ要求（ＳＣＡ
Ｎ’ｌ。

ＰＣＡＮＩ、ＤＣＡＮＩ、ＮＣＡＮＩ）は線Ｌ３０６゜
ＬａＯ２，ＬａＯ２，ＬａＯ２を介してＢＣＣ１５４に
入力される。さらにＢＥＷＩに付随するＷＣＮＴＩも線
Ｌ３０５を介して入力される。

ＢＳ　　Ｃａｎｃｅｌ　に伴なうＣａｎｃｅｌアドレス
は線Ｌ３１０を介してレジスタＢＣＡＩ５１へ格納すれ
る。Ｃａｎｃｅｌアドレスを格納しておくバツファ−レ
ジスタ群はここでは簡単のため２個もつとした。

（この個数はここで述べている制御方式に依存しない。

） ＢＳ　　ＣａｎｃｅｌアドレスはレジスタＢＣＡ１５１
からレジスタＢＣＡ１５２へ転送され、瞭Ｌ１５５に示
されるＮ　Ｅ　Ｘ　Ｔ　ＲＥ　Ｑ、がＯｎでない時、Ｂ
ＣＡ１５２の出力ＩＪＬ１５２上のアドレスはセレクタ
５ＥＬＬ０５にて選択される。ついで５ＥＬ１０５の出
力線Ｌ１１８はセレクタ５ＥＬ１０７で選択され（線Ｌ
１５４のＢＦＥＮＴＲＹばこの時Ｏｎ　　ではない。）
線Ｌ１０９を介してＢＡＡＩに入力されてＢＳ　　Ｃａ
ｎｃｅｌ要求が実行される。

ＢＳ　　Ｃａｎｃｅｌの終了は線Ｌ１５６にてＣＡＮＥ
ＮＤをＢＣＣ１５４へ通知される。

第７図はＢＣＣ１５４の詳細ブロック図である。

ＳＵ３からノＢＳ　　Ｃａｎｃｅｌ要求５ＣＡＮＩ。

ＰＣＡＮＩ、ＤＣＡＮＩ、ＮＣＡＮＩ　は各々線Ｌ３０
６゜ＬａＯ２，ＬａＯ２，ＬａＯ２を介して入力され、
そのうちＬ　−３０６、Ｌ　３０７　、　Ｌ　３０８は
各々Ｆｌｉｐ−Ｆｌｏｐｌ　６１−１　、　１６２−１
　、　１６３−１に接続されている。

また勝Ｌ３０９で示をれるＮＣＡＮＩは「−１カウンタ
Ｊ１６７へ接続されて、レジスタ１６６の値を「−１」
するための１つの契機となる。

Ｆｌｉｐ−Ｆｌｏｐｌ　６１−１．１６２−１　、１６
３−１はＢＳ　　Ｃａｎｃｅｌアドレスを保持するレジ
メタＢＣＡ１５１に対応し、またＦｌ、１ｐ−Ｆｌｏｐ
ｌ　６１−２，１６２−２，１６３−２はレジスタＢＣ
Ａ１５２に対応するものである。これらの２段からなる
バッファ・レジスタ群は通常のＦｌ、ＦＯ（ｐｉｒｓｔ
　−Ｉｎ　Ｆｉｒｓｔ　−ｏｕｔ　　）の原則で制御さ
れる。

Ｆｌｉｐ−ＦＩｏｐ１６１−２，１６２−２，１６３−
２の出力はＯＲ回路１８０へ入力きれる。これらのＦｌ
ｉｐ−Ｆｌｏｐばもしｏｎになるとしたらいずれか１つ
のみがＯＮになるが、いずれかのＦｌ　１ｐ−Ｆ□ＩＯ
ｐがＯｎであるとＯＲ回路１８０の出力はＯｎ　となり
、これの否定がＡＮＤ回路１７９へ入力される。したが
ってＡＮＤ回路１７９でのもう一方の入力の値にかかわ
らずその出力１ＱＬ１５５のＮ　Ｅ　Ｘ　Ｔ　ＲＥ　Ｑ
はｏｆｆとなる。

Ｔｆｊ、Ｌ１５５のＮＥＸＴＲＥＱ、はｏｆｆのときセ
レクタ１０５（第３図）においてレジスタＢＣＡＩ　５
２の出力ＭＬ　１５２上にのっているＣａｎｃｅｌアド
レスを選択することになる。

ここで線ＬａＯ２上にＢＥＩがＯｎになったとする。線
Ｌ３０２はＦｌ　１ｐ−ＦＩＯｐｌ　６４　　のセット
端子に接続されている。

Ｆｌｉｐ−Ｆｌｏｐ　１６４の出力はＯＲ回路１７４を
経由し、ＡＮＤ回路１７５に入力される。このＡＮＤ［
ｉ１回路１７５のもう１つの入力には５ＣＡＮＩあるい
（はＰＣＡＮＩの存在を示すＦ　１ｉｐ−Ｆｌｏｐ１６
１−１，１６１−２，１６２−１，１６２−．２の出力
を入力とするＯＲ回路１７２でＯＲ，した出力の否定が
接続されている。Ｆｌ　１ｐ−Ｆｌｏｐ　１６１−１　
。

１６１−２，１６２−１，１６２−２はこれらがｏｎで
あるとＢＥＩがＦ　ｌ　ｉｐ　−Ｆ　ｌｏｐ　１６４に
セットされる以前に、ＳＵ３からＣＰＵＩへ送出された
ＢＳ　　Ｃａｎｃｅｌ要求が存在することを示している
。

従がってＯＲ回路１７２の出力がｏｎであると、ＡＮＤ
回路１７５の出力はｏｆｆであり、この時Ａ　Ｎ　Ｄ回
路１７１の出力もｏｆｆテあるから（ＡＮＤ回路１７１
０入力の］、っ、すなわちＦｌｉｐ−Ｆｌｏｐ１６５の
出力［ｏｆｆである）ＯＲ回路１７６の出力もｏｆｆと
なシ線Ｌ１５４上のＢＦＥＮＴＲ，Ｙはｏｆｆの１まで
ある。

ＯＲ回路１７２の出力がｏｆｆになる場合、すなわちＦ
ｌｉｐ−ｐｌｏｐｌ　６１−１　、１６１−２．１６２
−１，１６２−２のいずれもがリセットさレテ、ＢＥｌ
に受付けた以前にＣＰＵＩ入力されたＢＳＣａｎｃｅｌ
ｉ求がすべて処理されてしまった。もしくは、そのよう
なり　Ｓ　　Ｃａｎｃｅｌ要求がなかった場合、ＡＮＤ
回路１７５の出力はＯｎとなり、故にＯＲ回路１７６の
出力Ｌ１５４　（ＢＦＥＮＴＲＹ）もｏｎ　　となって
、ここにおいてＢＦＲＥＱｌの終了処理が開始できるこ
とになる。

次に線ＬａＯ２上にＢＥＷＩがｏｎ　Ｋなった場合につ
いて考える。線Ｌ３０３はｐｌｉｐ−ｐｌｏｐ１６５の
セット端子に接続される。

この場合は、まずＢＥＷＩを受は付けた以前にＣＰＵＩ
が受は取ったＢ　Ｓ　　Ｃａｎｃｅｌ要求がすべて処理
されるのを待つ必要がある。このためにＦｌｉｐ−ＦＩ
ｏｐｌ　６５の出力はまずＯＲ回路１７４に入力され、
この出力’１ＡＮＤ回路１７５に接続して、ＢＥｌの場
合と同様にＦｌｉｐ−Ｆｌｏｐ群１６１−１．　１６１
−２，１６２−１，１６２−２がすべてリセットされる
のを待つ。

次に、ＢＥＷｌの場合１ｄｓＵ３内で本来、先に処理さ
れるべき未処理の書き込み要求がある訳であるからこれ
らが全て終了するのを待つ。待たなければならない未処
理の賽き込み要求の数ｉｌ″ｌ：線Ｌ３０５を介してレ
ジスタ１６６へ入力これる。

未処理の書き込み要求のＤＡＡＩでの検査の結果がＤＣ
ＡＮＩとして反映された場合と、ＮＣＡＮｌとして反映
された場合とで分けて拷える。

ＤＣＡＮＩが線Ｌ３０８を介して入力されて来た場合、
Ｆ’ｌｐ　Ｆ’０ｐ１６３　１，１６３　２の出力はＯ
Ｒ回路１８１に入力きれ、この出力はＡＮ’Ｄ回路１７
０に接続されている。ＡＮＤ回路１７０にはレジスタ１
６６の値「０」の時にＱｎ　となるデコーダＤＥＣ１６
８の出力の否定と、ｐｌｉｐ−ｐｌｏｐ　ｌ　６５の出
力と、ＢＡＡｌから線Ｌ１５６を介して送られて米るＣ
ＡＮＥＮＤが入力されておシ、出力がｏｎになると「−
１カウンタ」１６７を起動してレジスタ１６６の値から
１を減じる。

またＳＵ３からＮＣＡＮＩが線Ｌ３０９を介して入力さ
れると「−１カウンタ」１６７へ接続されていて、やは
りレジスタ１６６の値から１を減じる。

このようにしてＤＣＡＮＩ、あるいはＮＣＡＮＩによｐ
レジスタ１６６の値が１ずつ減ぜられて値が「０」にな
ると、ＤＥＣ１６８にて値「０」をテコードした時にｏ
ｎ　となる信号が起動をれＡＮＤ回路１７１に入力され
る。（このＤＥＣ１６８からの信号はＡＮＤ回路にも入
力されているが、ここには否定で入力されているからＡ
ＮＤ回路１７０の出力はｏｆｆである。） ＡＮＤ回路１７１の出力はＯｎとなりＯＲ回路１７６の
出力線Ｌ１５４　（ＢＦＥＮＴＲＹ）はｏｎとなって、
ＢＦＲＥＱ、１の終了処理の開始となる。

ちなみにＦｌｉｐ−Ｐｌｏｐｌ　６４　、　Ｌ　６５の
リセット端子にＶｉＯＲ回路１７６の出力線Ｌ　１５４
（ＢＦＥＮＴＲＹ）が接続されている。

さらにＯＲ回路１７６の出力線Ｌ１５４はＦｌｉｐ　−
Ｆｌｏｐｌ　７８に接続されている。このＦｌｉｐ−Ｆ
ｌｏｐｌ　７８は、ＢＡＡｉ、ＢＳＩにおけるＢＦＲＥ
Ｑｉの終了処理（すなわちＢＡＡＩにアドレスを登録し
、ＢＳｌにデータを格納すること）が終わるのを待って
、ＢＡＡＩ、ＢＳＩへ後続要求を受は付けるのを開始す
るための時間調整用Ｆｌｉｐ−ｐｌｏｐである。

ＰＩ　１ｐ−Ｆｌｏｐｌ　７８の出力Ｕ　Ａ　Ｎ　Ｄ回
路１７９に入力される。Ｂ　Ｓ　　Ｃａｎｃｅｌ　９求
、５：ないトＯＲ回路１８０の出方はｏｆｆとな９、し
たがってＡＮＤ回路１７９の出力線Ｌ１５５はＯｎとな
る（ＮＢＸＴＲＥＱ、＝ｏｎ　）。

以上本発明の実施例においてＣＰＵ−ＣＰＵ間の記憶参
照順序を保証する方法について述べたが、ＣＨ（Ｃｈａ
ｎｎｅｌ　）　−ＣＰ　（Ｊｒｋｓ’ｌ）に、憶参照順
序ＶＣツいても同様に実現することが可能である。

〔発明の効果〕

従来記憶装置が比較的低速であったために顕著にならな
かった記憶装置への参照順序の保証という問題は、記憶
装置のアクセス時間を実効的に短縮するために導入した
高速の記憶装置によって新しい問題として認識されて来
た。

本発明によれば、上記のような記憶装置に対する参照順
序の保証を、記憶装置のアクセス時間に依存せずに実施
できる。

【図面の簡単な説明】

Claims (1)

【特許請求の範囲】
1. １、高速緩衝記憶装置（１３ｕｆｆｅｒ　　Ｓｔｏｒａ
   ｇｅ　−ＢＳ）を有する複数の処理装置（ＣＰＵ）およ
   び入出力制御装置（Ｃｈａｎｎｅｌ　−ＣＨ）と接続さ
   れる記憶装置にして、ＣＰＵもしくはＣＨＩ）入力され
   る書き込み要求の全てに対応して記憶装置内で一意に定
   まる識別番号を保持するレジスタ群と、該識別番号に対
   応して書き込み要求が記憶装置内に存在するか否かを示
   す表示器と該書き込み要求の記憶装置での受付けがＣＰ
   Ｕから発行せられた読み出し要求の到着の前か後かを示
   す表示器と、該読み出し要求の終了時に読み出し要求に
   先行するＢＳ無効化の要求が存在すればこの終了を待つ
   回路と、該読み出し要求の終了時にこの読み出し要求よ
   シ本来先行して終了せねばならない書き込み要求があれ
   ば、この書き込み要求によるＢＳ無効化の要求が発生す
   るか否か、またこ扛によってＢＳ無効化の要求が発生す
   ればこの終了を待つ回路を有し、ＢＳ無効化の要求の処
   理終了を待って読み出し要求の光子処理を起動する回路
   を持ってＣＰＵ或いはＣＨからの記憶装置への参照順序
   を保証することを特徴とする記憶制御装置。