JP2008034095A - プロセッサ間のホストインターフェイシング機能を有するマルチパスアクセス可能な半導体メモリ装置 - Google Patents

プロセッサ間のホストインターフェイシング機能を有するマルチパスアクセス可能な半導体メモリ装置 Download PDF

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Abstract

【課題】プロセッサ間のホストインターフェイシング機能を有するマルチパスアクセス可能な半導体メモリ装置を提供すること。
【解決手段】半導体メモリ装置は、複数のプロセッサの数に対応して互いに独立して設けられたポートと動作可能に接続されて前記複数のプロセッサにより選択的にアクセスされ、メモリセルアレイ内に少なくとも一つ以上割り当てられた共有メモリ領域と、前記プロセッサから印加される外部信号に応じて前記ポートのうち選択された一つのポートと前記共有メモリ領域間のデータアクセスパスが形成されるようにするアクセスパス形成部と、前記複数のプロセッサ間の通信の際にインターフェイシング機能の提供のために前記共有メモリ領域の特定アドレスに対応して対置的にアクセスされるセマフォ領域及びメールボックス領域を有するインターフェイス部と、を備える。
【選択図】図４

Description

本発明は、半導体メモリ装置に係るもので、特にプロセッサ間のホストインターフェイシング機能を有するマルチパスアクセス可能な半導体メモリ装置に関する。
一般に、複数のアクセスポートを有する半導体メモリ素子はマルチポートメモリといわれ、特に二つのアクセスポートを有するメモリ素子はデュアルポートメモリと言われている。典型的なデュアルポートメモリは本分野に広く知られたものであり、ランダムシーケンスでアクセス可能なＲＡＭポートとシリアルシーケンスだけでアクセス可能なＳＡＭポートをもつイメージプロセッシング用ビデオメモリである。
一方、後述される本発明の詳細な説明においてより明確に区別されるが、そのようなビデオメモリの構成とは異なり、ＳＡＭポートを有することなくＤＲＡＭセルで構成されたメモリセルアレイのうち共有メモリ領域を複数のアクセスポートを通じてリードまたはライトするためのダイナミックランダムアクセスメモリを、我々は前記マルチポートメモリと明確に区別するために、本発明ではマルチパスアクセス可能な半導体メモリ装置と称する。
近年の我々の生活におけるユビキタス志向の趨勢に従い、人間が取り扱う電子システムもそれに応じて著しく発展してきている。最近では携帯用電子システム、例えば携帯用マルチメディアプレーヤ及び携帯フォンまたはＰＤＡなどの電子機器においては機能及び動作処理の高速化と円滑化を図るために、製造メーカーは、図１５に示すように、複数のプロセッサを採用したマルチプロセッサシステムを具現してきた。
図１５を参照すると、第１プロセッサ１０と第２プロセッサ１２は接続ラインＬ１０を通じて互いに接続され、ＮＯＲメモリ１４とＤＲＡＭ１６は設定されたバスＢ１−Ｂ３を通じて第１プロセッサ１０に接続され、ＤＲＡＭ１８とＮＡＮＤメモリ２０は設定されたバスＢ４−Ｂ６を通じて第２プロセッサ１２に接続されている。ここで、第１プロセッサ１０は通信信号の変調及び復調を行うモデム機能を有し、第２プロセッサ１２は通信データの処理及びゲーム、娯楽などの実行のためのアプリケーション機能を有し得る。セルアレイの構成がＮＯＲ型のＮＯＲメモリ１４とセルアレイの構成がＮＡＮＤ型のＮＡＮＤメモリ２０のすべてはフローティングゲートをもつトランジスタメモリセルを備えた不揮発性メモリとして、電源がオフされても消去されてはならないデータ、例えば携帯用機器の固有コード及び保存データの記憶のために搭載され、ＤＲＡＭ１６，１８はプロセッサのデータ処理のためのメインメモリとして機能する。
しかし、図１５のようなマルチプロセッサシステムにおいては各プロセッサごとにＤＲＡＭがそれぞれに対応して割り当てられ、相対的に低速のＵＡＲＴ、ＳＰＩ、ＳＲＡＭインターフェイスが使用されるため、データ伝送速度が十分に確保され難く、サイズの複雑化し、メモリ構成の費用も負担となる。そこで、占有サイズを減らすとともにデータ伝送速度を高め、さらにＤＲＡＭメモリの使用個数を減らすための構成が図１６に図示される。
図１６を参照すると、図１５のシステムに比べて、一つのＤＲＡＭ１７が第１及び第２プロセッサ１２にバスＢ１，Ｂ２を通じて接続されている点が相違する。図１６のマルチプロセッサシステムの構造のように二つのパスを通じて一つのＤＲＡＭ１７をそれぞれのプロセッサがアクセスできるようにしようとすれば、二つのポートがバスＢ１，Ｂ２に対応して接続されることが求められる。ところが、通常のＤＲＡＭは図１７に示したように単一ポートＰ０を有するメモリ１である。
通常のＤＲＡＭ構造を示す図１７を参照すると、メモリセルアレイはローデコーダー８とコラムデコーダー７にそれぞれ対応して接続された第１−４バンク３，４，５，６で構成される。上部入出力センスアンプ及びドライバ１３はマルチプレクサ１１，１２を通じて第１バンク３または第３バンク５と動作可能に接続され、下部入出力センスアンプ及びドライバ１３はマルチプレクサ１４，１５を通じて第２バンク４または第４バンク６と動作可能に接続される。例えば、第１バンク３内のメモリセルが選択され、その選択されたメモリセルに記憶されたデータがリードされる場合には、リードされるデータの出力過程は以下のようである。まず、選択されたワードラインが活性化されてからビットラインセンスアンプにより感知及び増幅されたメモリセルのデータは該当コラム選択ラインの活性化に従いローカル入出力ライン９に伝達される。ローカル入出力ライン９に伝達されたデータは第１マルチプレクサ２１のスイッチング動作によりグローバル入出力ラインＧＩ０に伝達され、グローバル入出力ラインＧＩ０に接続された第２マルチプレクサ１１はグローバル入出力ラインＧＩ０のデータを上部入出力センスアンプ及びドライバ１３に伝達する。入出力センスアンプ及びドライバ１３により再度感知及び増幅されたデータはパス部１６を通じてデータ出力ラインＬ５に出力される。一方、第４バンク６内のメモリセルに記憶されたデータがリードされる場合にマルチプレクサ２４−マルチプレクサ１４−下部入出力センスアンプ及びドライバ１３−パス部１６−データ出力ラインＬ５を順次経てデータが出力端ＤＱに出力される。このように、図１７のＤＲＡＭ１は二つのバンクが一つの入出力センスアンプ及びドライバを共有する構造を有し、データの入出力が一つのポートＰ０を通じて行われる単一ポートメモリであることがわかる。つまり、図１７のＤＲＡＭ１は図１５のシステムに適用するのが可能であるだけであり、図１６のようなマルチプロセッサシステムにはメモリバンクの構造及びポートの構造によって適用するのが難しくなる。
図１６のようなマルチプロセッサシステムに適合したメモリを基本的に具現しようとするために、共有メモリ領域が複数のプロセッサによりアクセスされる図１８の構成を有する先行技術がＥｕｇｅｎｅＰ． Ｍａｔｔｅｒらにより発明されて２００３年５月１５日付で米国で公開された米国特許出願公開第ＵＳ２００３／００９３６２８号に開示されている。
図１８を参照すると、メモリアレイ３５は第１，２，３部分を有し、メモリアレイ３５の第１部分３３はポート３７を通じて第１プロセッサ７０のみによりアクセスされ、第２部分３１はポート３８を通じて第２プロセッサ８０のみによりアクセスされ、第３部分３２は第１，２プロセッサ７０，８０のすべてによりアクセスされるマルチプロセッサシステム５０が示される。ここで、メモリアレイ３５の第１，２部分３３，３１のサイズは第１，２プロセッサ７０，８０の動作負荷によって自由に変更でき、メモリアレイ３５のタイプはメモリタイプまたはディスク記憶タイプに具現されたものが図示されている。
ＤＲＡＭ構造において第１，２プロセッサ７０，８０により共有される第３部分３２をメモリアレイ３５内に具現するためにはいくつかの課題が解決されなければならない。このような解決課題のうち一つとして、メモリアレイ３５内のメモリ領域及び入出力センスアンプの配置と各ポートに対する適切なリード／ライトパス（経路）制御技術は非常に重要な課題である。
また、従来のプロセッサにおいて、モデムとアプリケーションプロセッサ（或いはマルチメディアコプロセッサ）間の通信のためにはＵＡＲＴ、ＳＰＩ或いはＳＡＭインターフェイスが使用されてきたが、そのようなインターフェイスは速度の制限、ピン個数の増加などの問題点がある。特に、３次元ゲーム及び画像通信、ＨＤＰＤＡ、ワイブロ（Wibro）などの円滑な具現を提供するためにはモデムとプロセッサ間のデータトラフィックを増大しなければならないため、プロセッサ間の高速のインターフェイスの必要性が増している。
そこで、二つ以上のプロセッサを有するマルチプロセッサシステムにおいてＤＲＡＭメモリセルアレイ内に割り当てられた共有メモリ領域を共有しながら、メモリ外部の低速インターフェイシングに起因する問題を解決することが求められている。
米国特許出願公開第２００３／００９３６２８号明細書
本発明の目的は、ＤＲＡＭメモリセルアレイ内に割り当てられた共有メモリ領域を円滑にアクセスできるマルチプロセッサシステムを提供することにある。
本発明の他の目的は、一つ以上のプロセッサにより共有されるメモリ領域を有し、メモリ外部のインターフェイスに代わってＤＲＡＭインターフェイスをプロセッサに提供できるマルチパスアクセス可能な半導体メモリ装置を提供することにある。
本発明のさらに他の目的は、共有メモリ領域と、共有メモリ領域の一部領域をさす特定アドレスに応答するインターフェイシング部を活用して、プロセッサ間のデータ通信が高速に実行できるマルチパスアクセス可能な半導体メモリ装置を提供することにある。
本発明のさらに他の目的は、共有メモリ領域の設定されたワードラインをイネーブルさせるローアドレスをＤＲＡＭチップ内部に具備されたレジスタに可変的に割り当て、これを通じてホストインターフェイシング機能のための共有メモリ領域の占有権、占有権の獲得のための占有要請、データ伝達メッセージが相対プロセッサに認識されるようにするマルチプロセッサシステムまたはＤＲＡＭを提供することにある。
本発明のさらに他の目的は、共有メモリ領域を二つ以上のプロセッサで共有する場合にもメモリ外部のホストインターフェイスを使用せずにもインターフェイシングを行い得るマルチパスアクセス可能な半導体メモリ装置及びプロセッサ間のインターフェイシング方法を提供することにある。
このような目的を達成するために本発明の好適な一実施形態に係る半導体メモリ装置は、メモリセルアレイ内に少なくとも一つ以上割り当てられた共有メモリ領域と、前記プロセッサから印加される外部信号に応じて前記ポートのうち選択された一つのポートと前記共有メモリ領域間のデータアクセスパスが形成されるようにするアクセスパス形成部と、前記複数のプロセッサ間の通信の際にインターフェイシング機能の提供のために前記共有メモリ領域の特定アドレスに対応して対置的にアクセスされるセマフォ領域及びメールボックス領域を有するインターフェイス部と、を備えることを特徴とする。
本発明の好適な他の実施形態に係るプロセッサ間のインターフェイシング方法は、プロセッサ間の通信の際にＤＲＡＭインターフェイスを使用し、セマフォ領域とメールボックス領域を有するＤＲＡＭ内のインターフェイス部を用いて前記プロセッサが共通にアクセス可能な共有メモリ領域を通じてデータ通信を行い得ることを特徴とする。
本発明の好適なさらに他の実施形態に係る携帯用通信システムは、第１設定タスクを行う第１プロセッサと、第２設定タスクを行う第２プロセッサと、前記第１，２プロセッサのすべてによりアクセスされる共有メモリ領域および前記第１，２プロセッサのそれぞれによりそれぞれアクセスされる専用メモリ領域を有するメモリセルアレイと、前記第１，２プロセッサのバスとそれぞれに対応して接続される第１，２ポートと、前記第１，２プロセッサから印加される外部信号に応じて前記ポートのうち選択された一つのポートと前記共有メモリ領域間のデータアクセスパスが形成されるようにするアクセスパス形成部と、前記第１，２プロセッサ間の通信の際にインターフェイシング機能の提供のために前記共有メモリ領域の特定アドレスに対応して対置的にアクセスされるセマフォ（semaphore）領域及びメールボックス領域を有するレジスタ部を含むダイナミックランダムアクセスメモリと、を備える。
本発明の好適なさらに他の実施形態に係る半導体メモリ装置は、複数のプロセッサの数に対応して互いに独立して設置されたポートのうち選択された一つのポートとのデータアクセスパスが形成されて前記複数のプロセッサにより選択的にアクセスされ、メモリセルアレイ内に少なくとも一つ以上割り当てられた共有メモリ領域と、前記複数のプロセッサ間の通信の際にインターフェイシング機能の提供のために前記共有メモリ領域の特定アドレスに対応して対置的にアクセスされるセマフォ領域、メールボックス領域、及びチェック領域を有するインターフェイス部と、を備える。
上述のような本発明の好適な実施形態に係る構成によれば、プロセッサ間のホストインターフェイシングがメモリ内部を通じて提供されて割り当てられた共有メモリ領域を複数のプロセッサが高速にアクセスできるようになる。従って、データ伝送及び処理速度が改善され、システムサイズがコンパクトになり、必要メモリ個数を減少させることによりシステムにおいて占めるメモリのコストが大幅に減すとの効果がある。
以下、プロセッサ間のインターフェイシング機能を有するマルチパスアクセス可能な半導体メモリ装置に関する本発明の好適な実施形態について、添付図面を参照して詳細に説明する。
以下の実施形態では、多くの特定の詳細が図面に基づいて説明されているが、これは本発明の属する技術の分野における通常の知識を有する者が理解できるようにすることを意図したものであり、本発明は、これらの特定の詳細のみに限定されない。
図１は本発明の好適な一実施形態に係るマルチパスアクセス可能なＤＲＡＭをもつマルチプロセッサシステムのブロック図である。図１を参照すると、携帯用通信システムは、第１設定タスクを行う第１プロセッサ１０と、第２設定タスクを行う第２プロセッサ１２と、第１，２プロセッサ１０，２０によりアクセスされるメモリ領域をメモリセルアレイ内に有するＤＲＡＭ１７を備える。また、前記携帯用通信システムはそれぞれのバスを通じて第１，２プロセッサ１０，１２と接続されるフラッシュメモリ１０１，１０２を含む。
図１に示されるＤＲＡＭ１７は互いに独立した二つのポートを有するが、本発明はこれに限定されない。便意上、信号ＩＮＴａが出力されるポートＡを第１ポートとすれば、これは汎用入出力（ＧＰＩＯ）ラインを通じて第１プロセッサ１０と接続される。信号ＩＮＴｂが出力されるポートＢを第２ポートとすれば、これは汎用入出力（ＧＰＩＯ）ラインを通じて第２プロセッサ１２と接続される。ここで、第１プロセッサ１０は通信信号の変調及び復調を行うモデム機能を有するが、ベースバンド処理機能をプロセッシングタスクとして有してもよいし、第２プロセッサ１２は通信データの処理及びゲーム、動画、娯楽などの実行のためのアプリケーション機能をプロセッシングタスクとして有してもよい。必要な場合には、第２プロセッサ１２はマルチメディアコプロセッサであってもよい。
また、フラッシュメモリ１０１，１０２はメモリセルアレイのセル接続構成がＮＯＲ型またはＮＡＮＤ型となり、メモリセルがフローティングゲートを有するＭＯＳトランジスタで構成された不揮発性メモリである。フラッシュメモリ１０１，１０２は電源がオフされても消去されてはならないデータ、例えば携帯用機器の固有コード及び保存データの記憶のためのメモリとして搭載される。
図１に示したように、デュアルポートを有するＤＲＡＭ１７はプロセッサ１０，１２に実行される命令とデータを記憶するために使用されうる。また、ＤＲＡＭ１７は第１，２プロセッサ１０，１２間のインターフェイシング機能を有する。詳細については後述するが、プロセッサ１０，１２間の通信の際に外部インターフェイスに代わってＤＲＡＭインターフェイスが使用される。セマフォ領域とメールボックス領域を有するＤＲＡＭ内のインターフェイス部を活用することにより、プロセッサ１０，１２は共通にアクセス可能な共有メモリ領域を通じてデータ通信を行う。プロセッサ間のホストインターフェイシングがメモリ内部を通じて提供される場合、割り当てられた共有メモリ領域を複数のプロセッサが高速にアクセスできるようになって、データ伝送及び処理速度が改善されシステムサイズがコンパクトになる。
図１のシステムは移動通信デバイス（例えばセルラーフォン）、両方向ラジオ通信システム、単方向ポケベル（pager）、個人用通信システム、または携帯用コンピューターなどのような携帯用コンピューティングデバイスまたは携帯用通信デバイスであることができる。しかしながら、本発明の範囲と応用はこれらのみに限定されない。
図１のシステムにおいてプロセッサの個数は３個以上に拡張されることができる。前記システムのプロセッサはマイクロプロセッサ、ＣＰＵ、デジタル信号プロセッサ、マイクロコントローラー、縮小命令セットコンピューター、コンプレックス命令セットコンピューター、またはこれらと同様なものを用いることができる。しかしながら、システム内のプロセッサの個数により本発明の範囲は制限されない。すなわち、本発明の範囲は、プロセッサが同一及び異なる場合のいずれにおいても、プロセッサの特別な組合せに限定されない。
以下、図１のＤＲＡＭ１７内のインターフェイス部と共有メモリ領域の配置関係及びプロセッサ間のデータ通信動作の詳細について、メモリ装置の内部の一部を示す図面を参照して説明する。
図２は図１におけるマルチパスアクセス可能なＤＲＡＭのメモリ領域とポート及び内部バッファの配置関係を示すブロック図である。図２において四つのメモリ領域Ｂ１−Ｂ４がメモリセルアレイ内に配置される。まず、Ａバンクメモリ領域Ｂ１は第１ポートＡを通じて第１プロセッサ１０によりアクセスされ、Ｃ及びＤバンクメモリ領域Ｂ３，Ｂ４は第２ポートＢを通じて第２プロセッサ１２によりアクセスされ、Ｂバンクメモリ領域Ｂ２は第１，２ポートＡ，Ｂを通じて第１，２プロセッサ１０，１２のすべてによりアクセスされる。つまり、Ｂバンクメモリ領域Ｂ２は共有メモリ領域であり、Ａ，Ｃ，Ｄバンクメモリ領域Ｂ１，Ｂ３，Ｂ４はそれぞれ対応するプロセッサのみによりアクセスされる専用メモリ領域である。四つのメモリ領域Ｂ１−Ｂ４はそれぞれＤＲＡＭのバンク単位で構成され、一つのバンクは例えば６４ＭＢ，１２８ＭＢ、２５６ＭＢ、５１２ＭＢまたは１０２４ＭＢのメモリストレージを有し得る。
図２において、プロセッサ間のインターフェイスをＤＲＡＭを通じて提供するため、ＤＲＡＭ内部にはレジスタ及びバッファなどのようなインターフェイス部が具備される。前記インターフェイス部はプロセッシングシステム開発者に周知の概念であるセマフォ領域とメールボックス領域を有する。ここで、ＤＲＡＭ内の共有メモリ領域の任意の１行をイネーブルさせる特定ローアドレス（１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ、２ＫＢサイズ＝１ローサイズ）が前記インターフェイス部としての内部レジスタに可変的に割り当てられる。よって、特定ローアドレス(１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ)が印加されるとき、共有メモリ領域の対応する特定ワードラインはディスエーブルされ、代わりに前記インターフェイス部がイネーブルされる。つまり、システム的にはダイレクトアドレスマッピング方法を用いて前記インターフェイス部のセマフォ領域とメールボックス領域がアクセスされるようにし、ＤＲＡＭ内部的にはディスエーブルされた該当アドレスに接近する命令語を解釈してＤＲＡＭ内部のレジスタにマッピングをさせるのである。従って、チップセットのメモリコントローラーはこの領域を他のメモリのセルと同一な方法によりコマンドを発生させ、これはオープンポリシを使用するコントローラーにより引き起こされるプリチャージミスの問題を事前に防止することができるようになる。
図２において前記内部レジスタ内に１６ビットとして割り当てられたセマフォ領域、１６ビットして割り当てられたメールボックスＡｔｏＢ領域、１６ビットとして割り当てられたメールボックスＢｔｏＡ領域、及び予備領域Ｒｖｄなどは前記特定ローアドレスにより共通イネーブルされ、印加されるコラムアドレスに従い個別にアクセス（マッピング）される。つまり、特定ローアドレス（１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ）が印加されるとき、共有メモリ領域の対応する一部領域Ａ２はディスエーブルされ、代わりに前記ＤＲＡＭ内のレジスタがイネーブルされて、プロセッサにＤＲＡＭインターフェイスが提供される。
前記レジスタに割り当てられたセマフォ領域には共有メモリ領域に対する制御権限が表示され、メールボックス領域には予め設定された伝送方向に従い相対プロセッサに与えるメッセージ（権限要請、データ伝達、命令語の伝送など）が用いられる。特に、メールボックス領域を通じて相対プロセッサにメッセージを伝達しようとする場合、メールボックスライト命令語が使用される。前記ライト命令語が発生されると、予め定められた方向に該当プロセッサのインタラプト処理サービスを実行するようにＤＲＡＭは出力信号（以下、ＩＮＴａ，ＩＮＴｂ）を生成し、この出力信号はハードウェア的に該当プロセッサのＧＰＩ０或いはＵＡＲＴなどに接続される。
図３及び図４は図１のＤＲＡＭにおいてホストインターフェイシング機能の実現と関連して共有メモリ領域の制御権を得る方法を示す。図３及び図４の例示はセマフォとメールボックスを活用してプロセッサが制御権限を得る場合の例として、これはプロセッサの共有資源の共有メモリ領域を互いに衝突なしに使用するために必要な作用である。通常のＤＲＡＭメモリの初期化過程において２回のオートリフレッシュ実行後のＭＲＳ（モードレジスタセット）信号がセットされ、ここではメモリの初期化が完了される以前であるため、オートリフレッシュが実行されることができない。オートリフレッシュが実行できないことを防止するため、共有メモリ領域Ｂ２の制御権限をディフォルトとして一方のプロセッサ（以下、“ＡＰ／ＭＣ”）に割り当てる。この後、権限のない他のプロセッサ（以下、“モデム”と称する）が共有メモリ領域Ｂ２を使用したいときには権限のあるプロセッサに権限を要請するメールボックスを矢印符号１の経路を通じて送り、モデム１０は制御権限の獲得有無を確認するために周期的に前記セマフォ領域を矢印符号２の経路を通じてモニタリングする。このとき、ＤＲＡＭ１７は該当メールボックスライト命令語を確認した後にＡＰ／ＭＣ１２にインタラプトを発生させるように矢印符合３の経路を通じて出力を活性化させ、ＡＰ／ＭＣ１２のインタラプトコントローラー１５では矢印符号４の経路を通じて該当メールボックスリード命令語が入ると、活性化信号を非活性化信号に転換する。以後、ＡＰ／ＭＣ１２のＣＰＵ１４はインタラプトサービスルーチンを実行して本作業が完了すると、セマフォを相対プロセッサ１０が使用できるように矢印符号５の経路を通じて解放（release）する。従って、これを周期的にモニタリングしているモデム１０は矢印符号５の経路を通じてセマフォのリリースを確認し、共有資源の共有メモリ領域Ｂ２のアクセス権限を確保する。
図５は図１のプロセッサが図２のＤＲＡＭを通じてデータを収受することを示す例示的フローチャートである。また、図６及び図７はホストインターフェイシング機能と関連した図２のＤＲＡＭのライト／リード動作関連のタイミングを示す。
図５〜図７においては第２プロセッサが共有メモリ領域Ｂ２のアクセス権限を有する場合、第１プロセッサのモデム１０がアクセス権限を得る例と、モデム１０のデータが第２プロセッサのＡＰ１２に伝送するようにする例が図示されている。ここで、図８に示される共有メモリバンクＡ１にモデム１０がデータをライトし、ＡＰ１２がデータをリードする場合、図８の内部レンジス５０に具備されたセマフォとメールボックスを活用する例が図６及び図７のタイミングを通じて詳しく示されている。
ＤＲＡＭ内部インターフェイスを通じてデータを伝送する過程を説明する前に、図２の具体的な回路ブロック図を示す図８を参照してマルチパスアクセス可能なＤＲＡＭのマルチパスアクセス動作に対し説明する。
図８において例えば、第１ポート５００を通じて第１プロセッサ１０が共有メモリバンクＡ１をアクセスするとき、第２プロセッサ１２は実質的に同時に第２ポート５１０を通じてさらに他のメモリ領域をアクセスすることができるために、このようなマルチパスアクセス動作が図８のパス決定部２００を基本的に含むアクセスパス形成部により具現される。
第１，２プロセッサ１０，１２のすべてによりアクセスされる共有メモリバンクＡ１の場合を挙げると、共有メモリ領域Ａ１内のグローバル入出力ラインＧＩ０は前記第１，２プロセッサにそれぞれに対応して接続される第１，２ポート５００，５１０のうち一つに選択的に接続されることができる。そのような選択的接続はパス決定部２００の制御動作により実現される。
前記アクセスパス形成部に含まれるパス決定部２００は第１，２プロセッサ１０，１２から印加される外部信号ＩＮ＿Ａ，ＩＮ＿Ｂに応じてポートＡ，Ｂのうち選択された一つのポートと共有メモリ領域Ａ１間のデータアクセスパスが形成されるようにするパス決定信号ＭＡ，ＭＢを生成する。ここで、前記外部信号は第１，２ポート５００，５１０を通じてそれぞれ印加されるローアドレスストローブ信号ＲＡＳＢとライトイネーブル信号ＷＥＢ及びバンク選択アドレスＢＡを含む。
前記アクセスパス形成部はまた、パス決定信号ＭＡ，ＭＢに応じて第１，２ポート５００，５１０を通じてそれぞれ印加されるロー及びコラムアドレスＡ＿ＡＤＤ，Ｂ＿ＡＤＤ，Ａ＿ＣＡＤＤ，Ｂ＿ＣＡＤＤのうち一つのロー及びコラムアドレスＡ＿ＡＤＤ，Ａ＿ＣＡＤＤを選択し、これを共有メモリ領域Ａ１と接続されたローデコーダー３０及びコラムデコーダー４０にそれぞれ印加するためのロー及びコラムアドレスマルチプレクサ２８，３８と、パス決定信号ＭＡ，ＭＢに応じて共有メモリ領域Ａ１のグローバル入出力ラインＧＩ０を第１または第２ポートに接続するためのグローバル第１，２マルチプレクサ１２０，１２１と、グローバル第１マルチプレクサ１２０と第１ポート５００間に設置された第１入出力関連回路１３０，３００及びグローバル第２マルチプレクサ１２１と第２ポート５１０間に設置された第２入出力関連回路１３１，３１０を含む入出力関連パス部と、を含む。
前記第１入出力関連回路は、グローバル第１マルチプレクサ１２０と動作可能に接続された入出力センスアンプおよびデータ入出力ドライバを含むことができる。
共有メモリ領域Ａ１に行と列のマトリックス形態で配置される複数のメモリセルは、一つのアクセストランジスタとストレージキャパシタで構成されたＤＲＡＭメモリセルである。
図８に示される共有メモリ領域Ａ１には入出力センスアンプ及びライトドライバ１３０，１３１が配置され、グローバル第１，２マルチプレクサ１２０，１２１は互いに相補的な（反対の）スイッチング動作を行う。
第１、２プロセッサ１０，１２はアクセス動作のときにグローバル入出力ラインＧＩ０とメモリセル間に存在する回路素子及びラインを共通に使用し、各ポートでグローバルマルチプレクサ１２０，１２１までの入出力関連回路素子及びラインを独立して使用する。
詳しくは、共有メモリ領域Ａ１のグローバル入出力ラインＧＩ０と、前記グローバル入出力ラインと動作可能に接続されるローカル入出力ラインＬＩ０と、前記ローカル入出力ラインとはコラム選択信号により動作可能に接続されるビットラインＢＬと、前記ビットラインに設置されてビットラインのデータを感知増幅するビットラインセンスアンプと、前記ビットラインにメモリセルを形成するアクセストランジスタＡＴが接続されたメモリセルは前記第１，２ポートを通じてそれぞれ第１，２プロセッサ１０，１２により共有される。
パス決定部２００は複数の論理ゲートで構成され、第１，２ポート５００，５１０を通じてそれぞれ印加されるローアドレスストローブ信号ＲＡＳＢ＿Ａ，Ｂとライトイネーブル信号ＷＥＢ＿Ａ，Ｂ及びバンク選択アドレスＢＡ＿Ａ，Ｂを受信する。パス決定部２００はポートのうち一つのポートでローアドレスストローブ信号ＲＡＳＢが先に入ると、その入ったポートに共有メモリ領域Ａ１が配列されるようにパス決定信号ＭＡ，ＭＢを生成する。もし、同時にローアドレスストローブ信号ＲＡＳＢが印加される場合、システムのスペックにより遮断することにより、優先権を付与されたプロセッサが共有メモリ領域Ａ１をアクセスできるようにするのが好ましい。
第１プロセッサ１０が共有バンクの共有メモリ領域Ａ１をアクセスする場合と仮定し、そのときの動作モードをリード動作と仮定すると、図８のパス決定部２００は第１プロセッサ１０から印加される外部信号を論理組合せしてパス決定信号ＭＡを活性化し、パス決定信号ＭＢを非活性化する。ローアドレスマルチプレクサ２８は第１ポートＡを通じて印加されるローアドレスＡ＿ＡＤＤを選択し、これをローデコーダー３０に印加する。ローデコーダー３０は第１プロセッサ１０がアクセスを所望の共有メモリ領域Ａ１内のワードラインＷＬｉが活性化されるようにする。ワードラインＷＬｉが活性化されると、同一ワードラインにアクセストランジスタのゲートが接続されたメモリセルのデータは対応するビットラインに展開（develop）される。ビットラインセンスアンプは上記展開を感知及び増幅して出力し、このビットラインデータはコラム選択信号の活性化に応答するコラムゲートがターンオンされるとき、対応するローカル入出力ラインＬＩ０にようやく伝達される。前記コラムゲートのターンオン過程は以下のようである。ワードラインＷＬｉが活性化されて前記ビットラインにメモリセルのデータがハイまたはローレベルのポテンシャルとして現れた以後、コラムアドレスマルチプレクサ３８は第１ポートＡのコラムアドレスＡ＿ＣＡＤＤを選択し、これをコラムデコーダー４０に出力する。コラムデコーダー４０はつまり第１プロセッサ１０がアクセスを所望するコラムを選択するコラム選択信号を活性化する。
電位レベルとして現れるローカル入出力ラインＬＩ０のデータは第１マルチプレクサ２０（Ｆ−ＭＵＸ）を構成するトランジスタがターンオンされるとき、グローバル入出力ラインＧＩ０に伝達される。ここで、前記トランジスタのゲートに共通に印加されるスイッチング信号はローデコーダー３０から出力されるデコーディング信号に応じて生成される信号であることができる。
この場合にはパス決定信号ＭＡが活性化状態として出力される場合であるので、グローバル入出力ラインＧＩ０に伝達されたデータは第２マルチプレクサ１２０を通じて入出力センスアンプ及びドライバ１３０に伝達される。入出力センスアンプは今までの経路を通じて伝達されるに従いレベルが微弱になったデータを再度増幅してマルチプレクサ及びドライバ３００を通じて第１ポート５００に伝達する。
一方、この場合、第２マルチプレクサ１２１はディスエーブルされるので、共有メモリ領域Ａ１に対する第２プロセッサ１２のアクセス動作は遮断される。ところが、この場合に第２プロセッサ１２は第２ポート５１０を通じて共有メモリ領域Ａ１以外のメモリ領域をアクセスすることができる。ここで、前記メモリ領域のサイズ及び個数の設定は前記第１，２プロセッサの動作負荷によって変更できる。
再度図５〜図７に戻って、これからは共有メモリバンクＡ１にモデム１０がデータをライトし、ＡＰ１２がデータをリードする場合の例が説明される。
まず、図５の段階Ｓ９１を参照すると、Ｂポートがディフォルトとしてアクセス権限を有することがわかる。従って、図６で権限を意味する信号ＡＵＴは“Ｂ−マスタ”に表示される。この場合にモデム１０は図８の内部レジスタ５０のセマフォ領域５１を周期的にリードしてみても、ＡＰ１２が権限を有しているものと確認される。次に、Ａポートに接続されたモデム１０がアクセス権限を要請する場合、ＡｔｏＢのメールボックス５２に権限を要請するデータをライトする。これは図５の段階Ｓ９４に対応する。つまり、段階Ｓ９４は、段階Ｓ９３のアクセス権限のチェックの結果、Ｂポートが権限を有したと判明された以後に行われるようになる。前記アクセス要請の結果に従い図６の矢印符号Ａ１のようにＡＰ１２にはＤＲＡＭ１７の出力信号ＩＮＴｂがローレベルとして印加される（段階Ｓ９６）。よって、ＡＰ１２のインタラプトコントローラー１５は相対プロセッサ１０からアクセス要請が入ったことを認知する。ＡＰ１２は図６のタイムポイントＳ１で共有メモリ領域Ａ１のアクセス動作を一応停止し、共有メモリ領域Ａ１のメモリセルに記憶されたデータの滅失を防止するためにプリチャージを行う。段階Ｓ９７でＡＰ１２はモデム１０がデータをライトしたＡｔｏＢのメールボックス５２をリードし、ＤＲＡＭ１７の出力信号ＩＮＴｂをハイレベル状態にクリアする。従って、図６の矢印符号Ａ２のように波形ＩＮＴｂのレベルはハイレベルに復帰される。図６のタイムポイントＲ１においてタイムポイントＲ２区間内でＡＰ１２は共有メモリ領域Ａ１に対するプリチャージ及びアクセス権限を再度回復し、タイムポイントＲ２が過ぎるとセマフォ領域５１にＢマスタ解除とのデータをライトする。この場合、例えば、セマフォ領域５１に“１”に表示されたデータは“０”に変わってＡＰ１２がアクセス権限を渡すとの意味をモデム１０がわかるようにすることができる。セマフォ領域５１を含む内部レジスタまたはバッファはフリップフロップ及びラッチ形態のメモリセルを有していてプリチャージ動作を必要としない。図５の段階Ｓ９８はタイムポイントＲ２が過ぎた直後に完了される。図６のタイム区間ａ４においてセマフォ領域５１を周期的にチェックしたモデム１０はタイムポイントＲ２以後にセマフォ領域５１をリードしてからアクセス権限が自分にあることを今になって認知する。図６及び図７のタイミングはバースト長さ４、ＣＡＳレイテンシー３、及びＷＬ１を有するＤＲＡＭの場合を挙げたもので、ここで、ＷＬは図６に示される１クロック周期に対応するタイム区間ａ２をさす。図６において説明されなかったタイム区間ａ１、ａ３、ａ４、ａ５、ａ６、ａ７はｔＲＣＤ、ＢＬ／２＋ｔＷＲ、アクセス権限獲得所要区間、ｔＲＰ、ｔＲＣＤ、ＣＬ＋ＢＬ／２をそれぞれさす。タイム区間ａ４は図５のモデム１０が段階Ｓ９５を行うのにかかる時間に対応する。これまでは図５のオーナーシップに含まれる各段階と図６のタイミングを通じて第１プロセッサのモデム１０が、第２プロセッサのＡＰ１２がディフォルトタイプとして有していたアクセス権限を得ることに対する実施形態を説明してきた。
以下、アクセス権限を獲得したモデム１０がデータをライトし、そのライトされたデータがＡＰ１２に伝送されることに対する説明が図５のデータプロセッシングに含まれた各段階と図７を参照にして説明される。
図５の段階Ｓ９８が行われるに従いアクセス権限を獲得したモデム１０は図５の段階Ｓ１００、Ｓ１０１、Ｓ１０２を順次行う。段階Ｓ１００、Ｓ１０１、Ｓ１０２はそれぞれ順次ＤＲＡＭの共有メモリ領域にデータをライトする段階、相対プロセッサ向けメールボックスにメッセージデータをライトする段階、及びセマフォ領域５１を解放する段階である。図７において権限を意味する信号ＡＵＴは全体タイム区間の前半部に“Ａ−マスタ”に、全体タイム区間の後半部に“Ｂ−マスタ”に表示されたものであることが分かる。モデム１０はｔＲＰをさすタイム区間ｂ１が過ぎた後に、タイム区間ｂ２内で伝送するデータを共有メモリ領域Ａ１にライトする。前記ライト動作は前述したマルチパスアクセス動作により実行される。ライト動作の終了後にモデム１０はタイム区間ｂ３の開始時点の以前にＢｔｏＡのメールボックス５３に、たとえば「ライトされた伝送データがありますので、時間があるときご確認下さい」との旨のメッセージデータをライトする。その後、モデム１０はタイム区間ｂ３の終了時点をさすタイムポイントＲ３でセマフォ領域５１の占有権限データを変更する。
ＡＰ１２はモデム１０がＢｔｏＡのメールボックス５３にメッセージをライトすると、図７で示されるＤＲＡＭ１７のインタラプト出力信号ＩＮＴｂをローレベルとして受信する。従って、タイムポイントＲ４でＡＰ１２はインタラプトに応答する（段階Ｓ１０４）。そして、ＡＰ１２は段階Ｓ１０５でＢｔｏＡのメールボックス５３をリードし、ＤＲＡＭ１７の出力信号ＩＮＴｂをハイレベル状態にクリアする。従って、図７の矢印符号Ａ４のように波形ＩＮＴｂのレベルはハイレベルに復帰する。段階Ｓ１０６でＡＰ１２はセマフォ領域５１をリードする。図７のタイムポイントＲ５でＡＰ１２は共有メモリ領域Ａ１に対するプリチャージ及びアクセス権限を再度回復する。段階Ｓ１０７段階においてＡＰ１２は共有メモリ領域Ａ１に書かれたモデムのデータをリードする。段階Ｓ１０７の実行は図７のタイム区間ｂ５内で行われる。共有メモリ領域に記憶されたデータのリード動作は前述のマルチパスアクセス動作によりＢポートを通じて行われる。
段階Ｓ１０８はＡＰ１２がメールボックスにメッセージデータをライトすることを示し、段階Ｓ１０９はアクセス権限を解除するためにセマフォを解放することを示すもので、データ伝送の以後に起こり得る段階を示す。段階Ｓ１０８に応じて、モデム１０ではＤＲＡＭから伝送されたインタラプトを受け（段階Ｓ１１０）、メールボックスのメッセージデータをリードする動作（段階Ｓ１１１）が実行される。
上述のように、インターフェイシング動作がＤＲＡＭ内部のレジスタを通じて行われ、いずれか一方のプロセッサがライトしたデータは相手のプロセッサによりリードされることがわかる。
また、ここでメールボックスを通じてデータ或いはコマンドを伝送する場合に対する利点を説明する。共有メモリ領域のアクセスは共有メモリ領域の制御権限を獲得したプロセッサのみにより許容されるが、メールボックス領域は制御権限とは関係なくいつでも両方のプロセッサのすべてをアクセスすることができる。従って、両方のプロセッサは特定ビットを割り当てて相対プロセッサにデータ或いはコマンドの伝送を行うことができる。メールボックスを通じてデータ或いはコマンドを伝送すると、制御権限を要請する時間の損失なしにもメールボックス大きさほどのデータを収めてやりとりできるとの長所もある。
図９は本発明の好適な他の実施形態に従い、図１におけるマルチパスアクセス可能なＤＲＡＭを有するマルチプロセッサシステムにおけるマルチパスアクセス可能なＤＲＡＭのメモリ領域とポート及び内部バッファの配置関係を示すブロック図である。
図９に示すように、本発明の好適な他の実施形態においては図２とは異なって、前記インターフェイス領域にチェック領域をさらに具備する。前記チェック領域は前記メールボックス領域に相対プロセッサに伝えるメッセージを記憶した場合、相手プロセッサで前記メッセージをリードしたかどうかがわかるようにする内容のチェック情報を記憶する領域である。
図９において前記内部レジスタ内に４ビットとして割り当てられたセマフォ領域、３２ビットとして割り当てられたメールボックスＡｔｏＢ領域、３２ビットとして割り当てられたメールボックスＢｔｏＡ領域、１ビットとして割り当てられたチェックＡｔｏＢ領域、１ビットとして割り当てられたチェックＢｔｏＡ領域、及び予備領域Ｒｖｄは前記特定ローアドレスにより共通イネーブルされ、印加されるコラムアドレスに従い個別にアクセス（マッピング）される。ここで、チェックＡｔｏＢ領域及びチェックＢｔｏＡ領域はそれぞれ２ビットに割り当て、１ビットは情報を記憶し、残りの１ビットは予備領域に活用されることができる。他の例として図２でのように前記セマフォ領域、メールボックスＡｔｏＢ領域、メールボックスＢｔｏＡ領域のそれぞれは１６ビットとして割り当てられることができる。
つまり、特定ローアドレス（１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ）が印加されるとき、共有メモリ領域の対応する一部領域Ａ２はディスエーブルされ、代わりに前記ＤＲＡＭ内のレジスタがイネーブルされて、プロセッサにＤＲＡＭインターフェイスが提供される。メールボックスＡｔｏＢ領域は第１プロセッサ１０ではリード及びライトが可能であるが、第２プロセッサ１２ではリードだけ可能でライト動作は禁止され、メールボックスＢｔｏＡ領域はこれと反対に第２プロセッサ１２ではリード及びライトが可能であるが、第１プロセッサ１０ではリードだけが可能でライト動作は禁止される。
前記レジスタに割り当てられたセマフォ領域には共有メモリ領域に対する制御権限が表示され、メールボックス領域には予め設定された伝送方向に応じて相対プロセッサに与えるメッセージ（権限要請、データ伝達、命令語伝送など）が書かれる。特に、メールボックス領域を通じて相対プロセッサにメッセージを伝達しようとする場合にはメールボックスライト命令語が使用される。前記ライト命令語が発生されると、予め定められた方向に該当プロセッサのインタラプト処理サービスを実行するようにＤＲＡＭは出力信号のインタラプト信号ＩＮＴａ，ＩＮＴｂを生成し、この出力信号はハードウェハ的に該当プロセッサのＧＰＩＯ或いはＵＡＲＴなどに接続される。
以下、上述のようなマルチパスアクセス可能な半導体メモリ装置におけるメールボックス領域を用いたメッセージ伝達方法とチェック領域のインターフェイス動作及びチェックのための別のピンを備えた場合に関してのみ図２〜図８で説明した。
図１０には図９に示したようなＤＲＡＭ構造を有するシステムにおいてプロセッサ間のメールボックス及びチェック領域に対するインターフェイス動作の例が図示される。
図１０に示したように、まず、第１プロセッサ１０で権限要請、データ伝達、命令語伝送などのメッセージを第２プロセッサ１２に伝達しようとする場合、メールボックスＡｔｏＢ領域にメッセージをライト（記憶）する。このとき、ＤＲＡＭ１７は該当メールボックス、即ちメールボックスＡｔｏＢ領域にメッセージがライトされたことを第２プロセッサ１２に知らせるためにインタラプト信号ＩＮＴｂをイネーブル(発生)させる。
インタラプトＩＮＴｂはメールボックスＡｔｏＢ領域にメッセージがライトされるとイネーブルされ、第２プロセッサ１２でメールボックスＡｔｏＢ領域に記憶されたメッセージをリードした場合にディスエーブルされる。
以後、第１プロセッサ１０ではチェックＡｔｏＢ領域をモニタリングして第２プロセッサ１２でメールボックスＡｔｏＢ領域に記憶されたメッセージをリードしたかどうかをチェックする。チェックＡｔｏＢ領域に具備されたチェックレジスタは第２プロセッサ１２でメッセージをリードしたかどうかを知らせる情報を記憶する。チェックＡｔｏＢ領域に具備されたチェックレジスタはインタラプト信号ＩＮＴｂの位相と同一位相または反対位相を有する情報が記憶されることができる。
同一位相を有する場合の動作を挙げて説明する。即ち、インタラプト信号ＩＮＴｂがローイネーブル状態の場合には第２プロセッサ１２でメールボックスＡｔｏＢ領域に記憶されたメッセージをリードしない場合なので、チェックＡｔｏＢ領域にはローデータ（例えば、データ‘０’）が記憶される。以後、インタラプト信号ＩＮＴｂがハイディスエーブル状態の場合には第２プロセッサ１２でメールボックスＡｔｏＢ領域に記憶されたメッセージをリードした場合なので、チェックＡｔｏＢ領域にはハイデータ（例えば、データ‘１’）が記憶される。第１プロセッサ１０ではメールボックスＡｔｏＢ領域にメッセージを記憶した後にチェックＡｔｏＢ領域を随時にモニタリングしてチェックＡｔｏＢ領域に記憶された情報をチェックすることにより、第２プロセッサ１２でメールボックスＡｔｏＢ領域に記憶されたメッセージをリードしたかどうかをチェックする。
第２プロセッサ１２でメールボックスＡｔｏＢ領域に記憶されたメッセージをリードしたことが確認される場合にはメールボックスＡｔｏＢ領域に他のメッセージをライトする。上述のようなチェックＡｔｏＢ領域を具備することにより、メールボックスＡｔｏＢ領域にメッセージがオーバーライティングされる場合を防止することができる。
次いで、第２プロセッサ１２で権限要請、データ伝達、命令語伝送などのメッセージを第１プロセッサ１０に伝達しようとする場合を説明する。この場合、第２プロセッサ１２ではメールボックスＢｔｏＡ領域にメッセージをライト（記憶）する。このとき、ＤＲＡＭ１７は該当メールボックス、即ちメールボックスＢｔｏＡ領域にメッセージがライトされたことを第１プロセッサ１０に知らせるためにインタラプト信号ＩＮＴａをイネーブル(発生)させる。
インタラプトＩＮＴａはメールボックスＢｔｏＡ領域にメッセージがライトされるとイネーブルされ、第１プロセッサ１０でメールボックスＢｔｏＡ領域に慮増されたメッセージをリードした場合にディスエーブルされる。
以後、第２プロセッサ１２ではチェックＢｔｏＡ領域をモニタリングして第１プロセッサ１０でメールボックスＢｔｏＡ領域に記憶されたメッセージをリードしたかどうかをチェックする。チェックＢｔｏＡ領域に具備されたチェックレジスタは第１プロセッサ１０でメッセージをリードしたかどうかを知らせる情報を記憶する。チェックＢｔｏＡ領域に具備されたチェックレジスタはインタラプト信号ＩＮＴａの位相と同一位相または反対位相を有する情報が記憶されることができる。
同一位相を有する場合の動作を挙げて説明する。即ち、インタラプト信号ＩＮＴａがローイネーブル状態の場合には第１プロセッサ１０でメールボックスＢｔｏＡ領域に記憶されたメッセージをリードしない場合なので、チェックＢｔｏＡ領域にはローデータ（例えば、データ‘０’）が記憶される。以後、インタラプト信号ＩＮＴａがハイディスエーブル状態の場合には第１プロセッサ１０でメールボックスＢｔｏＡ領域に記憶されたメッセージをリードした場合なので、チェックＢｔｏＡ領域にはハイデータ（例えば、データ‘１’）が記憶される。第２プロセッサ１２ではメールボックスＢｔｏＡ領域にメッセージを記憶した後にチェックＢｔｏＡ領域を随時にモニタリングしてチェックＢｔｏＡ領域に記憶された情報をチェックすることにより、第１プロセッサ１０でメールボックスＢｔｏＡ領域に記憶されたメッセージをリードしたかどうかをチェックする。
第１プロセッサ１０でメールボックスＢｔｏＡ領域に記憶されたメッセージをリードしたことが確認された場合にメールボックスＢｔｏＡ領域に他のメッセージをライトする。上述のようなチェックＢｔｏＡ領域を備えることにより、メールボックスＢｔｏＡ領域にメッセージがオーバーライティングされる場合を防止することができる。
図１０では二つのプロセッサを有する場合のみを説明したが、複数のプロセッサを有する場合の動作及び構造は本発明の属する技術の分野における通常の知識を有する者により容易に具現または理解されることができる。この場合、チェックＡｔｏＢ領域及びチェックＢｔｏＡ領域はメッセージをリードした相対プロセッサを除いた残りのプロセッサでモニタリングできるようにすることができる。
図１１及び図１２は本発明の好適なさらに他の実施形態に関するもので、図９及び図１０で説明したようなチェック領域を具備せずに別の出力ピンを追加する方法により相対プロセッサでメッセージをリードしたかどうかを知り得る構成が図示される。
図１１は図１と同様の構成を有しているので、異なった構成を有する部分に関してのみ説明する。
図１１に示したように、ＤＲＡＭ１７は互いに独立した二つのポートを有する。便意上、信号ＩＮＴａ，ＣＨｂが出力されるポートＡを第１ポートとすれば、これは第１プロセッサ１０及び第２プロセッサ１２と接続される。ここで、第１プロセッサ１０に入力される信号ＩＮＴａはインタラプト信号として機能し、第２プロセッサ１２に入力される信号ＣＨｂは第１プロセッサ１０でメールボックスＢｔｏＡ領域に記憶されたメッセージをリードしたかどうかを知らせるチェック信号である。
そして、信号ＩＮＴｂ，ＣＨａが出力されるポートＢを第２ポートとすれば、これは第１プロセッサ１０及び第２プロセッサ１２と接続される。ここで、第２プロセッサ１２に入力される信号ＩＮＴｂはインタラプト信号として機能し、第１プロセッサ１０に入力される信号ＣＨａは第２プロセッサ１２でメールボックスＡｔｏＢ領域に記憶されたメッセージをリードしたかどうかを知らせるチェック信号である。
図１１には従来のインタラプト信号を用いて相対プロセッサメールボックス領域に記憶されたメッセージをリードしたかどうかを知り得るようにしている。これは前記インタラプト信号がプロセッサでメールボックスにメッセージをライトするとイネーブルされ、相対プロセッサで前記メールボックス領域に記憶されたメッセージをリードした場合にディスエーブルされる特性を用いたものである。この場合にチェック信号はインタラプト信号と同一位相を有する。但し、前記チェック信号はインタラプト信号がイネーブルされた場合にディスエーブルされ、インタラプト信号がディスエーブル状態の場合にイネーブルされた状態を有する。
以下、この場合の動作を図１２を用いて説明する。
まず、第１プロセッサ１０で権限要請、データ伝達、命令語伝送などのメッセージを第２プロセッサ１２に伝達しようとする場合、メールボックスＡｔｏＢ領域にメッセージをライト（記憶）する。このとき、ＤＲＡＭ１７では該当メールボックス、即ちメールボックスＡｔｏＢ領域にメッセージがライトされたことを第２プロセッサ１２に知らせるためにインタラプト信号ＩＮＴｂがローイネーブル（発生）される。この場合、チェック信号ＣＨａはインタラプト信号ＩＮＴｂと同一位相にディスエーブル状態を維持する。
以後、第２プロセッサ１２でメールボックスＡｔｏＢ領域に記憶されたメッセージをリードする場合、インタラプト信号ＩＮＴｂはハイディスエーブルされる。これと同時にチェック信号ＣＨａはハイにイネーブルされて第１プロセッサ１２にメールボックスＡｔｏＢ領域に記憶されたメッセージがリードされたことを知らせる。
第１プロセッサ１０では第２プロセッサ１２でメールボックスＡｔｏＢ領域に記憶されたメッセージをリードしたことがチェック信号ＣＨａを通じて確認される場合にメールボックスＡｔｏＢ領域に他のメッセージをライトする。
次いで、第２プロセッサ１２で権限要請、データ伝達、命令語伝送などのメッセージを第１プロセッサ１０に伝達しようとする場合、メールボックスＢｔｏＡ領域にメッセージをライト（記憶）する。このとき、ＤＲＡＭ１７では該当メールボックス、即ちメールボックスＢｔｏＡ領域にメッセージがライトされたことを第１プロセッサ１０に知らせるためにインタラプト信号ＩＮＴａがローイネーブル（発生）される。この場合、チェック信号ＣＨａはインタラプト信号ＩＮＴａと同一位相にディスエーブル状態を維持する。
以後、第１プロセッサ１０でメールボックスＢｔｏＡ領域に記憶されたメッセージをリードする場合にインタラプト信号ＩＮＴａはハイディスエーブルされる。これと同時にチェック信号ＣＨｂはハイにイネーブルされて第２プロセッサ１２にメールボックスＢｔｏＡ領域に記憶されたメッセージがリードされたことを知らせる。
第２プロセッサ１２では第１プロセッサ１０でメールボックスＢｔｏＡ領域に記憶されたメッセージをリードしたことがチェック信号ＣＨｂを通じて確認される場合にメールボックスＢｔｏＡ領域に他のメッセージをライトする。
図１３は図１０及び図１２の動作タイミング図を一緒に示す。図面上には説明の便意上一緒に示したが、チェックレジスタを具備するか、またはインタラプト信号を用いたチェック信号を具備する場合には互いに異なった構成である。即ち、チェックレジスタ、いわばチェック領域が存在する場合には前記インタラプト信号を用いたチェック信号は発生せず、インタラプトを用いたチェック信号が存在する場合には前記チェックレジスタは存在しない。
また、図１３は第１プロセッサ１０でメールボックスにメッセージを記憶し、第２プロセッサ１２でリードする場合の例である。
図１３に示したように、第１プロセッサ１０ではチェック領域内のチェックレジスタまたはチェック信号を通じてメールボックスにメッセージを記憶できるかどうかをチェックする。この場合には前記チェックレジスタがデータ‘１’を記憶しているかまたはチェック信号がハイイネーブル状態なので、第１プロセッサ１０では前記メールボックスにメッセージをライトする。即ち、Ｄ０〜Ｄ３のメッセージを記憶する。以後、第１プロセッサ１０は前記メールボックスにメッセージをライトしてから継続的にチェック領域またはチェック信号をモニタリングするかまたは他のメッセージを伝達しようとする場合のみにモニタリングできる。
第１プロセッサ１０で前記メールボックスにメッセージを記憶する場合に前記ＤＲＡＭではインタラプト信号ＩＮＴｂをローイネーブルさせて第２プロセッサ１２に伝達する。そして、前記チェックレジスタはデータ‘０’を記憶するかまたはチェック信号がローディスエーブル状態に変わるようになる。
そこで、第２プロセッサ１２では前記メールボックスに記憶されたメッセージをリードする。第２プロセッサ１２では前記メールボックスに記憶されたメッセージをリードする前までは前記チェック情報がディスエーブル状態またはデータ‘０’状態を維持するので、第１プロセッサ１０ではチェック情報ＣＨａを通じて前記メールボックスに他のメッセージをライトするのが可能かどうかをチェックすることができる。
インタラプト信号ＩＮＴｂを通じてメールボックスにメッセージが記憶されていることがわかった第２プロセッサ１２で前記メールボックスに記憶されたメッセージをリードすると、インタラプト信号ＩＮＴｂはハイディスエーブルされ、チェック情報ＣＨａはデータ‘１’状態またはハイイネーブル状態に変わる。
以後、第１プロセッサ１０では前記チェック情報を通じて前記メールボックスに他のメッセージを記憶する。
上述したような構成によりメールボックスを通じてメッセージを送ったプロセッサは相対プロセッサがメッセージをりーどしたかどうかを知ることができるし、従って、メッセージ重複及びメールボックスへのオーバーライティングが防止されるようになる。
上述した実施形態で言及されたシステムにおいて前記インターフェイス部の動作のためには、特定ローアドレス(１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ)が印加されるとき、共有メモリ領域の対応する特定ワードラインはディスエーブルされ、その代わりに前記インターフェイス部がイネーブルされるようにする別途の回路が必要である。ここではこれを‘レジスタアクセス回路’と称する。
前記レジスタアクセス回路のブロック図が図１４に図示される。
図１４に示すように、レジスタアクセス回路１００は、レジスタアドレス判断部１１０、共有メモリ領域アドレス判断部１２０、及びレジスタアクセス信号発生部１３０を備える。レジスタアクセス回路１００は前記特定アドレスに対応するメモリセルのアクセスを防止し、前記ＤＲＡＭインターフェイス部をイネーブルするための回路である。
レジスタアドレス判断部１１０は印加されるアドレスが前記インターフェイス部をアクセスするためのアドレスであるかどうかを判断して、印加されるアドレスが特定ローアドレス(１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ)の場合に第１イネーブル信号ＲＥＧ＿ＡＤＤを発生（イネーブル）させる。即ち、特定ローアドレス（１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ）を除いたロードレスが印加される場合には第１イネーブル信号ＲＥＧ＿ＡＤＤは発生しない。
共有メモリ領域アドレス判断部１２０はメモリ領域Ｂ１−Ｂ４のうちいずれ一つのメモリ領域を選択するために印加されるメモリアドレスが前記共有メモリ領域を選択するためのメモリアドレスであるかどうかを判断する。即ち、前記共有メモリ領域を選択するためのメモリアドレスが印加される場合に第２イネーブル信号ＳＢを発生（イネーブル）させる。
前記共有メモリ領域がバンクメモリ領域にして構成される場合、例えばＢバンクで構成される場合にＢバンクＢ２を選択するためのバンクアドレスが前記共有メモリ領域を選択するためのメモリアドレスであることができる。
前記共有メモリ領域に対する特定ローアドレス(１ＦＦＦ８０ｈ−１ＦＦＦＦＦＦｈ)をここでは‘レジスタアドレス’と称する。
第２イネーブル信号ＳＢが必要な理由は特定ローアドレス（１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ）がバンクメモリごとに存在するので、前記インターフェイス部に対するレジスタアドレスを特定するためには共有メモリ領域に対するアドレスであるかどうかを確認する必要があるためである。
レジスタアドレス信号発生部１３０は第１イネーブル信号ＲＥＧ＿ＡＤＤ及び第２イネーブル信号ＳＢに応じてレジスタアクセス信号ＲＥＧ＿ＡＣＣＥＳＳを発生させる。レジスタアクセス信号ＲＥＧ＿ＡＣＣＥＳＳは第１イネーブル信号ＲＥＧ＿ＡＤＤ及び第２イネーブル信号ＳＢがすべてイネーブルされた場合のみに発生（イネーブル）され、いずれ一つでもイネーブルされていないと発生（イネーブル）されない。
レジスタアクセス信号ＲＥＧ＿ＡＣＣＥＳＳは優先的にインターフェイス部１７０をイネーブルさせる。インターフェイス部１７０を構成するレジスタがイネーブルされるようになる。
そして、レジスタアクセス信号ＲＥＧ＿ＡＣＣＥＳＳは特定ローアドレス(１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ)に対応するワードラインがイネーブルされないように制御する。即ち、ワードライン駆動部１４０でワードラインイネーブルのための信号が発生されないようにする。これは特定ローアドレス(１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ)に対応するワードラインに接続されるメモリセルに対するアクセスを防止するためのものである。
ワードライン駆動部１４０を構成する回路には本発明の属する技術の分野における通常の知識を有する者によく知られたサブワードラインドライバ、ノーマルワードラインイネーブル信号（ＮＷＥ）発生回路、及びワードライン選択信号（ＰＸＩ）発生回路などが含まれる。
レジスタアクセス信号ＲＥＧ＿ＡＣＣＥＳＳは上述のようなサブワードラインドライバ、ノーマルワードラインイネーブル信号（ＮＷＥ）発生回路、及びワードライン選択信号（ＰＸＩ）発生回路などの動作を制御することができる。即ち、前記サブワードラインドライバ、ノーマルワードラインイネーブル信号（ＮＷＥ）発生回路、及びワードライン選択信号（ＰＸＩ）発生回路などの動作を実行しないように制御することができる。言い替えれば、サブワードラインドライバ、ノーマルワードラインイネーブル信号（ＮＷＥ）発生回路、及びワードライン選択信号（ＰＸＩ）発生回路をイネーブルさせるためのイネーブル信号が発生しないように制御することができる。
次いで、レジスタアクセス信号（ＲＥＧ＿ＡＣＣＥＳＳ）はデータリード動作のためのセンシングパス部１５０をディスエーブルさせる。センシングパス部１５０はメモリセルでデータをリードするために動作されるセンスアンプを含むリード関連回路を含む。これは特定ローアドレス(１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ)が印加される場合、これに対応するメモリセルのデータセンシングのためにリードと関連されたセンシングパス部１５０をイネーブルするための信号が発生されるので、これらのイネーブルを防止するためのものである。
レジスタアクセス信号（ＲＥＧ＿ＡＣＣＥＳＳ）はリード動作と関連されたセンシングパス部１５０はディスエーブルさせるが、ライト動作及びデータ入出力と関連されたデータパス部１６０はディスエーブルさせずにイネーブルさせる。これはインターフェイス部１７０を構成するレジスタに情報を記憶するためにはデータパス部１６０がディスエーブルされてはいけないためである。
前記ＤＲＡＭがセンシングパス部１５０とデータパス部１６０を同時にイネーブルまたはディスエーブルするように制御される構造を有する場合には前記レジスタアクセス信号ＲＥＧ＿ＡＣＣＥＳＳはこれらのイネーブルを同時に制御する制御信号がイネーブルされずにディスエーブル状態を維持するようにし、データパス部１６０のイネーブルのための信号が別途に発生されるように制御する。
要約すると、レジスタアクセス信号ＲＥＧ＿ＡＣＣＥＳＳは前記インターフェイス部の動作と関連された回路はイネーブルさせ、これと関連されずに前記特定ローアドレスに対応するワードラインがイネーブルさせた場合に必要な回路はディスエーブルさせる。
上述したように、ＤＲＡＭ内にインターフェイス部を備えるマルチパスアクセス可能な半導体メモリ装置において、前記インターフェイス部をイネーブルさせるためのレジスタアドレスが入力される場合にこれに対応するワードラインをディスエーブルさせることができるようになる。また、前記インターフェイス動作を関連のないセンシングパス部をディスエーブルさせることにより、電力消費を減らすことができるという長所がある。
上述の説明では本発明の実施形態を主にして図面に基づき説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更可能であることは、本発明の属する技術の分野における通常の知識を有する者には明らかなことである。例えば、思案の異なった場合に本発明の技術的思想を逸脱しない限り、メモリ内部のレジスタ構成及びバンク構成、または回路構成及びアクセス方法を多様に変形または変更できる。
例えば、４個のメモリ領域のうち１個を共有メモリ領域に、残りの３個を専用メモリ領域に指定するか、或いは４個のメモリ領域のすべてを共有メモリ領域に設定することができる。また、２個のプロセッサを使用するシステムの場合を主にしてあげたが、３個以上のプロセッサがシステムに採用される場合に一つのＤＲＡＭに３個以上のポートを設置し、特定な時間に３個のうち一つのプロセッサが設定された共有メモリをアクセスするようにすることができる。そして、ＤＲＡＭの場合を挙げたが、ここに限定されずにスタティックランダムアクセスメモリ及び不揮発性メモリなども本発明の技術的思想に含まれる。
本発明の好適な一実施形態に係るマルチパスアクセス可能なＤＲＡＭを有するマルチプロセッサシステムのブロック図である。 図１におけるマルチパスアクセス可能なＤＲＡＭのメモリ領域とポート及び内部バッファの配置関係を示すブロック図である。 、 図１のＤＲＡＭにおいてホストインターフェイシング機能の実現と関連して共有メモリ領域の制御権を得る方法を説明するために提示された図である。 図１のプロセッサが図２のＤＲＡＭを通じてデータを収受することを示す例示的フローチャートである。 、 ホストインターフェイシング機能と関連した図２のＤＲＡＭのライト／リード動作関連のタイミング図である。 図２の具体的回路ブロック図である。 本発明の好適な他の実施形態に係る図１のＤＲＡＭのメモリ領域とポート及び内部バッファの配置関係を示すブロック図である。 図９のＤＲＡＭ構造を有する図１のプロセッサ間のメールボックス及びチェック領域に対するインターフェイス動作の例を示すブロック図である。 本発明の好適なさらに他の実施形態に係るマルチパスアクセス可能なＤＲＡＭを有するマルチプロセッサシステムのブロック図である。 図１１のプロセッサ間のメールボックスチェック情報提供に対するインターフェイス動作の例を示すブロック図である。 図１０及び図１２の動作タイミング図を一緒に示した図である。 図１のＤＲＡＭのレジスタアクセス回路のブロック図である。 携帯用通信デバイスに採用された通常のマルチプロセッサシステムのブロック図である。 本発明に適用されるメモリを採用したマルチプロセッサシステムのブロック図である。 典型的なＤＲＡＭメモリの入出力パス構造を示すブロック図である。 従来技術によるマルチプロセッサシステムのメモリアレイ部分を示すブロック図である。

Claims (30)

  1. 半導体メモリ装置であって、
    複数のプロセッサの数に対応して互いに独立して設けられたポートと動作可能に接続されて前記複数のプロセッサにより選択的にアクセスされ、メモリセルアレイ内に少なくとも一つ以上割り当てられた共有メモリ領域と、
    前記プロセッサから印加される外部信号に応じて前記ポートのうち選択された一つのポートと前記共有メモリ領域間のデータアクセスパスが形成されるようにするアクセスパス形成部と、
    前記複数のプロセッサ間の通信の際にインターフェイシング機能の提供のために前記共有メモリ領域の特定アドレスに対応して対置的にアクセスされるセマフォ領域及びメールボックス領域を有するインターフェイス部と、を備えることを特徴とする半導体メモリ装置。
  2. 前記アクセスパス形成部は、前記外部信号を論理組合せしてパス決定信号を生成するパス決定部と、
    前記パス決定信号に応じて前記ポートを通じてそれぞれ印加されるロー及びコラムアドレスのうち一つのロー及びコラムアドレスを選択し、これを前記共有メモリ領域と接続されたローデコーダー及びコラムデコーダーにそれぞれ印加するためのロー及びコラムアドレスマルチプレクサと、
    前記パス決定信号に応じて前記共有メモリ領域のグローバル入出力ライン対と第１データ入出力ライン対間、または前記共有メモリ領域のグローバル入出力ライン対と第２データ入出力ライン対間を接続するためのグローバル第１，２マルチプレクサと、
    前記グローバル第１マルチプレクサと前記ポートのうち一つの第１ポート間に設けられた第１入出力関連回路及び前記グローバル第２マルチプレクサと前記ポートのうち他の一つの第２ポート間に設けられた第２入出力関連回路を含む入出力関連パス部と、を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第１入出力関連回路は、前記グローバル第１マルチプレクサと動作可能に接続された入出力センスアンプ、前記入出力センスアンプと動作可能に接続されたデータマルチプレクサ、前記マルチプレクサと接続されたデータ出力バッファ、及び前記データ出力バッファと接続されて出力データを駆動するデータ出力ドライバで構成されたデータ出力パス回路と、
    前記第１ポートに接続されたデータ入力バッファ、前記データ入力バッファに接続されてライトデータを１次的に駆動する第１入力ドライバ、及び前記第１入力ドライバに接続されて前記ライトデータを２次的に駆動する第２入力ドライバで構成されたデータ入力パス回路と、を含むことを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記共有メモリ領域に行と列のマトリックス形態で配置される複数のメモリセルは、一つのアクセストランジスタとストレージキャパシタで構成されたＤＲＡＭメモリセルであることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記共有メモリ領域の一つには前記入出力センスアンプが二つ配置されることを特徴とする請求項３に記載の半導体メモリ装置。
  6. 前記グローバル第１，２マルチプレクサは互いに反対のスイッチング動作を行うことを特徴とする請求項３に記載の半導体メモリ装置。
  7. 前記パス決定部は、前記ポートを通じてそれぞれ印加されるローアドレスストローブ信号とライトイネーブル信号及びバンク選択アドレスを論理組合せして前記パス決定信号を生成することを特徴とする請求項４に記載の半導体メモリ装置。
  8. 前記複数のプロセッサは、前記共有メモリ領域のグローバル入出力ライン対、前記グローバル入出力ライン対と動作可能に接続されるローカル入出力ライン対、前記ローカル入出力ライン対とはコラム選択信号により動作可能に接続されるビットライン対、前記ビットライン対に設けられてビットラインのデータを感知増幅するビットラインセンスアンプ、及び前記ビットライン対にメモリセルを形成するアクセストランジスタが接続されたメモリセルを前記ポートを通じて共有することを特徴とする請求項４に記載の半導体メモリ装置。
  9. 前記特定アドレスにより前記インターフェイス部がアクセスされるときに前記共有メモリ領域の特定ワードラインに接続されたメモリセルはすべてディスエーブルされることを特徴とする請求項１に記載の半導体メモリ装置。
  10. 前記インターフェイス部は内部バッファを有し、前記特定アドレスが行アドレスの場合に前記セマフォ領域とメールボックス領域はコラムアドレスによりアクセスされることを特徴とする請求項２に記載の半導体メモリ装置。
  11. 前記セマフォ領域とメールボックス領域はそれぞれ１６ビットメモリ領域を有することを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 携帯用通信システムであって、
    第１設定タスクを行う第１プロセッサと、
    第２設定タスクを行う第２プロセッサと、
    前記第１，２プロセッサのすべてによりアクセスされる共有メモリ領域と前記第１，２プロセッサのそれぞれによりアクセスされる専用メモリ領域を有するメモリセルアレイ、前記第１，２プロセッサのバスとそれぞれに対応して接続される第１，２ポート、前記第１，２プロセッサから印加される外部信号に応じて前記ポートのうち選択された一つのポートと前記共有メモリ領域間のデータアクセスパスが形成されるようにするアクセスパス形成部、及び前記第１，２プロセッサ間の通信の際にインターフェイシング機能の提供のために前記共有メモリ領域の特定アドレスに対応して対置的にアクセスされるセマフォ領域とメールボックス領域を有するレジスタ部を含むダイナミックランダムアクセスメモリと、を備えることを特徴とする携帯用通信システム。
  13. プロセッサ間の通信の際にＤＲＡＭインターフェイスを使用し、セマフォ領域とメールボックス領域を有するＤＲＡＭ内のインターフェイス部を用いて前記プロセッサが共通にアクセス可能な共有メモリ領域を通じてデータ通信が行われるようにすることを特徴とするプロセッサ間のインターフェイシング方法。
  14. 半導体メモリ装置であって、
    複数のプロセッサの数に対応して互いに独立して設けられたポートのうち選択された一つのポートとのデータアクセスパスが形成されて前記複数のプロセッサにより選択的にアクセスされ、メモリセルアレイ内に少なくとも一つ以上割り当てられた共有メモリ領域と、
    前記複数のプロセッサ間の通信の際にインターフェイシング機能の提供のために前記共有メモリ領域の特定アドレスに対応して対置的にアクセスされるセマフォ領域、メールボックス領域、及びチェック領域を有するインターフェイス部と、を備えることを特徴とする半導体メモリ装置。
  15. 前記共有メモリ領域に行と列のマトリックス形態で配置される複数のメモリセルは、一つのアクセストランジスタとストレージキャパシタで構成されたＤＲＡＭメモリセルであることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記特定アドレスにより前記インターフェイス部がアクセスされるときに前記共有メモリ領域の特定ワードラインに接続されたメモリセルはすべてディスエーブルされることを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記インターフェイス部は特定ローアドレスが印加される場合に共通イネーブルされ、個別に印加されるコラムアドレスに従い前記セマフォ領域、メールボックス領域、及びチェック領域がアクセスされることを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記メールボックス領域及び前記チェック領域は前記ポートの数だけそれぞれ具備されることを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記メールボックス領域は予め設定された伝送方向に従い相対プロセッサに伝達する権限要請、データ伝達及び命令語伝送などのメッセージが記憶されることを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記メールボックス領域にメッセージが記憶された場合、メールボックスにメッセージが記憶されたことを相対プロセッサに知らせる信号のインタラプト信号を備えることを特徴とする請求項１９に記載の半導体メモリ装置。
  21. 前記インタラプト信号は対応するメールボックスにメッセージがライトされるとイネーブルされ、相対プロセッサで前記メールボックスに記憶されたメッセージをリードした場合にディスエーブルされることを特徴とする請求項２０に記載の半導体メモリ装置。
  22. 前記チェック領域は相対プロセッサで前記メールボックスに記憶されたメッセージをリードしたかどうかに対する情報を記憶することを特徴とする請求項２１に記載の半導体メモリ装置。
  23. 前記チェック領域に記憶された情報は前記メールボックスに記憶されたメッセージをリードした相対プロセッサを除いた残りのプロセッサでモニタリングできることを特徴とする請求項１４に記載の半導体メモリ装置。
  24. 前記半導体メモリ装置が二つのポートを有する場合、前記セマフォ領域及びメールボックス領域のそれぞれは１６ビットメモリ領域を有し、前記チェック領域はそれぞれ１びっとまたは２ビットメモリ領域を有することを特徴とする請求項２３に記載の半導体メモリ装置。
  25. 前記半導体メモリ装置が二つのポートを有する場合、前記セマフォ領域は４ビットメモリ領域を有し、前記メールボックス領域のそれぞれは３２ビットメモリ領域を有し、前記チェック領域のそれぞれは１ビットまたは２ビットメモリ領域を有することを特徴とする請求項２３に記載の半導体メモリ装置。
  26. 前記特定アドレスに対応するメモリセルのアクセスを防止し、前記インターフェイス部をイネーブルするためのレジスタアクセス回路を備えることを特徴とする請求項１６に記載の半導体メモリ装置。
  27. 前記レジスタアクセス回路は、印加されるアドレスが前記インターフェイス部をアクセスするためのアドレスであるかどうかを判断して、印加されるアドレスが前記特定アドレスである場合に第１イネーブル信号を発生するレジスタアドレス判断部と、
    メモリ領域のうちいずれ一つのメモリ領域を選択するためのメモリアドレスが前記共有メモリ領域を選択するためのメモリアドレスであるかどうかを判断して、前記共有メモリ領域を選択するためのメモリアドレスが印加される場合に第２イネーブル信号を発生させる共有メモリ領域アドレス判断部と、
    前記第１イネーブル信号及び前記第２イネーブル信号に応じてレジスタアクセス信号を発生するレジスタアクセス信号発生部と、を備えることを特徴とする請求項２６に記載の半導体メモリ装置。
  28. 前記レジスタアクセス信号は、前記特定ローアドレスに対応するワードラインのイネーブルのための回路を含むワードライン駆動部をディスエーブルさせ、前記ワードラインに接続されたメモリセルのデータをリードするためのセンスアンプを含むリード関連回路を備えるセンシングパス部をディスエーブルさせ、データライティング関連回路及びデータ入出力のための入出力ラインを含むデータパス部をイネーブルさせることを特徴とする請求項２７に記載の半導体メモリ装置。
  29. 前記ワードライン駆動部はサブワードラインドライバ、ノーマルワードラインイネーブル信号（ＮＷＥ）発生回路、ワードライン選択信号（ＰＸＩ）発生回路を含むことを特徴とする請求項２８に記載の半導体メモリ装置。
  30. 前記レジスタアクセス信号は前記ワードライン駆動部をイネーブルさせるためのイネーブル信号の発生を防止することを特徴とする請求項２９に記載の半導体メモリ装置。
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