JP6986369B2 - メモリモジュール、これを含むシステム及びその動作方法 - Google Patents
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Description
前記不揮発性メモリ及び前記メモリモジュールのDRAMの双方は、データバッファ及びレジスタリングクロックドライバ(RCD)と連結され、前記レジスタリングクロックドライバ(RCD)は「制御及びアドレス」(CA)バッファを含む。前記データバッファはホストメモリコントローラによって要請されたデータ又は前記メモリモジュールの状態を、前記DDRインタフェイスのデータバス(DQ)及び前記メッセージインタフェイスを通じて提供する。前記レジスタリングクロックドライバ(RCD)は、前記DDRインタフェイスのCAバスを通じて受信された命令及びアドレスに基づいて前記データバッファに対する命令シークェンスを生成する。
前記メモリモジュールの前記不揮発性メモリに格納されたデータは前記メモリモジュールの前記不揮発性メモリコントローラによって非同期的にアクセス可能である。前記DRAMキャッシュに格納されたデータは前記ホストメモリコントローラによって同期的に直接、アクセス可能である。
前記メモリモジュールは、不揮発性メモリと、データインタフェイス及び「制御及びアドレス」(CA)インタフェイスを前記不揮発性メモリに提供する不揮発性メモリコントローラと、前記不揮発性メモリのDRAMキャッシュとして構成されたDRAMと、データバッファと、「制御及びアドレス」(CA)バッファを含むレジスタリングクロックドライバ(RCD)と、を含む。
前記不揮発性メモリ及び前記DRAMは前記データバッファ及び前記レジスタリングクロックドライバ(RCD)と連結される。前記データバッファは前記ホストメモリコントローラによって要請されたデータ又は前記メモリモジュールの状態を前記DDRインタフェイスのデータバス(DQ)及び前記メッセージインタフェイスを通じて提供する。前記RCDは前記DDRインタフェイスのCAバスを通じて受信された命令及びアドレスに基づいて前記データバッファに命令シークェンスを生成するように構成される。
前記メモリモジュールの前記不揮発性メモリに格納されたデータは前記不揮発性メモリコントローラによって非同期的にアクセス可能である。前記DRAMキャッシュに格納されたデータは前記ホストメモリコントローラによって同期的に直接、アクセス可能である。
図3は本発明の一実施形態に係るバックサイドDRAMキャッシュを含むNVDIMMを例示的に示す。NVDIMM(201a)は不揮発性メモリ210、バックサイドDRAMキャッシュ211a、及びNVM/キャッシュコントローラ220を含む。NVDIMM(201a)のデータバッファ230はホストメモリコントローラ(図示せず)によって要請されたデータ又はNVDIMM(201a)の状態を、データバス(DQ)を通じて提供する。NVDIMM(201a)のレジスタリングクロックドライバ(RCD、registering clock_driver_)231は、データバッファ230に対する命令シークェンスを発生する「制御及びアドレス」(CA)バッファを提供する。
ホストメモリコントローラは直接モードではバックサイドDRAMキャッシュ211aをアクセスできるが、キャッシュモードではバックライトDRAMキャッシュ211aを直接的にアクセスできない。バックサイドDRAMキャッシュ211aに対してアクセスするにはハンドシェーキング(handshaking)を必要とするので、DRAMに対する従来のアクセス時間より長いアクセス時間(例えば、15ns以上)をもたらす。
NVDIMM201bのデータバッファ230はデータバス(DQ)を通じてホストメモリコントローラ(図示せず)に/から通信するデータをバッファリングする。
NVDIMM201bのレジスタリングクロックドライバ(RCD)231は、「制御及びアドレス」(CA)のバッファであって、データバッファ230に対する命令シ−クェンスを発生する。
フラッシュ命令はホストメモリコントローラがNVDIMMにNVMコントローラ221の書込みバッファ及び/又はDRAMキャッシュをフラッシュする命令を可能にする。フラッシュ命令は揮発性領域(例えば、書込みバッファ)に格納されたデータが不揮発性領域に書き込まれることを保障することによってデータが永久的に持続されるようにする。
異なって明示しない限り、本明細書でDRAMキャッシュは図4に示したフロントサイドDRAMキャッシュである。DRAMキャッシュ及びフロントサイドDRAMキャッシュは本発明の範囲を逸脱しない限度内で互換的に使用されることができる。
図5は本発明の一実施形態に係る高速キャッシュ読出し命令の一例に対する定義を示すテーブルである。高速キャッシュ読出し命令は第1クロックサイクルで発生される「拡張された命令」(E)及び後続する第2クロックサイクルで発生される「DRAM読出し命令」(RD)を含む。
本発明の一実施形態によれば、キャッシュマネージメントロジックはタグをチェックしてキャッシュヒット又はキャッシュミスを判別する。ホストメモリコントローラが読出し要請を伝送する時、ホストメモリコントローラはアドレス及び対応するタグを持続的に把握しておく。読出しデータがリターンされる時、ホストメモリコントローラはリターンされたタグを使用して未処理の(outstanding)読出し要請とタグとをマッチさせる。例えば、もしタグがキャッシュヒットを示せば、ホストメモリコントローラはデータバス(DQ)にロードされたデータが有効であることと判別し、そうでなければ、ホストメモリコントローラはキャッシュミスであることと判別して、データバス(DQ)にロードされたデータが無効であることと判別する。キャッシュミスである場合、ホストメモリコントローラはデータバス(DQ)上のデータを無視する。
他の実施形態で、ホストメモリコントローラ及びNVDIMMの双方は読出し命令のタイプに基づいて読出しID(RID)を明示的に発生する。その他の実施形態で、ホストメモリコントローラ又はNVDIMMの中の何れも読出しID(RID)を明示的に発生しない。代わりに、ホストメモリコントローラ及びNVDIMMの双方は読出しID(RID)メカニック(mechanic、機構)に同意し、これに従う。初期化の間に同期化の後、ホストメモリコントローラ及びNVDIMMは同一のパッケージに対して個別的に同一の読出しID(RID)を発生する。読出しID(RID)はフィードバックチャンネル(例えば、メッセージ(MSG)ピン)内の他のピンを通じて伝達される。
ホストメモリコントローラが読出し待機(Read_Ready)信号を受信した後、ホストメモリコントローラはトランザクションバースト(TB)命令315を発行し、不揮発性メモリに格納されたデータをデータバス上に読み出す。トランザクションバースト(TB)命令315に応答して、NVDIMMはメッセージ(MSG)ピン内読出しID(RID)のみならず、不揮発性メモリに格納された要請されたデータをDQピンにロードする。メッセージ(MSG)ピンにロードされた読出しID(RID)320はDQピン上のデータが「E+RD」命令301bによって要請されたデータに対応するか否かを識別する。
図8は本発明の一実施形態に係る内部動作命令の一例に対するタイミング図である。
一実施形態によれば、内部動作(IOP)要請410で要請された内部動作(IOP)時間は内部動作(IOP)命令402で割当された内部動作(IOP)時間と異なる。NVDIMMが内部動作を遂行することを許容する割当された時間の間、ホストメモリコントローラはNVDIMMにアクセスしない。内部動作はCA及びDQバスを占有しないので、共有されたメモリチャンネルバスは共有されたメモリチャンネル上の他のDIMMによって使用される。
図9は本発明の一実施形態に係るフラッシュ命令の一例に対する定義を示すテーブルである。
図10は本発明の一実施形態に係るフラッシュ命令の一例に対するタイミング図である。
読出し待機(Read_Ready)信号を受信した後、ホストメモリコントローラはトランザクションバースト(TB)命令502を伝送してフラッシュ命令501の状態をチェックする。状態はフラッシュID(FID)及びフラッシュID(FID)の状態(例えば、成功、保留(pending)、又は失敗)を含む。例えば、NVDIMMが不揮発性メモリの指定された領域にフラッシュを成功裡に完了したら、NVDIMMはフラッシュ命令501を成功裡に完了したことを示す確認を示す状態512を伝送する。トランザクションバースト(TB)命令502に応答してロードされたメッセージ(MSG)パケット520は、DQピン上にロードされたデータがデータの代わりにNVDIMMの状態512を含むとことを示す識別子(1)を含む。
図11は本発明の一実施形態に係るトランザクションバースト(TB)命令の一例に対する定義を示すテーブルである。
図12は本発明の一実施形態に係るトランザクションバースト(TB)命令の一例に対するタイミング図である。
前記不揮発性メモリ及び前記メモリモジュールのDRAMの双方は、データバッファ及びレジスタリングクロックドライバ(RCD)と連結され、前記レジスタリングクロックドライバ(RCD)は「制御及びアドレス」(CA)バッファを含む。
前記データバッファはホストメモリコントローラによって要請されたデータ又は前記メモリモジュールの状態を前記DDRインタフェイスのデータバス(DQ)及び前記メッセージインタフェイスを通じて提供する。
前記レジスタリングクロックドライバ(RCD)は前記DDRインタフェイスのCAバスを通じて受信された命令及びアドレスに基づいて前記データバッファに対する命令シークェンスを生成する。
前記メモリモジュールの前記不揮発性メモリに格納されたデータは前記メモリモジュールの前記不揮発性メモリコントローラによって非同期的にアクセス可能である。前記DRAMキャッシュに格納されたデータは前記ホストメモリコントローラによって同期的に直接、アクセス可能である。
、前記DDRインタフェイスを通じて前記メモリモジュールの前記状態を同期的に提供す
る段階と、をさらに含む。
前記不揮発性メモリ及び前記DRAMは、前記データバッファ及び前記レジスタリングクロックドライバ(RCD)と連結される。前記データバッファは、前記ホストメモリコントローラによって要請されたデータ又は前記メモリモジュールの状態を前記DDRインタフェイスのデータバス(DQ)及び前記メッセージインタフェイスを通じて提供し、前記RCDは、前記DDRインタフェイスのCAバスを通じて受信された命令及びアドレスに基づいて前記データバッファに命令シークェンスを生成するように構成される。前記メモリモジュールの前記不揮発性メモリに格納されたデータは前記不揮発性メモリコントローラによって非同期的にアクセス可能である。前記DRAMキャッシュに格納されたデータは前記ホストメモリコントローラによって同期的に直接、アクセス可能である。
111a DRAM
110 不揮発性メモリ
201a NVDIMM
210 NVM
211a バックサイドDRAMキャッシュ
211b フロントサイドDRAMキャッシュ
220 NVM/キャッシュコントローラ
221 NVMコントローラ
230 データバッファ
231 レジスタリングクロックドライバ(RCD、registering_c
lock_driver)
301b 「E+RD」命令
315 TB命令
320 RID(読出しID)(識別子(0)を含む MSGパケット)
401 TB命令
402 IOP命令
410 IOP要請
412 NVDIMMの状態
420 RID(読出しID)(識別子(1)を含む MSGパケット)
501 フラッシュ命令
502 TB命令
512 NVDIMMの状態
601 TB命令
612 データ
613 状態
701 RS命令
712 状態
CA 「制御及びアドレス」
DIMM dual_in−line_memory_module_
DDR ダブルデータレート
DQ データバス
EA 拡張(された)アドレス
FL フラッシュ
FID フラッシュID
IOP 内部動作
MSG メッセージ(パケット)
NVDIMM 不揮発性DIMM
RID 読出しID
RS 状態読出し
TB トランザクションバースト
Claims (20)
- 不揮発性メモリ及び前記不揮発性メモリのDRAMキャッシュとして構成されたDRAMを含むメモリモジュールとホストメモリコントローラとの間にDDRインタフェイスを提供する段階と、
前記ホストメモリコントローラと前記メモリモジュールとの間にメッセージインタフェイスを提供する段階と、を含み、
前記不揮発性メモリ及び前記メモリモジュールの前記DRAMの双方は、データバッファ及びレジスタリングクロックドライバ(RCD)と連結され、前記レジスタリングクロックドライバ(RCD)は、「制御及びアドレス」(CA)バッファを含み、前記データバッファは、前記ホストメモリコントローラによって要請されたデータ又は前記メモリモジュールの状態を、前記DDRインタフェイスのデータバス(DQ)及び前記メッセージインタフェイスを通じて提供し、前記レジスタリングクロックドライバ(RCD)は、前記DDRインタフェイスのCAバスを通じて受信された命令及びアドレスに基づいて前記データバッファに対する命令シークェンスを生成し、
前記メモリモジュールの前記不揮発性メモリに格納されたデータは、前記メモリモジュールの不揮発性メモリコントローラによって非同期的にアクセス可能であり、
前記DRAMキャッシュに格納されたデータは、前記ホストメモリコントローラによって同期的に直接、アクセス可能であることを特徴とする動作方法。 - 前記ホストメモリコントローラから前記メモリモジュールに格納されたデータを読み出すための高速キャッシュ−読出し要請を受信する段階と、
前記高速キャッシュ−読出し要請によって要請された前記データが、前記DRAMキャッシュ又は前記不揮発性メモリの何れに格納されているのかをキャッシュヒット又はキャッシュミスのいずれであるかに応じて判別する段階と、
前記判別する段階で、キャッシュヒットであると判別された場合、前記DRAMキャッシュに格納されたデータを前記データバスに同期的に提供する段階と、
前記判別する段階で、キャッシュミスであると判別された場合、前記不揮発性メモリに格納されたデータを前記データバスに非同期的に提供する段階と、をさらに含むことを特徴とする請求項1に記載の動作方法。 - 前記高速キャッシュ−読出し要請は、拡張された命令及びDRAM読出し命令を含むことを特徴とする請求項2に記載の動作方法。
- 前記拡張された命令は、前記メモリモジュールに格納されたデータに関連付けられた読出しIDを含むことを特徴とする請求項3に記載の動作方法。
- 前記メッセージインタフェイス上のメッセージ信号に含まれたタグをチェックする段階と、
前記タグと拡張されたアドレス(EA)を比較して前記高速キャッシュ−読出し要請がキャッシュヒットであるか、又はキャッシュミスであるかを判別する段階と、をさらに含むことを特徴とする請求項2に記載の動作方法。 - 前記ホストメモリコントローラに対して、第2読出し命令を発送して前記不揮発性メモリから前記データを読出すように指示するために、前記メッセージインタフェイス上に読出し準備済信号を伝送する段階と、
前記第2読出し命令に応答して前記データバスに前記データを提供する段階をさらに含むことを特徴とする請求項2に記載の動作方法。 - 前記ホストメモリコントローラに対して、前記メモリモジュールの状態を読出すように指示するために、読出し準備済信号を前記メッセージインタフェイスを介して提供する段階と、
前記ホストメモリコントローラから読出し要請を受信する段階と、
前記DDRインタフェイス上に前記メモリモジュールの状態を提供し、タグを含むメッセージ信号を提供する段階と、をさらに含み、
前記メッセージ信号に含まれた前記タグは、前記DDRインタフェイスの前記データバス上の前記データが前記メモリモジュールの状態であることを示す識別子を含む、ことを特徴とする請求項1に記載の動作方法。 - 前記メモリモジュールの状態は、内部動作時間を含み、
前記ホストメモリコントローラから内部動作命令を受信する段階をさらに含み、
前記内部動作命令は、承認された内部動作時間を含むことを特徴とする請求項7に記載の動作方法。 - 前記内部動作時間及び前記承認された内部動作時間は、互いに異なることを特徴とする請求項8に記載の動作方法。
- 前記承認された内部動作時間の間には、前記ホストメモリコントローラは、前記メモリモジュールに格納されたデータにアクセスしないことを特徴とする請求項8に記載の動作方法。
- 前記ホストメモリコントローラからフラッシュIDを含むフラッシュ命令を受信する段階と、
前記フラッシュIDに基づいて前記DRAMに格納されたデータを前記不揮発性メモリにフラッシュする段階と、をさらに含み、
前記メモリモジュールの状態は、前記フラッシュIDに基づいて前記フラッシュ命令が成功裡に遂行されているか否かを示すことを特徴とする請求項7に記載の動作方法。 - 前記メモリモジュールに格納された1つ以上のデータ及び前記メモリモジュールの状態を、前記DDRインタフェイス、及び前記タグを含む前記メッセージインタフェイスに提供する段階をさらに含み、
前記メッセージインタフェイス上の前記メッセージ信号に含まれる前記タグは、前記DDRインタフェイスの前記データバスにロードされたデータが、前記ホストメモリコントローラによって要請されたデータであることを示す識別子又は前記メモリモジュールの状態であることを示す識別子を含むことを特徴とする請求項7に記載の動作方法。 - 前記読出し要請は、バーストカウントを含み、
前記バーストカウントによって定義された通り、前記メモリモジュールに格納された1つ以上のデータ及び前記メモリモジュールの状態を前記DDRインタフェイスに順次的に提供する段階をさらに含むことを特徴とする請求項12に記載の動作方法。 - 前記ホストメモリコントローラから状態読出し命令を受信する段階と、
前記DDRインタフェイスを通じて前記メモリモジュールの前記状態を同期的に提供する段階と、をさらに含むことを特徴とする請求項12に記載の動作方法。 - メモリモジュールであって、
不揮発性メモリと、
データインタフェイス、及び「制御及びアドレス」(CA)インタフェイスを前記不揮発性メモリに提供する不揮発性メモリコントローラと、
前記不揮発性メモリのDRAMキャッシュとして構成されたDRAMと、
データバッファと、
「制御及びアドレス」(CA)バッファを含むレジスタリングクロックドライバ(RCD)と、
ホストメモリコントローラに対するDDRインタフェイス及びメッセージインタフェイスと、を含み、
前記不揮発性メモリ及び前記DRAMは、前記データバッファ及び前記レジスタリングクロックドライバ(RCD)と連結され、
前記データバッファは、前記ホストメモリコントローラによって要請されたデータ又は前記メモリモジュールの状態を前記DDRインタフェイスのデータバス(DQ)及び前記メッセージインタフェイスを通じて提供し、前記RCDは、前記DDRインタフェイスのCAバスを通じて受信された命令及びアドレスに基づいて前記データバッファに対して命令シークェンスを生成するように構成され、
前記メモリモジュールの前記不揮発性メモリに格納されたデータは、前記不揮発性メモリコントローラによって非同期的にアクセス可能であり、
前記DRAMキャッシュに格納されたデータは、前記ホストメモリコントローラによって同期的に直接、アクセス可能であることを特徴とするメモリモジュール。 - 前記ホストメモリコントローラは、高速キャッシュ−読出し要請を伝送し、前記メモリモジュールに格納されたデータをキャッシュヒット又はキャッシュミスのいずれであるかに応じて前記メモリモジュールの前記DRAMキャッシュ又は前記不揮発性メモリから読出し、
前記メモリモジュールは、キャッシュヒットであると判別された場合、前記DRAMキャッシュに格納されたデータを前記データバスに同期的に提供し、キャッシュミスであると判別された場合、前記不揮発性メモリに格納されたデータを前記データバスに非同期的に提供することを特徴とする請求項15に記載のメモリモジュール。 - 前記メモリモジュールは、前記メッセージインタフェイスにタグを含むメッセージ信号を伝送し、前記ホストメモリコントローラは、前記タグと拡張されたアドレス(EA)との比較によって前記高速キャッシュ−読出し要請がキャッシュヒットであるか、又はキャッシュミスであるかを判別することを特徴とする請求項16に記載のメモリモジュール。
- ホストメモリコントローラと、
メモリモジュールと、
前記ホストメモリコントローラと前記メモリモジュールとの間に位置し、データバス及び「制御及びアドレス」(CA)バスを含むDDRインタフェイスと、
前記ホストメモリコントローラと前記メモリモジュールとの間に位置したメッセージインタフェイスと、を含み、
前記メモリモジュールは、
不揮発性メモリと、
データインタフェイス及び「制御及びアドレス」(CA)インタフェイスを前記不揮発性メモリに提供する不揮発性メモリコントローラと、
前記不揮発性メモリのDRAMキャッシュとして構成されたDRAMと、
データバッファと、
「制御及びアドレス」(CA)バッファを含むレジスタリングクロックドライバ(RCD)と、を含み、
前記不揮発性メモリ及び前記DRAMは、前記データバッファ及び前記レジスタリングクロックドライバ(RCD)と連結され、
前記データバッファは、前記ホストメモリコントローラによって要請されたデータ又は前記メモリモジュールの状態を前記DDRインタフェイスのデータバス(DQ)及び前記メッセージインタフェイスを通じて提供し、前記RCDは、前記DDRインタフェイスのCAバスを通じて受信された命令及びアドレスに基づいて前記データバッファに対して命令シークェンスを生成するように構成され、
前記メモリモジュールの前記不揮発性メモリに格納されたデータは、前記不揮発性メモリコントローラによって非同期的にアクセス可能であり、
前記DRAMキャッシュに格納されたデータは、前記ホストメモリコントローラによって同期的に直接、アクセス可能であることを特徴とするメモリシステム。 - 前記ホストメモリコントローラは、前記メモリモジュールに格納されたデータを読出すために高速キャッシュ−読出し要請を伝送し、前記メモリモジュールに格納されたデータをキャッシュヒット又はキャッシュミスのいずれであるかに応じて前記メモリモジュールの前記DRAMキャッシュ又は前記不揮発性メモリから読出し、
前記メモリモジュールは、キャッシュヒットであると判別された場合、前記DRAMキャッシュに格納されたデータを前記データバスに同期的に提供し、キャッシュミスであると判別された場合、前記不揮発性メモリに格納されたデータを前記データバスに非同期的に提供することを特徴とする請求項18に記載のメモリシステム。 - 前記メモリモジュールは、タグを含むメッセージ信号を前記メッセージインタフェイスに伝送し、前記ホストメモリコントローラは、前記タグと拡張されたアドレス(EA)との比較によって前記高速キャッシュ−読出し要請がキャッシュヒットであるか、又はキャッシュミスであるかを判別することを特徴とする請求項19に記載のメモリシステム。
Applications Claiming Priority (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201662347569P | 2016-06-08 | 2016-06-08 | |
US62/347,569 | 2016-06-08 | ||
US201662368806P | 2016-07-29 | 2016-07-29 | |
US62/368,806 | 2016-07-29 | ||
US201662371588P | 2016-08-05 | 2016-08-05 | |
US62/371,588 | 2016-08-05 | ||
US15/285,423 US10810144B2 (en) | 2016-06-08 | 2016-10-04 | System and method for operating a DRR-compatible asynchronous memory module |
US15/285,423 | 2016-10-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017220237A JP2017220237A (ja) | 2017-12-14 |
JP6986369B2 true JP6986369B2 (ja) | 2021-12-22 |
Family
ID=60573975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017112253A Active JP6986369B2 (ja) | 2016-06-08 | 2017-06-07 | メモリモジュール、これを含むシステム及びその動作方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10810144B2 (ja) |
JP (1) | JP6986369B2 (ja) |
KR (1) | KR20170139438A (ja) |
CN (1) | CN107481746B (ja) |
TW (1) | TWI762479B (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20180059945A1 (en) * | 2016-08-26 | 2018-03-01 | Sandisk Technologies Llc | Media Controller with Response Buffer for Improved Data Bus Transmissions and Method for Use Therewith |
US20180059943A1 (en) * | 2016-08-26 | 2018-03-01 | Sandisk Technologies Llc | Media Controller and Method for Management of CPU-Attached Non-Volatile Memory |
US10679722B2 (en) * | 2016-08-26 | 2020-06-09 | Sandisk Technologies Llc | Storage system with several integrated components and method for use therewith |
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US10929291B2 (en) * | 2017-12-06 | 2021-02-23 | MemRay Corporation | Memory controlling device and computing device including the same |
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KR20210008216A (ko) | 2019-07-11 | 2021-01-21 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
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2016
- 2016-10-04 US US15/285,423 patent/US10810144B2/en active Active
-
2017
- 2017-01-16 KR KR1020170007166A patent/KR20170139438A/ko unknown
- 2017-04-01 CN CN201710212112.7A patent/CN107481746B/zh active Active
- 2017-04-14 TW TW106112447A patent/TWI762479B/zh active
- 2017-06-07 JP JP2017112253A patent/JP6986369B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
US20170357604A1 (en) | 2017-12-14 |
JP2017220237A (ja) | 2017-12-14 |
KR20170139438A (ko) | 2017-12-19 |
CN107481746A (zh) | 2017-12-15 |
TWI762479B (zh) | 2022-05-01 |
TW201743219A (zh) | 2017-12-16 |
US10810144B2 (en) | 2020-10-20 |
CN107481746B (zh) | 2023-07-18 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20211129 |
|
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