KR20190000662A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 기술은 메모리 컨트롤러; 및 채널을 통해 상기 메모리 컨트롤러에 연결된 다수의 메모리 장치들을 포함하고, 상기 다수의 메모리 장치들 각각은 제1 메모리 블록을 포함한 다수의 메모리 블록들을 포함하고, 상기 다수의 메모리 장치들 각각은 서로 다른 웨이를 구성하고, 상기 다수의 메모리 장치들 각각에 포함된 상기 제1 메모리 블록들의 그룹을 제1 수퍼 블록으로 구성하고, 상기 제1 수퍼 블록에 포함된 상기 제1 메모리 블록들 중 어느 하나가 배드(bad)로 판정된 때, 상기 메모리 컨트롤러는 상기 배드로 판정된 제1 메모리 블록을 제2 메모리 블록으로 대체하여 새로운 제2 수퍼 블록을 생성하도록 구성된 것을 특징으로 하는 메모리 시스템 및 그것의 동작 방법을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 배드 블록(bad block) 발생시 배드 블록을 정상 메모리 블록으로 대체하여 새로운 수퍼 블록(super block)을 생성하도록 구성된 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
메모리 장치는 다수의 메모리 블록들을 포함할 수 있다. 또한 각각의 메모리 블록은 다수의 메모리 셀들을 포함하고 있고, 하나의 메모리 블록에 포함된 메모리 셀들은 동시에 소거 동작이 수행될 수 있다. 메모리 장치의 사용 중 다수의 메모리 블록들 중 일부에서 프로그램 페일(fail) 또는 리드 페일이 발생할 수 있고, 프로그램 페일 또는 리드 페일이 발생한 메모리 블록은 배드 블록으로 처리되어 향후 재사용 되지 않을 수 있다. 메모리 장치의 사용 시간이 증가할수록 배드 블록의 수는 증가할 수 있고, 일정 수준 이상의 배드 블록이 발생하면 메모리 장치는 수명을 다하여 더 이상 사용할 수 없는 상태가 될 수 있다.
메모리 시스템은 다수의 메모리 장치들을 포함할 수 있다. 또한 메모리 시스템은 다수의 메모리 장치들에 포함된 다수의 메모리 블록들을 둘 이상의 메모리 블록들로 구성되는 복수의 수퍼 블록들로 분할할 수 있다. 이러한 수퍼 블록 단위의 운용은 메모리 시스템이 다수의 메모리 블록들을 보다 효율적으로 관리할 수 있도록 한다.
본 발명의 실시예는 메모리 시스템의 수명을 개선할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 메모리 컨트롤러; 및 채널을 통해 상기 메모리 컨트롤러에 연결된 다수의 메모리 장치들을 포함하고, 상기 다수의 메모리 장치들 각각은 제1 메모리 블록을 포함한 다수의 메모리 블록들을 포함하고, 상기 다수의 메모리 장치들 각각은 서로 다른 웨이를 구성하고, 상기 다수의 메모리 장치들 각각에 포함된 상기 제1 메모리 블록들의 그룹을 제1 수퍼 블록으로 구성하고, 상기 제1 수퍼 블록에 포함된 상기 제1 메모리 블록들 중 어느 하나가 배드(bad)로 판정된 때, 상기 메모리 컨트롤러는 상기 배드로 판정된 제1 메모리 블록을 제2 메모리 블록으로 대체하여 새로운 제2 수퍼 블록을 생성하도록 구성된 것을 특징으로 한다.
본 발명의 실시예에 따른 메모리 시스템은, 배드 블록 관리부 및 다수의 채널 인터페이스들을 포함하는 메모리 컨트롤러; 다수의 채널들; 및 제1 및 제2 수퍼 블록들을 포함하고, 상기 다수의 채널 인터페이스들 각각은 상기 다수의 채널들 중 어느 하나에 대응하고, 상기 다수의 채널들은 각각 서로 다른 웨이들을 구성하는 다수의 메모리 장치들에 연결되고; 상기 다수의 메모리 장치들 각각은 다수의 메모리 블록들을 포함하고, 상기 제1 및 상기 제2 수퍼 블록들 각각은 상기 다수의 메모리 블록들 중 상기 서로 다른 웨이들에 포함된 메모리 블록들로 구성되고, 상기 제1 수퍼 블록에 ?람된 하나 이상의 메모리 블록 및 상기 제2 수퍼 블록에 포함된 하나 이상의 메모리 블록이 배드로 판정되면, 상기 배드 블록 관리부는 상기 제1 수퍼 블록 및 상기 제2 수퍼 블록에 포함된 정상 메모리 블록들을 이용하여 새로운 수퍼 블록을 생성하도록 구성된 것을 특징으로 한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 제1 수퍼 블록에 포함된 제1 메모리 블록에 대해 배드 여부를 판정하는 단계; 상기 판정하는 단계에 기초하여 상기 제1 메모리 블록의 어드레스를 배드 블록 어드레스 테이블에 저장하는 단계; 상기 배드 블록 어드레스 테이블에 기초하여 새로운 수퍼 블록 생성 가능 여부를 확인하는 단계; 상기 확인하는 단계에 기초하여 상기 제1 메모리 블록을 제2 메모리 블록으로 대체하여 제2 수퍼 블록을 생성하는 단계를 포함하고, 상기 제2 수퍼 블록을 구성하는 다수의 메모리 블록들은 각각 서로 다른 웨이를 구성하는 것을 특징으로 한다.
본 기술은 메모리 시스템의 동작에 있어, 배드 블록이 발생한 수퍼 블록에서 배드 블록을 정상 메모리 블록으로 대체하여 새로운 수퍼 블록을 생성하여 메모리 시스템의 수명을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 3은 메모리 장치를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 5는 수퍼 블록을 설명하기 위한 도면이다.
도 6은 수퍼 블록의 동작 방법을 설명하기 위한 도면이다.
도 7은 배드 블록 관리 방법 및 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 9는 프로그램 동작시 배드 블록 관리 방법을 설명하기 위한 흐름도이다.
도 10 내지 도 11은 리드 동작시 배드 블록 관리 방법을 설명하기 위한 흐름도이다.
도 12 내지 도 13은 새로운 수퍼 블록 생성 방법을 설명하기 위한 도면이다.
도 14는 새로운 수퍼 블록 생성 방법을 상세하게 설명하기 위한 도면이다.
도 15는 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device, MD; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 교신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 도 2는 메모리 컨트롤러(1200)와 다수의 채널들(CH1 내지 CHk)을 통해 메모리 컨트롤러(1200)에 연결된 다수의 메모리 장치들(1100)을 포함한 메모리 시스템(1000)을 도시한 것이다.
도 2를 참조하면, 메모리 컨트롤러(1200)는 다수의 채널들(CH1 내지 CHk)을 통해 다수의 메모리 장치들(1100)과 서로 교신할 수 있다. 메모리 컨트롤러(1200)는 다수의 채널 인터페이스(1201)를 포함하고, 다수의 채널들(CH1 내지 CHk) 각각은 다수의 채널 인터페이스들(1201) 중 어느 하나에 연결될 수 있다. 예시적으로 제1 채널(CH1)은 제1 채널 인터페이스(1201)에 연결되고, 제2 채널(CH2)은 제2 채널 인터페이스(1201)에 연결되고, 또한 제k 채널(CHk)은 제k 채널 인터페이스(1201)에 각각 연결될 수 있다. 다수의 채널들(CH1 내지 CHk) 각각은 하나 이상의 메모리 장치(1100)에 연결될 수 있다. 또한 서로 다른 채널에 연결된 메모리 장치(1100)는 서로 독립적으로 동작할 수 있다. 다시 말해 제1 채널(CH1)에 연결된 메모리 장치(1100)와 제2 채널(CH2)에 연결된 메모리 장치(1100)는 서로 독립적으로 동작할 수 있다. 예시적으로 메모리 컨트롤러(1200)는 제1 채널(CH1)에 연결된 메모리 장치(1100)와 제1 채널(CH1)을 통해 데이터 또는 커맨드를 교신하는 중 병렬적으로 제2 채널(CH2)에 연결된 메모리 장치(1100)와 제2 채널(CH2)을 통해 데이터 또는 커맨드를 교신할 수 있다.
다수의 채널들(CH1 내지 CHk) 각각은 다수의 메모리 장치들(1100)에 연결될 수 있다. 이때 하나의 채널에 연결된 다수의 메모리 장치들(1100)은 서로 다른 웨이(Way)를 구성할 수 있다. 예시적으로 하나의 채널에 N개의 메모리 장치(1100)가 연결되고, 각각의 메모리 장치(1100)는 서로 다른 웨이를 구성할 수 있다. 즉 제1 채널(CH1)에 제1 내지 제N 메모리 장치(1100)가 연결되고, 제1 메모리 장치(1100)는 제1 웨이(Way1)를 구성하고, 제2 메모리 장치(1100)는 제2 웨이(Way2)를 구성하고, 또한 제N 메모리 장치(1100)는 제N 웨이(WayN)을 구성할 수 있다. 또한 도 2와 달리 2 이상의 메모리 장치(1100)가 하나의 웨이(Way)를 구성할 수도 있다.
제1 채널(CH1)에 연결된 제1 내지 제N 메모리 장치들(1100) 각각은 서로 채널을 공유하므로 메모리 컨트롤러(1200)와 데이터 또는 커맨드를 병렬적으로 동시에 교신할 수 없고 순차적으로 교신할 수 있다. 다시 말해 메모리 컨트롤러(1200)가 제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 메모리 장치(1100)에 제1 채널(CH1)을 통해 데이터를 발신하는 동안, 제1 채널(CH1)의 제2 내지 제N 웨이(Way2 ~ WayN)를 구성하는 제2 내지 제N 메모리 장치(1100)는 제1 채널(CH1)을 통해 메모리 컨트롤러(1200)과 서로 데이터 또는 커맨드를 교신할 수 없는 것이다. 다시 말해 제1 채널(CH1)을 공유하는 제1 내지 제N 메모리 장치들(1100) 중 어느 하나가 제1 채널(CH1)을 점유하는 동안 제1 채널(CH1)에 연결된 다른 메모리 장치들(1100)은 제1 채널(CH1)을 사용할 수 없는 것이다.
제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 메모리 장치(1100)와 제2 채널(CH2)의 제1 웨이(Way1)을 구성하는 제1 메모리 장치(1100)는 메모리 컨트롤러(1200)와 서로 독립적으로 교신할 수 있다. 다시 말해 메모리 컨트롤러(1200)가 제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 메모리 장치(1100)와 제1 채널(CH1) 및 제1 채널 인터페이스(1201)를 통해 데이터를 주고 받는 동안, 동시에 메모리 컨트롤러(1200)는 제2 채널(CH2)의 제1 웨이(Way1)을 구성하는 제1 메모리 장치(1100)와 제2 채널(CH2) 및 제2 채널 인터페이스(1201)를 통해 데이터를 주고 받을 수 있다.
도 3은 메모리 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(BLK1~BLKm; 110 (m은 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKm; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(BLK1~BLKm; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(BLK1~BLKm; 110)에 공통으로 연결될 수 있다. 메모리 블록들(BLK1~BLKm; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 장치(1100)의 동작에 있어 각각의 메모리 블록(110)은 소거 동작의 단위 일 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 서로 동시에 소거되며, 선별적으로 소거되지 못할 수 있다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀(MC)은 2 이상의 비트 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 물리 페이지(PPG)에 포함된 다수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 다수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 메모리 장치(1100)는 메모리 블록(110)의 단위로 소거 동작을 수행할 수 있다. 예시적으로 하나의 메모리 블록(110)에 저장된 데이터의 일부를 업데이트 하기 위해서는 메모리 블록(110)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 변경한 후 다시 전체 데이터를 다른 메모리 블록(110)에 프로그램 할 수 있다. 왜냐하면 메모리 장치(1100)의 동작에서 메모리 블록(110)이 소거 동작의 단위일 경우, 메모리 블록(110)에 저장된 데이터의 일부만 소거한 뒤 다시 새로운 데이터로 프로그램할 수 없을 수 없기 때문이다. 메모리 장치의 이러한 특성은 가비지 컬렉션 동작을 복잡하게 만드는 요인 중 하나 일 수 있다. 또한 메모리 블록(110)에 포함된 메모리 셀들 중 일부가 사용 중 열화에 의해 오류가 발생한 경우 해당 메모리 블록(110)을 배드 블록으로 처리하고 배드 블록에 포함된 메모리 셀 전체를 사용하지 않도록 관리할 수 있다.
도 5는 수퍼 블록을 설명하기 위한 도면이다.
도 5를 참조하면, 제1 채널(CH1)을 구성하는 다수의 웨이들(Way1 내지 WayN) 각각은 하나 이상의 메모리 장치(1100)로 구성될 수 있다. 상술한 바와 같이 하나의 메모리 장치(1100)는 다수의 메모리 블록들(BLK1~BLKm; 110)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKm; 110)은 서로 독립적으로 소거 동작이 수행될 수 있고, 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 동시에 소거 동작이 수행될 수 있다.
수퍼 블록(500)은 서로 다른 웨이를 구성하는 각각의 메모리 장치들(1100)에서 선택된 메모리 블록들의 집합으로 구성될 수 있다. 다시 말해 제1 수퍼 블록(S_BLK1; 500)은 제1 웨이(Way1)를 구성하는 제1 메모리 장치(MD1; 1100)에 포함되는 제1 메모리 블록(BLK1; 110)과 제2 웨이(Way2)를 구성하는 제2 메모리 장치(MD2; 1100)에 포함되는 제1 메모리 블록(BLK1; 110) 내지 제N 웨이(WayN)를 구성하는 제N 메모리 장치(MDN; 1100)에 포함되는 제1 메모리 블록들(BLK1; 110)로 구성될 수 있다. 또한 제2 수퍼 블록(S_BLK2; 500)은 제1 웨이(Way1)를 구성하는 제1 메모리 장치(MD1; 1100)에 포함되는 제2 메모리 블록(BLK2; 110)과 제2 웨이(Way2)를 구성하는 제2 메모리 장치(MD2; 1100)에 포함되는 제2 메모리 블록(BLK2; 110) 내지 제N 웨이(WayN)를 구성하는 제N 메모리 장치(MDN; 1100)에 포함되는 제2 메모리 블록들(BLK2; 110)로 구성될 수 있다. 마찬가지로 제m 수퍼 블록(S_BLKm; 500)은 제1 웨이(Way1)를 구성하는 제1 메모리 장치(MD1; 1100)에 포함되는 제m 메모리 블록(BLKm; 110)과 제2 웨이(Way2)를 구성하는 제2 메모리 장치(MD2; 1100)에 포함되는 제m 메모리 블록(BLKm; 110) 내지 제N 웨이(WayN)를 구성하는 제N 메모리 장치(MDN; 1100)에 포함되는 제m 메모리 블록들(BLKm; 110)로 구성될 수 있다.
하나의 수퍼 블록(500)에 포함된 다수의 메모리 블록들 각각은 물리적으로 서로 다른 메모리 블록이지만, 논리적으로 하나의 메모리 블록처럼 동작할 수 있다. 다시 말해 하나의 수퍼 블록(500)에 포함된 다수의 메모리 블록들은 서로 동시에 프로그램 되거나 또는 소거될 수 있다. 메모리 시스템(1000)은 수퍼 블록 단위로 프로그램 또는 소거 동작을 수행하여 프로그램 또는 소거 동작의 성능을 향상시킬 수 있다. 또한 메모리 시스템(1000)은 가비지 컬렉션(garbage collection) 또는 웨어 레벨링(wear leveling)과 같은 동작을 수퍼 블록 단위로 수행하여 다수의 메모리 블록들을 보다 효율적으로 관리할 수 있다.
도 6은 수퍼 블록의 동작 방법을 설명하기 위한 도면이다.
도 6은 하나의 수퍼 블록(500)을 구성하는 복수의 메모리 블록들(110)의 동작을 설명하기 위한 도면으로, 예시적으로 제1 채널(CH1)을 구성하는 4개의 웨이(Way1 내지 Way4)와 각각의 웨이를 구성하는 메모리 장치들(MD1 내지 MD4; 1100)의 동작을 도시한 것이다. 제1 메모리 장치(MD1; 1100)는 제1 웨이(Way1)를 구성하고, 제2 메모리 장치(MD2; 1100)는 제2 웨이(Way2)를 구성하고, 제3 메모리 장치(MD3; 1100)는 제3 웨이(Way3)를 구성하고, 또한 제4 메모리 장치(MD4; 1100)는 제4 웨이(Way4)를 각각 구성한다. 또한 제1 내지 제4 메모리 장치(MD1 ~ MD4; 1100) 각각에 포함된 제1 메모리 블록들(BLK1; 110)은 제1 수퍼 블록(S_BLK1; 500)을 구성한다.
상술한 바와 같이 하나의 채널(channel)을 구성하는 다수의 웨이들(way)은 서로 동시에 채널을 점유할 수 없다. 다시 말해 하나의 채널(channel)을 구성하는 다수의 웨이들(way) 중 어느 하나의 웨이가 채널을 점유하면 다른 웨이들은 채널의 점유가 종료할 때까지 기다려야 한다. 따라서 도 5와 같이 메모리 컨트롤러(1200)는 제1 수퍼 블록(S_BLK1; 500)에 프로그램 동작을 수행할 때, 먼저 제1 채널(CH1)을 통해 제1 웨이(Way1)를 구성하는 제1 메모리 장치(MD1; 1100)에 프로그램 데이터를 입력할 수 있다. 메모리 컨트롤러(1200)는 제1 메모리 장치(MD1; 1100)에 프로그램 데이터를 입력하는 동작을 종료한 후, 즉 제1 메모리 장치(MD1; 1100)에 의한 제1 채널(CH1)의 점유가 종료한 후, 제1 채널(CH1)을 통해 제2 메모리 장치(MD2; 1100)에 프로그램 데이터를 입력할 수 있다. 다시 말해 메모리 컨트롤러(1200)는 제1 채널(CH1)을 통해 제1 내지 제4 웨이(Way1 ~ Way4)를 구성하는 제1 내지 제4 메모리 장치(MD1~MD4; 1100)에 순차적으로 프로그램 데이터를 입력할 수 있다.
상기와 같이 프로그램 데이터를 입력 받은 후 제1 채널(CH1)에 연결된 각각의 메모리 장치(1100)는 제1 수퍼 블록(S_BLK1; 500)에 포함되는 제1 메모리 블록들(BLK1; 110)에 대해 병렬적으로 프로그램 동작을 수행할 수 있다. 결과적으로 도 6과 같이 하나의 수퍼 블록을 구성하는 각각의 메모리 블록들은 동시에 프로그램 동작을 수행할 수 있다. 다시 말해 하나의 수퍼 블록을 포함하는 다수의 메모리 블록들은 논리적으로 하나의 큰 메모리 블록처럼 동작할 수 있는 것이다.
메모리 컨트롤러(1200)는 제1 수퍼 블록(S_BLK1; 500)에 소거 동작을 수행할 때, 먼저 제1 채널(CH1)을 통해 제1 웨이(Way1)를 구성하는 제1 메모리 장치(MD1; 1100)에 소거 커맨드(Erase Command)를 입력할 수 있다. 메모리 컨트롤러(1200)는 제1 메모리 장치(MD1; 1100)에 소거 커맨드를 입력하는 동작을 종료한 후, 즉 제1 메모리 장치(MD1; 1100)에 의한 제1 채널(CH1)의 점유가 종료한 후, 제2 메모리 장치(MD2; 1100)에 소거 커맨드를 입력할 수 있다. 다시 말해 메모리 컨트롤러(1200)는 제1 채널(CH1)을 통해 제1 내지 제4 웨이(Way1 ~ Way4)를 구성하는 제1 내지 제4 메모리 장치(MD1~MD4; 1100)에 순차적으로 소거 커맨드를 입력할 수 있다.
상기와 같이 소거 커맨드를 입력 받은 후 제1 채널(CH1)에 연결된 각각의 메모리 장치(1100)는 제1 수퍼 블록(S_BLK1; 500)에 포함되는 제1 메모리 블록들(BLK1; 110)에 대해 병렬적으로 소거 동작을 수행할 수 있다. 결과적으로 도 6과 같이 하나의 수퍼 블록을 구성하는 각각의 메모리 블록들은 동시에 소거 동작을 수행할 수 있다. 다시 말해 하나의 수퍼 블록을 포함하는 다수의 메모리 블록들은 논리적으로 하나의 큰 메모리 블록처럼 동작할 수 있는 것이다. 메모리 시스템(1000)은 수퍼 블록을 하나의 큰 메모리 블록처럼 관리할 수 있다. 다시 말해 물리적으로는 메모리 블록이 소거 단위이나 동작에서는 수퍼 블록을 소거 단위로 관리할 수 있다.
하나의 수퍼 블록을 구성하는 다수의 메모리 블록들(110)이 모두 동시에 프로그램 되지 않을 수도 있다. 예를 들어 제1 수퍼 블록(S_BLK1; 500)을 구성하는 제1 메모리 장치(MD1; 1100)에 포함되는 제1 메모리 블록(BLK1; 110)과 제2 메모리 장치(MD2; 1100)에 포함되는 제1 메모리 블록(BLK1; 110)은 각각 독립적으로 프로그램 될 수 있다.
하나의 수퍼 블록을 구성하는 다수의 메모리 블록들은 동시에 소거될 수 있다. 통상적으로 낸드 플래시 메모리 셀을 포함하는 메모리 장치(1100)에서 메모리 블록들 각각은 소거 단위일 수 있다. 메모리 시스템(1000)은 수퍼 블록들 각각을 소거 단위로 관리할 수 있다. 이러한 수퍼 블록 관리를 통해 메모리 시스템(1000)은 블록 어드레스 관리를 효율화 할 수 있고, 결과적으로 가비지 컬렉션(garbage collection) 또는 웨어 레벨링(wear leveling)과 같은 동작을 보다 효율적으로 수행할 수 있다.
도 7은 배드 블록을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 시스템(1000)에 포함된 다수의 메모리 블록들(110)은 프로그램 및 소거 동작의 반복 또는 리드 동작의 반복에 의해 열화될 수 있다. 또한 다수의 메모리 블록들(110)은 제조 과정의 불량으로 인해 유저(user)가 사용 중 프로그램 또는 리드 동작의 페일(fail)이 발생할 수도 있다. 이 경우 메모리 블록들(110)은 더 이상 데이터를 저장하지 못하거나 저장된 데이터를 소실할 수 있어 별도의 관리가 필요할 수 있다.
예시적으로 제1 수퍼 블록(S_BLK1; 500)에 포함된 다수의 메모리 블록들(110)에 대해 프로그램 동작을 수행할 수 있다. 이때 제2 웨이(Way2)를 구성하는 제2 메모리 장치(MD2; 1100)에 포함된 제1 메모리 블록(BLK1; 110)에서 프로그램 페일이 발생하고 다른 메모리 블록들은 프로그램 패스가 될 수 있다.
이러한 경우 메모리 시스템(1000)은 제1 수퍼 블록(S_BLK1; 500)을 배드(Bad)로 처리할 수 있다. 다시 말해 메모리 시스템(1000)은 제1 수퍼 블록(S_BLK1; 500)에 포함된 모든 메모리 블록들(110)을 배드(Bad)로 처리할 수 있다. 배드로 처리된 메모리 블록(110)은 향후 다시 사용되지 않을 수 있다. 이와 같이 배드 블록의 처리를 수퍼 블록 단위로 수행하는 메모리 시스템의 동작 방법은 실제 배드가 아닌 메모리 블록들(110)에 대해서도 배드 처리를 하게 되어 저장 공간 사용의 효율성이 저하될 수 있다.
메모리 시스템(1000)은 유저에 의한 사용 시간이 길어질수록, 또는 프로그램 및 소거 동작 또는 리드 동작의 수행 회수가 증가할 수 있도록 배드 블록의 수가 증가할 수 있다. 또한 메모리 시스템(1000)에 일정 수준 이상의 배드 블록이 발생하면 메모리 시스템은 더 이상 새로운 데이터를 저장할 수 없고 단지 저장된 데이터를 읽는 동작만을 수행하게 될 수 있다. 따라서 배드 블록의 효율적인 관리는 메모리 시스템(1000)의 수명에 영향을 미칠 수 있다. 상술한 바와 같이 배드 블록의 처리를 수퍼 블록 단위로 수행하는 메모리 시스템의 동작 방법은 실제 배드가 아닌 메모리 블록들(110)에 대해서도 배드 처리를 하게 되어 메모리 시스템(1000)의 수명을 저하시키는 원인이 될 수 있다.
상술한 바와 달리 메모리 시스템(1000)은 제1 수퍼 블록(S_BLK1; 500)에서 실제 프로그램 페일이 발생한 메모리 블록(110)만을 배드(Bad)로 처리하고, 프로그램 페일이 발생하지 않은 다른 메모리 블록들(110)은 향후 재사용할 수 있다. 다시 말해 제1 수퍼 블록(S_BLK1; 500)에 포함된 프로그램 페일이 발생하지 않은 정상적인 메모리 블록들(110)은 향후 새로운 수퍼 블록(500)을 생성할 때 이용될 수 있다. 이러한 방식의 배드 블록 관리 및 수퍼 블록 생성 방법은 배드 블록을 포함하는 수퍼 블록(500)에 포함된 정상 메모리 블록들(110)을 향후 재사용하여 저장 공간 사용의 효율성을 개선할 수 있고, 따라서 메모리 시스템(1000)의 수명 개선에 기여할 수 있다.
예시적으로 제1 수퍼 블록(S_BLK1; 500)에 포함된 다수의 메모리 블록들 중 제2 웨이(Way2)를 구성하는 제2 메모리 장치(MD2; 1100)의 제1 메모리 블록(BLK1; 110)에 대해서만 프로그램 동작을 수행할 수 있다. 이때 프로그램 동작 페일이 발생한 경우 실제 페일이 발생한 제2 웨이(Way2)를 구성하는 제2 메모리 장치(MD2; 1100)의 제1 메모리 블록(BLK1; 110)을 배드 처리할 수 있다. 이때 제1 수퍼 블록(S_BLK1; 500)에 포함된 다른 메모리 블록들(110)은 배드일 확률이 높지 않을 수 있다. 왜냐하면 통상적으로 하나의 메모리 장치(1100)에 포함된 메모리 블록들(110)이 함께 프로그램 페일이 발생하는 경우가 많은 반면, 서로 다른 메모리 장치들(1100) 간에는 프로그램 페일 특성이 서로 상이할 수 있다. 다시 말해 하나의 수퍼 블록(500)을 구성하는 메모리 블록들 중 어느 하나가 프로그램 페일이 발생하여도 그 수퍼 블록(500)을 구성하는 다른 메모리 블록들(110)에서 프로그램 페일이 발생할 확률은 그다지 높지 않을 수 있다. 따라서 하나의 수퍼 블록(500)을 구성하는 메모리 블록들(110) 중 어느 하나가 프로그램 페일이 발생한 경우 실제 프로그램 페일이 발생한 메모리 블록(110)만을 배드 처리하고 다른 메모리 블록들(110)은 별도의 배드 여부 확인 없이 바로 새로운 수퍼 블록(500) 생성시 활용할 수 있다.
다른 예시로서 제2 수퍼 블록(S_BLK2; 500)에 포함된 다수의 메모리 블록들(110)에 대해 리드 동작을 수행할 수 있다. 이때 제N 웨이(WayN)를 구성하는 제N 메모리 장치(MDN; 1100)에 포함된 제m 메모리 블록(BLKm; 110)에서 리드 페일이 발생하고 다른 메모리 블록들은 리드 패스가 될 수 있다. 이러한 경우 메모리 시스템(1000)은 제m 수퍼 블록(S_BLKm; 500)을 배드(Bad)로 처리할 수 있다. 다시 말해 메모리 시스템(1000)은 제m 수퍼 블록(S_BLKm; 500)에 포함된 모든 메모리 블록들(110)을 배드(Bad)로 처리할 수 있다. 이러한 방식의 배드 블록 관리 방법은 앞에서 설명한 바와 같이 실제 배드가 아닌 메모리 블록들(110)에 대해서도 배드 처리를 하게 되어 저장 공간 사용의 효율성이 저하시킬 수 있다.
다른 예시로서 제m 수퍼 블록(S_BLKm; 500)에 포함된 다수의 메모리 블록들(110) 중 제N 웨이(WayN)를 구성하는 제N 메모리 장치(MDN; 1100)의 제m 메모리 블록(BLKm; 110)에 대해서만 리드 동작을 수행할 수 있다. 이때 리드 동작 페일이 발생한 경우 실제 페일이 발생한 제N 웨이(WayN)를 구성하는 제N 메모리 장치(MDN; 1100)의 제m 메모리 블록(BLKm; 110)을 배드 처리할 수 있다. 이때 제m 수퍼 블록(S_BLKm; 500)에 포함된 다른 메모리 블록들(110)도 배드일 확률이 높을 수 있다. 왜냐하면 하나의 수퍼 블록(500)에 포함된 다수의 메모리 블록들(110)은 함께 프로그램 또는 소거되거나 리드 될 수 있다. 다시 말해 하나의 수퍼 블록(500)에 포함된 다수의 메모리 블록들(110)은 열화 정도가 서로 유사할 수 있는 것이다. 따라서 하나의 수퍼 블록(500)을 구성하는 다수의 메모리 블록들(110) 중 어느 하나가 리드 페일이 발생한 경우 실제 리드 페일이 발생한 메모리 블록(110)을 배드 처리하고 이후 새로운 수퍼 블록(500) 생성시 다른 메모리 블록들(110)은 별도의 리드 페일 여부 확인 후 정상 메모리 블록(110)으로 판단된 때 활용될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 컨트롤러(1200)는 하나 이상의 채널 인터페이스(1201), 에러 정정부(1202), 시스템 인터페이스(1203) 및 배드 블록 관리부(1204)를 포함할 수 있다.
에러 정정부(1202)는 리드 동작시 메모리 장치(1100)로부터 리드된 데이터에 대해 에러 정정 동작을 수행할 수 있다. 메모리 장치(1100)에 포함된 메모리 셀들은 열화에 의해 저장된 데이터의 일부를 소실할 수 있고, 이러한 경우 리드된 데이터에 다수의 에러가 포함될 수 있다. 에러 정정부(1202)는 리드된 데이터의 에러를 정정하는 동작을 수행할 수 있는데, 메모리 셀의 열화가 심각해 질 경우 리드된 데이터에 에러가 일정 수준 이상 포함될 수 있고, 이러한 경우 에러 정정부(1202)가 정정할 수 있는 에러 수준을 넘어 설 수 있다. 다시 말해 에러 정정부(1202)가 리드된 데이터에 대해 에러 정정을 실패할 수 있다.
배드 블록 관리부(1204)는 앞에서 설명한 에러 정정부(1202)가 메모리 블록(110)으로부터 리드된 데이터에 대해 에러 정정을 실패한 경우 해당 메모리 블록(110)을 배드로 처리하고 배드로 처리된 메모리 블록(110)의 어드레스를 저장할 수 있다. 또한 배드 블록 관리부(1204)는 메모리 블록(110)에 대한 프로그램 동작이 실패할 때 해당 메모리 블록(110)을 배드로 처리하고 배드로 처리된 메모리 블록(110)의 어드레스를 저장할 수 있다. 다시 말해 배드 블록 관리부(1204)는 배드 블록의 블록 어드레스를 저장할 수 있다. 배드 블록 관리부(1204)는 배드 블록 어드레스 테이블을 포함할 수 있고, 배드 블록 어드레스 테이블에 배드 블록의 블록 어드레스를 저장할 수 있다.
배드 블록 관리부(1204)는 또한 새로운 수퍼 블록 생성 동작을 제어할 수 있다. 예시적으로 제1 수퍼 블록(S_BLK1; 500)에 포함된 다수의 메모리 블록들(110) 중 어느 하나가 배드 블록으로 처리된 경우, 배드 블록 관리부(1204)는 먼저 배드로 처리된 메모리 블록(110)의 어드레스를 저장하고, 제1 수퍼 블록(S_BLK1; 500)의 어드레스 또한 저장할 수 있다. 그리고 나서 배드 블록 관리부(1204)는 새로운 수퍼 블록 생성시 제1 수퍼 블록(S_BLK1; 500)에 포함된 정상적인 메모리 블록들(110)을 사용하고, 배드 블록을 새로운 정상 메모리 블록(110)으로 대체하여 사용할 수 있다.
다른 예시로서, 제1 수퍼 블록(S_BLK1; 500)에 포함된 다수의 메모리 블록들(110) 중 어느 하나가 배드 블록으로 처리되고, 제2 수퍼 블록(S_BLK2; 500)에 포함된 다수의 메모리 블록들(110) 중 어느 하나가 배드 블록으로 처리된 경우, 배드 블록 관리부(1204)는 제1 수퍼 블록(S_BLK1; 500)의 배드 블록과 제2 수퍼 블록(S_BLK2; 500)의 배드 블록의 어드레스를 저장할 수 있고, 제1 및 제2 수퍼 블록(S_BLK1, S_BLK2; 500)의 어드레스 또한 저장할 수 있다. 그리고 나서 배드 블록 관리부(1204)는 새로운 수퍼 블록 생성시 제1 수퍼 블록(S_BLK1; 500)에 포함된 정상적인 메모리 블록들(110) 및 제2 수퍼 블록(S_BLK2; 500)에 포함된 정상적인 메모리 블록들(110)을 사용할 수 있다.
또 다른 예시로서, 제1 수퍼 블록(S_BLK1; 500)에 포함된 다수의 메모리 블록들(110) 중 어느 하나가 리드 동작에서 에러 정정 동작 실패가 발생하여 배드 블록으로 처리된 경우, 배드 블록 관리부(1204)는 먼저 배드로 처리된 메모리 블록(110)의 어드레스를 저장하고, 제1 수퍼 블록(S_BLK1; 500)의 어드레스도 저장할 수 있다. 또한 배드 블록 관리부(1204)는 배드 블록이 리드 실패된 배드 블록이라는 정보를 저장할 수 있다. 그리고 나서 배드 블록 관리부(1204)는 새로운 수퍼 블록 생성시 제1 수퍼 블록(S_BLK1; 500)에 포함된 다른 메모리 블록들(110)에 대해 리드를 수행하여 배드 블록 여부를 판정할 수 있다. 또한 배드 블록 관리부(1204)는 이러한 판정 동작 결과에 기초하여 새로운 수퍼 블록 생성 동작을 수행할 수 있다. 다시 말해 배드 블록 관리부(1204)는 배드 블록 여부 확인 동작 결과 정상 메모리 블록으로 판명된 메모리 블록을 사용하여 새로운 수퍼 블록을 생성할 수 있다.
시스템 인터페이스(1203)는 호스트(2000)로부터 커맨드를 입력 받을 수 있다. 예시적으로 시스템 인터페이스(1203)는 호스트(2000)로부터 파워 세이빙(power saving) 커맨드를 입력 받을 수 있다. 파워 세이빙 커맨드는 메모리 시스템(1000)이 낮은 수준의 파워를 소모하도록 동작하게 하는 커맨드이다. 예시적으로 파워 세이빙(power saving) 커맨드는 슬립(sleep) 커맨드 또는 하이버네이션(hibernation) 커맨드 일 수 있다. 메모리 시스템(1000)은 호스트(2000)로부터 슬립 커맨드가 입력된 경우, 시스템 인터페이스(1203)에는 파워를 공급하고 다른 부분의 파워 공급을 중단하여 메모리 시스템(1000) 전체의 파워 소모를 절감할 수 있다. 다시 말해 메모리 시스템(1000)은 호스트(2000)로부터 슬립 커맨드가 입력된 경우, 시스템 인터페이스(1203)는 동작 가능한 상태로 두고 이후 호스트(2000)로부터 웨이크-업(wake-up) 커맨드 입력시 시스템 인터페이스(1203)는 웨이크-업(wake-up) 커맨드에 응답하여 파워 공급이 일시 중단된 부분에 다시 파워를 공급하여 동작하게 할 수 있다.
배드 블록 관리부(1204)는 새로운 수퍼 블록 생성 동작을 유휴 상태(idle state) 또는 파워 세이빙(power saving) 모드에서 수행할 수 있다. 메모리 시스템(1000)이 유휴 상태에 들어가면 배드 블록 관리부(1204)는 새로운 수퍼 블록 생성을 위하여 배드 블록을 포함하는 수퍼 블록에 포함된 다른 메모리 블록에 대해 배드 여부 판정 동작을 수행하고, 그 판정 결과에 기초하여 새로운 수퍼 블록을 생성할 수 있다. 또한 배드 블록 관리부(1204)는 호스트로부터 수신된 파워 세이빙 커맨드에 응답하여 파워 세이빙 모드가 수행하기 전 또는 파워 세이빙 모드로 수행되는 중, 일정 시간 동안 내부적으로 파워 세이빙 모드를 중단한 후 앞에서 설명한 새로운 수퍼 블록 생성 동작을 수행할 수 있다.
도 9는 프로그램 동작시 배드 블록 관리 방법을 설명하기 위한 흐름도이다.
도 9를 참조하면, 먼저 메모리 시스템(1000)은 제1 수퍼 블록(S_BLK1; 500)에 대해 데이터를 프로그램 하는 프로그램 동작을 수행할 수 있다(단계 S910). 이때 프로그램 페일이 발생한 메모리 블록(110)의 유무를 확인하고(단계 S920), 만일 프로그램 페일이 발생한 메모리 블록(110)이 없이 정상적으로 프로그램 동작이 수행되었다면, 프로그램 동작을 종료할 수 있다(단계 S950). 그러나 만일 프로그램 페일된 메모리 블록(110)이 있다면, 프로그램 페일된 메모리 블록(110)을 배드 블록으로 처리할 수 있다(단계 S930). 단계 S930은 프로그램 페일된 메모리 블록(110)의 어드레스를 저장하는 단계를 포함할 수 있다. 또한 단계 S930은 프로그램 페일된 메모리 블록(110)을 포함하는 제1 수퍼 블록(S_BLK1; 500)의 어드레스를 저장하는 단계를 포함할 수 있다. 단계 S930은 도 8의 배드 블록 관리부(1204)에 의해 수행될 수 있다. 단계 S930 수행 후 메모리 시스템(1000)은 데이터를 제2 수퍼 블록(S_BLK2; 500)에 프로그램하는 동작을 수행할 수 있다(단계 S940). 다시 말해 제1 수퍼 블록(S_BLK1; 500)에 대한 프로그램 동작이 페일된 경우, 해당 데이터를 제2 수퍼 블록(S_BLK2; 500)에 프로그램 하는 동작을 수행할 수 있다. 그리고 나서 제2 수퍼 블록(S_BLK2; 500)에 정상적으로 프로그램 동작이 수행된 후 프로그램 동작을 종료할 수 있다.
도 10 내지 도 11은 리드 동작시 배드 블록 관리 방법을 설명하기 위한 흐름도이다.
도 10을 참조하면, 먼저 메모리 시스템(1000)은 제1 수퍼 블록(S_BLK1; 500)에 포함된 제1 메모리 블록(BLK1; 110)에 대해 리드 동작을 수행할 수 있다(단계 S1010). 이후 리드 동작의 페일 여부를 판단하고(단계 S1020), 정상적으로 리드 동작이 수행된 경우 리드 동작을 종료한다(단계 S1060). 또한 만일 리드 페일이 발생한 경우, 제1 메모리 블록(BLK1; 110)을 배드 블록으로 처리할 수 있다(단계 S1130). 단계 S1030은 리드 페일된 제1 메모리 블록(BLK1; 110)의 어드레스를 저장하는 단계를 포함할 수 있다. 또한 단계 S1030은 리드 페일된 제1 메모리 블록(BLK1; 110)을 포함하는 제1 수퍼 블록(S_BLK1; 500)의 어드레스를 저장하는 단계를 포함할 수 있다. 단계 S1030은 도 8의 배드 블록 관리부(1204)에 의해 수행될 수 있다. 단계 S1130은 배드 블록 관리부(1204)에 의해 수행될 수 있다. 단계 S1030 수행 후 제1 수퍼 블록(S_BLK1; 500) 내 나머지 메모리 블록들(110)에 대해서 배드 블록 여부를 확인하는 동작을 수행할 수 있다(단계 S1040). 그 결과 리드 페일이 발생한 메모리 블록(110)이 존재할 경우 해당 메모리 블록(110)을 추가적으로 배드 블록 처리할 수 있다(단계 S1050). 단계 S1050 또한 도 8의 배드 블록 관리부(1204)에 의해 수행될 수 있다.
도 11을 참조하면, 도 10의 흐름도에서 단계 S1040 수행 전 메모리 시스템(1000)이 파워 세이빙 모드인지 여부를 판단하는 단계(단계 S1170)가 포함될 수 있다. 다시 말해 리드 페일이 발생한 배드 블록을 포함하는 수퍼 블록에 대해 나머지 메모리 블록들의 배드 블록 여부를 판단하는 동작은 파워 세이빙 모드 중에 발생할 수 있는 것이다. 파워 세이빙 모드는 메모리 시스템(1000)이 호스트로부터 파워 세이빙(power saving) 커맨드를 입력 받아 개시될 수 있다. 또한 상술한 바와 같이 파워 세이빙(power saving) 커맨드는 슬립(sleep) 커맨드 또는 하이버네이션(hibernation) 커맨드 일 수 있다. 메모리 시스템(1000)은 파워 세이빙 모드를 잠시 중단하고 단계 S1040 및 단계 S1050을 수행할 수 있다.
다른 예시로서 단계 S1170은 메모리 시스템(1000)이 유휴 상태(idle state)인지 여부를 판단하는 동작으로 대체될 수 있다.
도 12 내지 도 13은 새로운 수퍼 블록 생성 방법을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(1000)은 수퍼 블록 생성 동작을 시작할 수 있다(단계 S1210). 수퍼 블록 생성 동작이 시작되면, 먼저 배드 블록 어드레스 테이블을 확인하고(단계 S1220), 배드 블록 어드레스 테이블(bad block address table) 확인 결과 새로운 수퍼 블록 생성이 가능한 경우, 배드 블록을 포함한 수퍼 블록에서 배드 블록을 다른 정상 메모리 블록으로 대체하여 새로운 수퍼 블록을 생성할 수 있다(단계 S1240). 이후 수퍼 블록 생성 동작을 종료할 수 있다(단계 S1250). 배드 블록 어드레스 테이블 확인 결과 새로운 수퍼 블록을 생성이 가능하다는 것은 새로운 수퍼 블록을 생성할 정상 메모리 블록이 확보되었음을 의미할 수 있다. 배드 블록 어드레스 테이블은 배드로 처리된 메모리 블록의 어드레스를 저장한 것으로 도 8의 배드 블록 관리부(1204)에 의해 구현될 수 있다. 도 12의 단계 S1210 내지 S1250은 도 8의 배드 블록 관리부(1204)에 의해 수행될 수 있다.
도 13은 새로운 수퍼 블록 생성 방법을 설명하기 위한 예시이다. 도 13을 참조하면, 도 7을 통해 설명한 바와 같이 원래 제1 수퍼 블록(S_BLK1; 500)에 포함된 제2 메모리 장치(MD2; 1100)의 제1 메모리 블록(BLK1; 110)과 제2 수퍼 블록(S_BLK2; 500)에 포함된 제N 메모리 장치(MDN; 1100)의 제1 메모리 블록(BLK1; 110)이 각각 배드 블록으로 처리된 경우, 제1 수퍼 블록(S_BLK1; 500)과 제2 수퍼 블록(S_BLK2; 500)을 해체하여 새로운 제z 수퍼 블록(S_BLKz; 500)을 생성할 수 있다. 다시 말해 원래 제1 수퍼 블록(S_BLK1; 500)에 포함된 제2 메모리 장치(MD2; 1100)의 제1 메모리 블록(BLK1; 110)을 제2 수퍼 블록(S_BLK2; 500)에 포함된 제2 메모리 장치(MD2; 1100)의 제2 메모리 블록(BLK2; 110)으로 대체하고, 원래 제2 수퍼 블록(S_BLK2; 500)에 포함된 제N 메모리 장치(MDN; 1100)의 제1 메모리 블록(BLK1; 110)을 제1 수퍼 블록(S_BLK1; 500)에 포함된 제N 메모리 장치(MDN; 1100)의 제1 메모리 블록(BLK1; 110)으로 대체하여 새로운 수퍼 블록인 제z 수퍼 블록(S_BLKz; 500)을 생성할 수 있는 것이다. 이러한 동작은 도 8의 배드 블록 관리부(1204)에 의해 수행될 수 있다.
이러한 방식의 배드 블록 관리 및 수퍼 블록 생성 방법은 배드 블록을 포함하는 수퍼 블록(500)에 포함된 정상 메모리 블록들(110)을 향후 재사용하여 저장 공간 사용의 효율성을 개선할 수 있고, 따라서 메모리 시스템(1000)의 수명 개선에 기여할 수 있다.
도 14는 새로운 수퍼 블록 생성 방법을 상세하게 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(1000)은 제1 수퍼 블록(S_BLK1; 500)에 포함된 다수의 메모리 블록들(110) 중 제1 메모리 블록(BLK1; 110)에 대해 배드 여부를 판정하는 단계(단계 S1410)를 수행할 수 있다. 단계 S1410은 제1 수퍼 블록(S_BLK1; 500)에 포함된 제1 메모리 블록(BLK1; 110)에 대한 프로그램 동작 또는 리드 동작을 포함할 수 있다. 또한 배드 여부 판정은 프로그램 동작 또는 리드 동작의 페일 여부에 따라 결정될 수 있다.
제1 수퍼 블록(S_BLK1; 500)에 포함된 제1 메모리 블록(BLK1; 110)이 배드 블록으로 판정된 경우, 배드 블록의 어드레스를 배드 블록 어드레스 테이블에 저장하는 단계(단계 S1420)를 수행할 수 있다. 단계 S1420은 배드 블록으로 판정된 제1 메모리 블록(BLK1; 110)을 포함한 제1 수퍼 블록(S_BLK1; 500)의 어드레스를 저장하는 단계를 포함할 수 있다. 또한 단계 S1420은 배드 블록으로 판정된 제1 메모리 블록(BLK1; 110)을 포함한 제1 수퍼 블록(S_BLK1; 500)을 해체하는 단계를 포함할 수 있다. 제1 수퍼 블록(S_BLK1; 500)을 해체하는 단계는 메모리 시스템(1000)의 어드레스 맵핑 테이블에서 제1 수퍼 블록(S_BLK1; 500)에 대한 어드레스를 삭제하는 동작일 수 있다. 배드 블록 어드레스 테이블은 도 8의 배드 블록 관리부(1204)에 의해 구현될 수 있다.
이후 메모리 시스템(1000)이 파워 세이빙 모드 중임을 확인하는 단계(단계 S1430)를 수행할 수 있다. 만일 메모리 시스템(1000)이 파워 세이빙 모드 중인 경우, 메모리 시스템(1000)은 제1 수퍼 블록(S_BLK1; 500)에 포함된 제1 메모리 블록(BLK1; 110)을 제외한 다른 메모리 블록들(110)에 대해 배드 여부를 판정하는 단계(단계 S1440)를 수행할 수 있다. 이후 제1 수퍼 블록(S_BLK1; 500)에 포함된 제1 메모리 블록(BLK1; 110)을 제외한 다른 메모리 블록들(110) 중 새로운 배드 블록이 발견된 때 새로운 배드 블록의 어드레스를 배드 블록 어드레스 테이블에 저장하는 단계(단계 S1450)를 수행할 수 있다. 단계 S1440 및 단계 S1450은 제1 메모리 블록(BLK1; 110)이 리드 동작 페일에 의해 배드 블록으로 판정된 때에 수행될 수 있고, 제1 메모리 블록(BLK1; 110)이 프로그램 동작 페일에 의해 배드 블록으로 판정된 때에는 수행되지 않을 수 있다.
메모리 시스템(1000)은 배드 블록 어드레스 테이블에 기초하여 새로운 제z 수퍼 블록(S_BLKz; 500) 생성 가능 여부를 판단하는 단계(단계 S1460)를 수행할 수 있다. 이때 제z 수퍼 블록(S_BLKz; 500)이 생성 가능한 것으로 판단된 경우, 배드 블록으로 판정된 제1 메모리 블록(BLK1; 110)을 다른 정상 메모리 블록으로 대체하여 제z 수퍼 블록(S_BLKz; 500)을 생성하는 단계(단계 S1470)를 수행할 수 있다.
이후 메모리 시스템(1000)은 새롭게 생성된 제z 수퍼 블록(S_BLKz; 500)에 대해 프로그램, 소거 및 리드 동작을 수행할 수 있다.
도 15는 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 8에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 16은 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 8에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 17은 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 8에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 18은 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 8에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 메모리 컨트롤러; 및
    채널을 통해 상기 메모리 컨트롤러에 연결된 다수의 메모리 장치들을 포함하고,
    상기 다수의 메모리 장치들 각각은 제1 메모리 블록을 포함한 다수의 메모리 블록들을 포함하고,
    상기 다수의 메모리 장치들 각각은 서로 다른 웨이를 구성하고,
    상기 다수의 메모리 장치들 각각에 포함된 상기 제1 메모리 블록들의 그룹을 제1 수퍼 블록으로 구성하고,
    상기 제1 수퍼 블록에 포함된 상기 제1 메모리 블록들 중 어느 하나가 배드(bad)로 판정된 때, 상기 메모리 컨트롤러는 상기 배드로 판정된 제1 메모리 블록을 제2 메모리 블록으로 대체하여 새로운 제2 수퍼 블록을 생성하도록 구성된 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 수퍼 블록을 구성하는 상기 제1 메모리 블록들은 동시에 소거 동작이 수행되는 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 제2 메모리 블록은 상기 배드로 판정된 제1 메모리 블록과 동일한 웨이를 구성하는 것을 특징으로 하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리 컨트롤러는 상기 배드로 판정된 제1 메모리 블록의 어드레스를 저장하도록 구성된 것을 특징으로 하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 배드로 판정된 제1 메모리 블록은 프로그램 동작 페일이 발생한 것을 특징으로 하는 메모리 시스템.
  6. 제4항에 있어서,
    상기 배드로 판정된 제1 메모리 블록은 리드 동작 페일이 발생한 것을 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 메모리 컨트롤러는 상기 제2 수퍼 블록을 생성할 때 상기 제1 수퍼 블록에 포함된 상기 다수의 메모리 블록들의 배드 여부를 판정하는 제2 판정 동작을 수행하도록 구성된 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 메모리 컨트롤러는 유휴 상태(idle state) 중 상기 제2 판정 동작을 수행하도록 구성된 것을 특징으로 하는 메모리 시스템.
  9. 제7항에 있어서,
    상기 메모리 컨트롤러는 파워 세이빙 모드 중 상기 제2 판정 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 파워 세이빙 모드는 호스트에 의해 입력되는 커맨드에 의해 수행되는 것을 특징으로 하는 메모리 시스템.
  11. 배드 블록 관리부 및 다수의 채널 인터페이스들을 포함하는 메모리 컨트롤러;
    다수의 채널들; 및
    제1 및 제2 수퍼 블록들을 포함하고,
    상기 다수의 채널 인터페이스들 각각은 상기 다수의 채널들 중 어느 하나에 대응하고,
    상기 다수의 채널들은 각각 서로 다른 웨이(way)들을 구성하는 다수의 메모리 장치들에 연결되고;
    상기 다수의 메모리 장치들 각각은 다수의 메모리 블록들을 포함하고,
    상기 제1 및 상기 제2 수퍼 블록들 각각은 상기 다수의 메모리 블록들 중 상기 서로 다른 웨이들에 포함된 메모리 블록들로 구성되고,
    상기 제1 수퍼 블록에 포함된 하나 이상의 메모리 블록 및 상기 제2 수퍼 블록에 포함된 하나 이상의 메모리 블록이 배드(bad)로 판정되면, 상기 배드 블록 관리부는 상기 제1 수퍼 블록 및 상기 제2 수퍼 블록에 포함된 정상 메모리 블록들을 이용하여 새로운 수퍼 블록을 생성하도록 구성된 것을 특징으로 하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 메모리 컨트롤러는 에러 정정부를 포함하고,
    상기 에러 정정부는 메모리 블록에 대한 리드 동작시 에러 정정 동작을 수행하도록 구성되고,
    상기 배드 블록 관리부는 상기 에러 정정 동작이 실패한 때 상기 메모리 블록을 배드로 판정하는 것을 특징으로 하는 메모리 시스템.
  13. 제11항에 있어서,
    상기 배드 블록 관리부는 파워 세이빙 모드 중 상기 배드 판정 동작을 수행하도록 구성된 것을 특징으로 하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 파워 세이빙 모드는 호스트에 의해 입력된 커맨드에 응답하여 수행되는 것을 특징으로 하는 메모리 시스템.
  15. 제1 수퍼 블록에 포함된 제1 메모리 블록에 대해 배드 여부를 판정하는 단계;
    상기 판정하는 단계에 기초하여 상기 제1 메모리 블록의 어드레스를 배드 블록 어드레스 테이블에 저장하는 단계;
    상기 배드 블록 어드레스 테이블에 기초하여 새로운 수퍼 블록 생성 가능 여부를 확인하는 단계;
    상기 확인하는 단계에 기초하여 상기 제1 메모리 블록을 제2 메모리 블록으로 대체하여 제2 수퍼 블록을 생성하는 단계를 포함하고,
    상기 제2 수퍼 블록을 구성하는 다수의 메모리 블록들은 각각 서로 다른 웨이를 구성하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 판정하는 단계는 상기 제1 메모리 블록에 대해 프로그램 동작 또는 리드 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  17. 제15항에 있어서,
    상기 제1 수퍼 블록에 포함된 상기 제1 메모리 블록을 제외한 다른 메모리 블록에 대해 배드 여부를 판정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 제1 메모리 블록을 제외한 다른 메모리 블록에 대해 배드 여부를 판정하는 단계 이전에,
    파워 세이빙 모드 여부를 확인하는 단계를 더 포함하고,
    상기 판정하는 단계는 상기 파워 세이빙 모드 여부 확인 결과에 기초하여 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  19. 제15항에 있어서,
    상기 제2 수퍼 블록을 구성하는 상기 다수의 메모리 블록들은 하나의 채널에 공통으로 연결되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  20. 제15항에 있어서,
    상기 제2 수퍼 블록을 구성하는 상기 다수의 메모리 블록들은 동시에 소거 동작이 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
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