KR20190110243A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

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Abstract

본 기술은 비휘발성 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것으로서, 다수의 페이지(page)들을 각각 포함하는 다수의 블록들과, 블록들을 각각 포함하는 다수의 플래인(plane)들, 플래인들을 각각 포함하는 다수의 다이(die)들을 포함하는 메모리(memory) 장치, 및 메모리 블록들을 설정된 조건에 대응하는 형태로 그룹화하여 다수의 슈퍼블록들로 관리하는 컨트롤러를 포함하며, 컨트롤러는, 적어도 하나 이상의 배드 메모리 블록이 정상 메모리 블록들과 섞여서 그룹화된 슈퍼블록들을 제1 슈퍼블록들로 구분하여 관리하는 메모리 시스템을 포함한다.

Description

메모리 시스템 및 메모리 시스템의 동작방법{MEMORY SYSTEM AND OPERATION METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 비휘발성 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 메모리 장치에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록(super memory block)으로 그룹화하여 관리 할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 다수의 페이지(page)들을 각각 포함하는 다수의 블록들과, 상기 블록들을 각각 포함하는 다수의 플래인(plane)들, 상기 플래인들을 각각 포함하는 다수의 다이(die)들을 포함하는 메모리(memory) 장치; 및 상기 메모리 블록들을 설정된 조건에 대응하는 형태로 그룹화하여 다수의 슈퍼블록들로 관리하는 컨트롤러를 포함하며, 상기 컨트롤러는, 적어도 하나 이상의 배드 메모리 블록이 정상 메모리 블록들과 섞여서 그룹화된 상기 슈퍼블록들을 제1 슈퍼블록들로 구분하여 관리할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 슈퍼블록들을 병합동작에서의 타겟(target) 슈퍼블록으로 사용하며, 정상 메모리 블록들만 그룹화된 상기 슈퍼블록들을 제2 슈퍼블록들로 구분하여 관리할 수 있다.
또한, 상기 컨트롤러는, 상기 병합동작에서 타겟 슈퍼블록으로 사용될 상기 슈퍼블록들을 설정된 사용순서에 대응하는 타겟 리스트로 관리하며, 상기 타겟 리스트의 설정된 사용순서는 상기 슈퍼블록들 각각의 우선순위에 따라 결정될 수 있다.
또한, 상기 컨트롤러는, 상기 제1 슈퍼블록들 중 상대적으로 낮은 소거-라이트(erase-write) 사이클 값을 갖는 상기 제1 슈퍼블록들을 제1 우선순위로 설정하고, 상기 제1 슈퍼블록들 중 상대적으로 높은 소거-라이트 사이클 값을 갖는 상기 제1 슈퍼블록들을 상기 제1 우선순위보다 낮은 제2 우선순위로 설정하며, 상기 제2 슈퍼블록들 중 상대적으로 낮은 소거-라이트 사이클 값을 갖는 상기 제2 슈퍼블록들을 상기 제2 우선순위보다 낮은 제3 우선순위로 설정하고, 상기 제2 슈퍼블록들 중 상대적으로 높은 소거-라이트 사이클 값을 갖는 상기 제2 슈퍼블록들을 상기 제3 우선순위보다 낮은 제4 우선순위로 설정하며, 상기 설정된 사용순서에서 상대적으로 높은 우선순위의 상기 슈퍼블록들을 먼저 사용할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 슈퍼블록들 각각에 그룹화된 상기 메모리 블록들의 정상/배드 상태를 상태 비트맵으로 관리할 수 있다.
또한, 상기 컨트롤러는, 상기 병합동작에서 상기 타겟 리스트의 설정된 사용순서에 따라 상기 제1 슈퍼블록들 중 타겟 슈퍼블록을 선택하는 경우, 상기 상태 비트맵을 확인하여 알 수 있는 타겟 슈퍼블록으로 선택된 상기 제1 슈퍼블록들의 정상 메모리 블록들에만 소스(source) 슈퍼블록으로부터 전달된 유효 데이터를 저장할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 슈퍼블록들 중 상기 병합동작의 수행을 통해 타겟 슈퍼블록으로 사용되어 소스 슈퍼블록으로부터 전달된 유효 데이터가 내부에 저장된 클로즈(close)상태의 상기 제1 슈퍼블록들을 제3 슈퍼블록들로 구분하여 관리하며, 상기 병합동작에서 상기 제3 슈퍼블록들을 소스 슈퍼블록으로 선택하는 경우, 상기 타겟 리스트의 설정된 사용순서 중 상기 제2 슈퍼블록들을 타겟 슈퍼블록으로 사용한 뒤, 상기 병합동작의 수행을 통해 소스 슈퍼블록으로 사용되어 프리(free)상태가 된 상기 제3 슈퍼블록들을 다시 상기 제1 슈퍼블록들로서 구분하여 관리할 수 있다.
또한, 상기 컨트롤러는, 소거-라이트(erase-write) 사이클의 반복으로 인해 상기 제2 슈퍼블록들 중 임의의 제2 슈퍼블록에서 배드 메모리 블록이 발생하는 경우, 상기 병합동작을 통해 상기 임의의 제2 슈퍼블록에 저장된 유효 데이터를 타겟 슈퍼블록으로 이동시킨 후 상기 임의의 제2 슈퍼블록을 상기 제1 슈퍼블록들로서 관리할 수 있다.
또한, 상기 다이들 중 제1 다이는 제1 채널(channel)에 연결되고, 상기 다이들 중 제2 다이는 제2 채널에 연결되며, 상기 제1 다이에 포함된 플래인들은 상기 제1 채널을 공유하는 다수의 제1 경로(way)에 연결되고, 상기 제2 다이에 포함된 플래인들은 상기 제2 채널을 공유하는 다수의 제2 경로에 연결될 수 있다.
또한, 상기 컨트롤러는, 상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제1 다이의 제2 플래인에 포함된 제2 블록을 그룹화하는 것, 및 상기 제2 다이의 제3 플래인에 포함된 제3 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 상기 설정된 조건에 포함시키거나, 또는 상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제2 다이의 제3 플래인에 포함된 제3 블록을 그룹화하는 것, 및 상기 제1 다이의 제2 플래인에 포함된 제2 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 상기 설정된 조건에 포함시키거나, 또는 상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제1 다이의 제2 플래인에 포함된 제2 블록과 상기 제2 다이의 제3 플래인에 포함된 제3 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 상기 설정된 조건에 포함시킬 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 다수의 페이지(page)들을 각각 포함하는 다수의 블록들과, 상기 블록들을 각각 포함하는 다수의 플래인(plane)들, 상기 플래인들을 각각 포함하는 다수의 다이(die)들을 포함하는 메모리(memory) 장치를 포함하는 메모리 시스템의 동작방법에 있어서, 상기 메모리 블록들을 설정된 조건에 대응하는 형태로 그룹화하여 다수의 슈퍼블록들로 관리하는 단계; 및 적어도 하나 이상의 배드 메모리 블록이 정상 메모리 블록들과 섞여서 그룹화된 상기 슈퍼블록들을 제1 슈퍼블록들로 구분하여 관리하는 제1 구분단계를 포함할 수 있다.
또한, 상기 제1 슈퍼블록들을 병합동작에서의 타겟(target) 슈퍼블록으로 사용하는 제1 사용단계; 및 정상 메모리 블록들만 그룹화된 상기 슈퍼블록들을 제2 슈퍼블록들로 구분하여 관리하는 제2 구분단계를 더 포함할 수 있다.
또한, 상기 병합동작에서 타겟 슈퍼블록으로 사용될 상기 슈퍼블록들을 설정된 사용순서에 대응하는 타겟 리스트로 관리하는 단계; 및 상기 슈퍼블록들 각각의 우선순위에 따라 상기 타겟 리스트의 설정된 사용순서를 결정하는 단계를 더 포함할 수 있다.
또한, 상기 결정하는 단계는, 상기 제1 슈퍼블록들 중 상대적으로 낮은 소거-라이트(erase-write) 사이클 값을 갖는 상기 제1 슈퍼블록들을 제1 우선순위로 설정하고, 상기 제1 슈퍼블록들 중 상대적으로 높은 소거-라이트 사이클 값을 갖는 상기 제1 슈퍼블록들을 상기 제1 우선순위보다 낮은 제2 우선순위로 설정하며, 상기 제2 슈퍼블록들 중 상대적으로 낮은 소거-라이트 사이클 값을 갖는 상기 제2 슈퍼블록들을 상기 제2 우선순위보다 낮은 제3 우선순위로 설정하고, 상기 제2 슈퍼블록들 중 상대적으로 높은 소거-라이트 사이클 값을 갖는 상기 제2 슈퍼블록들을 상기 제3 우선순위보다 낮은 제4 우선순위로 설정하며, 상기 설정된 사용순서에서 상대적으로 높은 우선순위의 상기 슈퍼블록들을 먼저 사용할 수 있다.
또한, 상기 제1 슈퍼블록들 각각에 그룹화된 상기 메모리 블록들의 정상/배드 상태를 상태 비트맵으로 관리하는 단계를 더 포함할 수 있다.
또한, 상기 제1 사용단계는, 상기 병합동작에서 상기 타겟 리스트의 설정된 사용순서에 따라 상기 제1 슈퍼블록들 중 타겟 슈퍼블록을 선택하는 경우, 상기 상태 비트맵을 확인하여 알 수 있는 타겟 슈퍼블록으로 선택된 상기 제1 슈퍼블록들의 정상 메모리 블록들에만 소스(source) 슈퍼블록으로부터 전달된 유효 데이터를 저장할 수 있다.
또한, 상기 제1 슈퍼블록들 중 상기 사용단계에서의 상기 병합동작을 통해 타겟 슈퍼블록으로 사용되어 소스 슈퍼블록으로부터 전달된 유효 데이터가 내부에 저장된 클로즈(close)상태의 상기 제1 슈퍼블록들을 제3 슈퍼블록들로 구분하여 관리하는 제3 구분단계; 상기 병합동작에서 상기 제3 슈퍼블록들을 소스 슈퍼블록으로 선택하는 경우, 상기 타겟 리스트의 사용순서 중 상기 제2 슈퍼블록들을 타겟 슈퍼블록으로 사용하는 제2 사용단계; 및 상기 제2 사용단계를 통해 소스 슈퍼블록으로 사용되어 오픈(open)상태의 상기 제3 슈퍼블록들을 다시 상기 제1 슈퍼블록들로서 구분하여 관리하는 제4 구분단계를 더 포함할 수 있다.
또한, 소거-라이트(erase-write) 사이클의 반복으로 인해 상기 제2 슈퍼블록들 중 임의의 제2 슈퍼블록에서 배드 메모리 블록이 발생하는 경우, 상기 병합동작을 통해 상기 임의의 제2 슈퍼블록에 저장된 유효 데이터를 타겟 슈퍼블록으로 이동시킨 후 상기 임의의 제2 슈퍼블록을 상기 제1 슈퍼블록들로서 관리하는 단계를 더 포함할 수 있다.
또한, 상기 다이들 중 제1 다이는 제1 채널(channel)에 연결되고, 상기 다이들 중 제2 다이는 제2 채널에 연결되며, 상기 제1 다이에 포함된 플래인들은 상기 제1 채널을 공유하는 다수의 제1 경로(way)에 연결되고, 상기 제2 다이에 포함된 플래인들은 상기 제2 채널을 공유하는 다수의 제2 경로에 연결되는 것을 특징으로 할 수 있다.
또한, 상기 설정된 조건은, 상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제1 다이의 제2 플래인에 포함된 제2 블록을 그룹화하는 것, 및 상기 제2 다이의 제3 플래인에 포함된 제3 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 포함하거나, 또는 상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제2 다이의 제3 플래인에 포함된 제3 블록을 그룹화하는 것, 및 상기 제1 다이의 제2 플래인에 포함된 제2 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 포함하거나, 또는 상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제1 다이의 제2 플래인에 포함된 제2 블록과 상기 제2 다이의 제3 플래인에 포함된 제3 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 포함할 수 있다.
본 기술은 메모리 장치에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록 으로 그룹화하여 관리할 때, 적어도 하나 이상의 배드 메모리 블록을 정상 메모리 블록들과 섞어서 그룹화한 슈퍼 메모리 블록으로 관리한다. 이때, 적어도 하나 이상의 배드 메모리 블록을 정상 메모리 블록들과 섞어서 그룹화한 슈퍼 메모리 블록의 사용용도를 병합동작에서의 타겟(target) 슈퍼블록으로 한정한다.
따라서, 메모리 시스템의 저장공간을 더 효율적으로 사용할 수 있으며, 이를 통해, 메모리 시스템의 서스테인(Sustain) 구간을 크게 증가시키는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면.
도 6a 및 도 6b는 본 발명의 실시예에 따른 메모리 시스템에서 슈퍼 메모리 블록 단위로 관리하는 동작을 설명하기 위해 도시한 도면.
도 7은 본 발명의 실시예에 따른 메모리 시스템에서 배드 메모리 블록을 포함하는 슈퍼 메모리 블록을 관리하는 동작을 설명하기 위해 도시한 도면.
도 8a 내지 도 8d는 도 7에서 설명된 배드 메모리 블록을 포함하는 슈퍼 메모리 블록을 병합동작에서의 타겟 슈퍼블록으로 사용하는 방법을 설명하기 위해 도시한 도면.
도 9 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명하도록 하겠다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다.
도 5를 참조하면, 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 메모리 장치(150)에 포함된 구성요소가 구체적으로 도시된 것을 알 수 있다.
메모리 장치(150)는, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
또한, 메모리 장치(150)는, 제0 채널(CH0)을 통해 데이터를 입/출력할 수 있는 첫 번째 메모리 다이(DIE0)과 제1 채널(CH1)을 통해 데이터를 입/출력할 수 있는 두 번째 메모리 다이(DIE1)을 포함한다. 이때, 제0 채널(CH0)과 제1 채널(CH1)은, 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있다.
또한, 첫 번째 메모리 다이(DIE0)는, 제0 채널(CH0)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY0, WAY1)들에 각각 대응하는 다수의 플래인(PLANE00, PLANE01)들을 포함한다.
또한, 두 번째 메모리 다이(DIE1)는, 제1 채널(CH1)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY2, WAY3)들에 각각 대응하는 다수의 플래인(PLANE10, PLANE11)들을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N)을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)중 예정된 개수의 메모리 블록(BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
이와 같이. 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)은, 같은 경로 또는 같은 채널을 사용하는 것과 같은 '물리적인 위치'에 따라 구분될 수 있다.
참고로, 도 5에서는 메모리 장치(150)에 2개의 메모리 다이(DIE0, DIE1)가 포함되고, 각각의 메모리 다이(DIE0, DIE1)마다 2개의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되며, 각각의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)마다 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N / BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N / BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N / BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)이 포함되는 것으로 예시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이다. 실제로는, 설계자의 선택에 따라 메모리 장치(150)에 2개보다 더 많거나 더 적은 개수의 메모리 다이가 포함될 수 있고, 각각의 메모리 다이에도 2개보다 더 많거나 더 적은 개수의 플래인이 포함될 수 있다. 물론, 각각의 플래인에 포함되는 메모리 블록의 개수인 '예정된 개수'도 설계자의 선택에 따라 얼마든지 조정가능하다.
한편, 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 다수의 메모리 다이(DIE0, DIE1) 또는 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)과 같은 '물리적인 위치'로 구분하는 방식과는 별개로 컨트롤러(130)는, 다수의 메모리 블록들 중 동시에 선택되어 동작하는 것을 기준으로 구분하는 방식을 사용할 수 있다. 즉, 컨트롤러(130)는, '물리적인 위치'의 구분방식을 통해 서로 다른 다이 또는 서로 다른 플래인으로 구분되었던 다수의 메모리 블록들을 동시에 선택 가능한 블록들끼리 그룹화하여 슈퍼 메모리 블록(super memory block)들로 구분하여 관리할 수 있다.
이렇게, 컨트롤러(130)에서 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 슈퍼 메모리 블록들로 구분하여 관리하는 방식은, 설계자의 선택에 따라 여러 가지 방식이 존재할 수 있는데, 여기에서는 세 가지 방식을 예시하도록 하겠다.
첫 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에서 임의의 하나의 메모리 블록(BLOCK000)과, 두 번째 플래인(PLANE01)에서 임의의 하나의 메모리 블록(BLOCK010)을 그룹화하여 하나의 슈퍼 메모리 블록(A1)으로 관리하는 방식이다. 첫 번째 방식을 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 두 번째 메모리 다이(DIE1)에 적용하면, 컨트롤러(130)는, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에서 임의의 하나의 메모리 블록(BLOCK100)과, 두 번째 플래인(PLANE11)에서 임의의 하나의 메모리 블록(BLOCK110)을 그룹화하여 하나의 슈퍼 메모리 블록(A2)으로 관리할 수 있다.
두 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK002)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK102)를 그룹화하여 하나의 슈퍼 메모리 블록(B1)으로 관리하는 방식이다. 두 번째 방식을 다시 적용하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK012)과, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK112)를 그룹화하여 하나의 슈퍼 메모리 블록(B2)으로 관리할 수 있다.
세 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK001)과, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK011)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK101), 및 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK111)을 그룹화하여 하나의 슈퍼 메모리 블록(C)으로 관리하는 방식이다.
참고로, 슈퍼 메모리 블록에 포함되는 동시에 선택 가능한 메모리 블록들은, 인터리빙 방식, 예컨대, 채널 인터리빙(channel interleaving) 방식 또는 메모리 다이 인터리빙(memory die interleaving) 방식 또는 메모리 칩 인터리빙(memory chip interleaving) 방식 또는 경로 인터리빙(way interleaving) 방식 등을 통해 실질적으로 동시에 선택될 수 있다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 메모리 시스템에서 슈퍼 메모리 블록 단위로 관리하는 동작을 설명하기 위해 도시한 도면이다.
먼저, 도 6a를 참조하면, 본 발명의 실시예에 따른 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록들로 구분하여 관리할 때, 슈퍼 메모리 블록들 각각을 선택하는 방식을 알 수 있다.
먼저, 메모리 장치(150)는, 8개의 메모리 다이(DIE<0:7>)를 포함하고, 8개의 메모리 다이(DIE<0:7>) 각각이 4개의 플래인(PLANE<0:3>)을 포함하여 총 32개의 플래인(PLANE<0:3> * 8)을 포함하며, 총 32개의 플래인(PLANE<0:3> * 8) 각각이 1024개의 메모리 블록(BLOCK<0:1023>)을 포함하는 것을 예시하고 있다. 즉, 메모리 장치(150)는, 총 32768개의 메모리 블록(BLOCK<0:1023> * 32)을 포함하는 것을 예시하고 있다.
또한, 메모리 장치(150)는, 8개의 메모리 다이(DIE<0:7>)에 포함된 총 32개의 플래인(PLANE<0:3> * 8)이 2개의 채널(CH<0:1>) 및 8개의 경로(WAY<0:7>)를 통해 데이터를 입/출력하는 것을 예시하고 있다. 즉, 메모리 장치(150)는, 1개의 채널(CH0 or CH1)을 4개의 경로(WAY<0:3> or WAY<4:7>)가 공유하고, 1개의 경로(WAY0 or WAY1 or WAY2 or WAY3 or WAY4 or WAY5 or WAY6 or WAY7)를 4개의 플래인(PLANE<0:4>)이 공유하는 것을 예시하고 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템(110)의 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록 단위로 구분하여 관리하는 방식을 사용한다. 특히, 도 6a에 도시된 본 발명의 실시예에서는 앞선 도 5에서 설명한 컨트롤러(130)에서 슈퍼 메모리 블록들을 구분하는 방식 중 세 번째 방식을 사용하는 것을 알 수 있다.
즉, 도 6a에서는 컨트롤러(130)가 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 임의의 하나의 메모리 블록을 선택하여 하나의 슈퍼 메모리 블록(SUPER BLOCK<0:1023>)으로 관리한다. 따라서, 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>) 각각에는 32개의 메모리 블록이 포함된다.
한편, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>) 각각에 포함된 32개의 메모리 블록들을 동시에 선택하므로, 도 6a와 같이 슈퍼 메모리 블록 단위로 관리하는 구성에서는 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>) 각각을 선택하기 위한 슈퍼 메모리 블록 어드레스(미도시)를 사용할 수 있다.
이렇게, 슈퍼 메모리 블록 어드레스(미도시)를 사용하기 위해서, 컨트롤러(130)는, 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 동일한 위치의 메모리 블록들끼리 그룹화하여 슈퍼 메모리 블록으로서 관리하는 방식을 사용한다.
예컨대, 컨트롤러(130)는, 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 제0 메모리 블록(BLOCK0) 32개를 그룹화하여 제0 슈퍼 메모리 블록(SUPER BLOCK0)으로 관리하고, 32개의 플래인(PLANE<0:4> * 8) 각각에서 제1 메모리 블록(BLOCK1) 32개를 그룹화하여 제1 슈퍼 메모리 블록(SUPER BLOCK1)으로 관리하며, 32개의 플래인(PLANE<0:4> * 8) 각각에서 제2 메모리 블록(BLOCK2) 32개를 그룹화하여 제2 슈퍼 메모리 블록(SUPER BLOCK2)으로 관리한다. 이와 같은 방식으로 컨트롤러(130)는, 메모리 장치(150)에 포함된 32768개의 메모리 블록(BLOCK<0:1023> * 32)을 총 1024개의 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>)로 구분하여 관리하게 된다.
이때, 컨트롤러(130)에서 메모리 장치(150)에 포함된 메모리 블록(BLOCK<0:1023> * 32)을 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>)로 구분하여 관리한다는 것은, 컨트롤러(130)에서 엑세스 처리 단위를 슈퍼 메모리 블록단위로 한다는 것을 의미한다. 즉, 컨트롤러(130)에서, 슈퍼 메모리 블록 어드레스를 사용하여 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>) 각각을 선택한다고 해서 메모리 장치(150)에 포함된 32768개의 메모리 블록(BLOCK<0:1023> * 32) 각각을 선택하기 위한 메모리 블록 어드레스를 사용하지 않는다는 것은 아니며, 컨트롤러(130) 내부에서는 계속적으로 사용한다. 예컨대, 컨트롤러(130)에서 제0 슈퍼 메모리 블록 어드레스를 통해 제0 슈퍼 메모리 블록(SUPER BLOCK0)에 엑세스한다는 것은, 내부적으로 제0 슈퍼 메모리 블록(SUPER BLOCK0)으로 그룹화된 32개의 플래인(PLANE<0:4> * 8) 각각의 제0 메모리 블록(BLOCK0) 32개에 대응하는 32개의 메모리 블록 어드레스를 한 번에 엑세스하는 것을 의미한다.
한편, 메모리 장치(150)에 포함된 모든 메모리 블록이 정상적으로 동작하는 것을 것의 실질적으로 불가능하다. 즉, 실장에서 메모리 장치(150)를 사용하다보면, 메모리 장치(150)에 포함된 다수의 메모리 블록 중에서 정상적으로 동작하지 않는 배드(bad) 메모리 블록이 발생하게 된다. 즉, 메모리 장치(150)에 포함된 다수의 메모리 블록 중 내구성이 약한 메모리 블록의 경우 미리 설정된 한계 수명에 도달하지 않은 경우에도 정상적인 동작을 수행하지 못하게 되어 배드 메모리 블록으로 지정될 수 있다.
그런데, 전술한 설명과 같이 컨트롤러(130)에서 슈퍼 메모리 블록 어드레스(미도시)를 사용하기 위해 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 동일한 위치의 메모리 블록들끼리 그룹화하여 슈퍼 메모리 블록으로서 관리하는 방식을 사용하는 경우, 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>) 중 배드 메모리 블록이 포함된 슈퍼 메모리 블록은, 액세스 처리 단위를 슈퍼 메모리 블록단위로 하는 것이 불가능하다.
예컨대, 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>) 중 어느 하나의 슈퍼 메모리 블록에 포함된 32개의 메모리 블록 중 1개의 메모리 블록만 배드 메모리 블록, 나머지 31개의 메모리 블록은 모두 정상인데도 불구하고 해당 슈퍼 메모리 블록의 액세스 처리 단위를 슈퍼 메모리 블록단위로 하지 못하는 것은 매우 비효율적이다.
따라서, 본 발명의 실시예에 따른 메모리 시스템(110)에서는, 도 6b에 도시된 것과 같은 재생 슈퍼 블록 테이블(700)을 사용하여 내부에 포함된 일부 메모리 블록이 배드 메모리 블록인 슈퍼 메모리 블록을 재사용하게 된다.
도 6b을 참조하면, 도 6a에서 예시된 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 718번 슈퍼 메모리 블록(SUPER BLOCK 718)과, 820번 슈퍼 메모리 블록(SUPER BLOCK 820), 및 829번 슈퍼 메모리 블록(SUPER BLOCK 829) 각각 32개씩 포함된 메모리 블록 들 중 일부 메모리 블록이 배드 메모리 블록으로 판정된 것을 알 수 있다.
구체적으로, 도 6a에서 예시된 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록이 배드 메모리 블록으로 판정되었고, 나머지 31개의 메모리 블록은 정상 메모리 블록인 것을 알 수 있다.
또한, 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 메모리 블록과 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록이 배드 메모리 블록으로 판정되었고, 나머지 30개의 메모리 블록은 정상 메모리 블록인 것을 알 수 있다.
또한, 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 0번 메모리 다이(DIE0)의 1번 플래인(PLANE1)에 포함된 메모리 블록이 배드 메모리 블록으로 판정되었고, 나머지 31개의 메모리 블록은 정상 메모리 블록인 것을 알 수 있다.
이와 같은 상태에서 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 배드 슈퍼 메모리 블록으로 판정된 718번 슈퍼 메모리 블록(SUPER BLOCK 718)과 820번 슈퍼 메모리 블록(SUPER BLOCK 820) 및 829번 슈퍼 메모리 블록(SUPER BLOCK 829) 각각에 포함된 배드 메모리 블록들을 정상 메모리 블록들로 치환시켜 재생 슈퍼 메모리 블록들로서 정상적으로 동작시키기 위한 재생 슈퍼 블록 테이블(700)을 생성한다.
구체적으로, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 재사용하기 위해, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록을 대신할 수 있는 메모리 블록을 검색해야 한다.
이를 위해, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 적어도 한 개의 배드 메모리 블록이 포함된 슈퍼 메모리 블록을 검색한다. 물론, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 모두 정상 메모리 블록만 포함된 슈퍼 메모리 블록을 검색 대상에서 제외한다.
이와 같은 검색결과 컨트롤러(130)는, 2개의 배드 메모리 블록을 포함하는 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 검색할 수 있다. 이 상태에서 컨트롤러(130)는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 배드 메모리 블록의 위치가 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 배드 메모리 블록의 위치와 동일한 위치인지 여부를 확인한다.
만약, 동일한 위치라면, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 검색대상에서 제외하고 다른 슈퍼 메모리 블록을 다시 검색한다. 반대로, 동일하지 않은 위치라면, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 검색대상 슈퍼 메모리 블록으로 확정한다.
도면에 도시된 것처럼, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)의 배드 메모리 블록은 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 위치하고, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)의 배드 메모리 블록은 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)과 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 위치한다. 즉, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 배드 메모리 블록의 위치는, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 배드 메모리 블록의 위치에 겹쳐지지 않는 위치이다.
따라서, 컨트롤러(130)는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 검색대상으로 확정하고, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에서 사용할 수 있도록 재생 슈퍼 블록 테이블(700)을 생성한다.
즉, 컨트롤러(130)는, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 대신하기 위해 재생 슈퍼 블록 테이블(700)의 첫 행을 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)으로 설정하고, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 대신하기 위한 32개 메모리 블록 각각의 블록 어드레스 값을 저장한다.
따라서, 재생 슈퍼 블록 테이블(700)의 첫 행에 저장된 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)의 값은, 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 가리키기 위한 블록 어드레스만 820번 블록 어드레스이고, 나머지 31개의 블록 어드레스는 모두 718번 블록 어드레스가 된다.
이렇게, 재생 슈퍼 블록 테이블(700)이 생성되었기 때문에, 컨트롤러(130)에서 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 접근할 때에는 재생 슈퍼 블록 테이블(700)의 첫 행에 저장된 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)의 값을 참조할 수 있다.
이어서, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 재사용하기 위해, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록과, 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록, 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록을 대신할 수 있는 메모리 블록을 검색해야 한다.
이때, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 배드 메모리 블록은 2개인데, 컨트롤러(130)가 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 3개의 메모리 블록을 대신할 수 있는 메모리 블록을 검색하는 이유는, 앞선 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 재생 슈퍼 메모리 블록으로서 정상 동작시키기 위해 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에서 1개의 메모리 블록을 사용하였기 때문이다. 즉, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 배드 메모리 블록이 포함된 것으로 인해 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 사용하도록 재생 슈퍼 블록 테이블(700)을 생성하였기 때문이다.
따라서, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 재사용하기 위해, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 적어도 한 개의 배드 메모리 블록이 포함된 슈퍼 메모리 블록을 검색한다. 물론, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 모두 정상 메모리 블록만 포함된 슈퍼 메모리 블록을 검색 대상에서 제외한다.
이와 같은 검색결과 컨트롤러(130)는, 1개의 배드 메모리 블록을 포함하는 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 검색할 수 있다. 이 상태에서 컨트롤러(130)는, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 배드 메모리 블록의 위치가 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 배드 메모리 블록의 위치 및 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 배드 메모리 블록의 위치와 동일한 위치인지 여부를 확인한다.
만약, 동일한 위치라면, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 검색대상에서 제외하고 다른 슈퍼 메모리 블록을 다시 검색한다. 반대로, 동일하지 않은 위치라면, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 검색대상 슈퍼 메모리 블록으로 확정한다.
도면에 도시된 것처럼, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)의 배드 메모리 블록은 0번 메모리 다이(DIE0)의 1번 플래인(PLANE1)에 위치하고, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)의 배드 메모리 블록은 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 위치하며, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)의 배드 메모리 블록은 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)과 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 위치한다. 즉, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)의 배드 메모리 블록의 위치는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 배드 메모리 블록의 위치 및 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 배드 메모리 블록의 위치에 겹쳐지지 않는 위치이다.
따라서, 컨트롤러(130)는, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 검색대상으로 확정하고, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록과 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 메모리 블록, 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에서 사용할 수 있도록 재생 슈퍼 블록 테이블(700)을 생성한다.
즉, 컨트롤러(130)는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 대신하기 위해 재생 슈퍼 블록 테이블(700)의 두 번째 행을 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)으로 설정하고, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 대신하기 위한 32개 메모리 블록 각각의 블록 어드레스 값을 저장한다.
따라서, 재생 슈퍼 블록 테이블(700)의 두 번째 행에 저장된 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)의 값은, 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록과 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 메모리 블록, 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 가리키기 위한 블록 어드레스만 829번 블록 어드레스이고, 나머지 29개의 블록 어드레스는 모두 820번 블록 어드레스가 된다.
이렇게, 재생 슈퍼 블록 테이블(700)이 생성되었기 때문에, 컨트롤러(130)에서 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 접근할 때에는 재생 슈퍼 블록 테이블(700)의 두 번째 행에 저장된 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)의 값을 참조할 수 있다.
이어서, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 재사용하기 위해, 829번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 0번 메모리 다이(DIE0)의 1번 플래인(PLANE1)에 포함된 메모리 블록과, 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록과, 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록, 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록을 대신할 수 있는 메모리 블록을 검색해야 한다.
이때, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 배드 메모리 블록은 1개인데, 컨트롤러(130)가 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 4개의 메모리 블록을 대신할 수 있는 메모리 블록을 검색하는 이유는, 앞선 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 재생 슈퍼 메모리 블록으로서 정상 동작시키기 위해 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에서 3개의 메모리 블록을 사용하였기 때문이다. 즉, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 배드 메모리 블록이 포함되고 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1) 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 배드 메모리 블록이 포함된 것으로 인해 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)과 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1) 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 사용하도록 재생 슈퍼 블록 테이블(700)을 생성하였기 때문이다.
따라서, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 재사용하기 위해, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 적어도 한 개의 배드 메모리 블록이 포함된 슈퍼 메모리 블록을 검색한다. 물론, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 모두 정상 메모리 블록만 포함된 슈퍼 메모리 블록을 검색 대상에서 제외한다.
이와 같은 검색결과 컨트롤러(130)는, 배드 메모리 블록을 포함하는 슈퍼 메모리 블록을 검색할 수 없다. 따라서, 컨트롤러(130)는, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 재사용하지 않는다.
도 6b에서 설명한 것과 같이 재생 슈퍼 블록 테이블(700)을 사용함으로써, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중에 세 개의 슈퍼 메모리 블록(SUPER BLOCK 718, SUPER BLOCK 820, SUPER BLOCK 829)에 배드 메모리 블록이 포함되어 있음에도 불구하고 두 개의 슈퍼 메모리 블록(SUPER BLOCK 718, SUPER BLOCK 820)에 대해서는 액세스 처리 단위를 슈퍼 메모리 블록단위로 하는 것이 가능하다.
즉, 도 6b와 같은 방식에서는 배드 메모리 블록을 포함하는 슈퍼 메모리 블록(SUPER BLOCK 718, SUPER BLOCK 820, SUPER BLOCK 829) 중 일부 슈퍼 메모리 블록(SUPER BLOCK 718, SUPER BLOCK 820)은 정상적으로 사용하고, 나머지 일부의 슈퍼 메모리 블록(SUPER BLOCK 829)만 사용하지 않는 형태이다.
하지만, 도 6b와 같은 방식에서도 사용하지 못하는 슈퍼 메모리 블록(SUPER BLOCK 829)이 존재할 수 밖에 없으며, 사용하지 못하는 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 정상 메모리 블록들도 슈퍼 메모리 블록단위로 그룹화되지 못했다는 이유만으로 사용할 수 없다.
따라서, 본 발명의 실시예에 따른 메모리 시스템(110)에서는, 하기의 도 7과 같이 배드 메모리 블록을 포함하는 슈퍼 메모리 블록을 허용하는 형태로 동작하여 사용하지 못하는 정상 메모리 블록이 존재하지 않도록 할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 시스템에서 배드 메모리 블록을 포함하는 슈퍼 메모리 블록을 관리하는 동작을 설명하기 위해 도시한 도면이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 블록들 중 배드 메모리 블록과 정상 메모리 블록을 섞어서 슈퍼 메모리 블록들로서 관리하는 것을 알 수 있다.
먼저, 도 7에 도시된 메모리 장치(150)는, 2개의 메모리 다이(DIE<0:1>)를 포함하고, 2개의 메모리 다이(DIE<0:1>) 각각이 4개의 플래인(PLANE<0:3>)을 포함하여 총 8개의 플래인(PLANE<0:3> * 2)을 포함하며, 총 8개의 플래인(PLANE<0:3> * 2) 각각이 N+1개의 메모리 블록(B<0:N>)을 포함하는 것을 예시하고 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템(110)의 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록 단위로 구분하여 관리하는 방식을 사용한다. 특히, 도 7에 도시된 본 발명의 실시예에서는 앞선 도 5에서 설명한 컨트롤러(130)에서 슈퍼 메모리 블록들을 구분하는 방식 중 세 번째 방식을 사용하는 것을 알 수 있다.
즉, 도 7에서는 컨트롤러(130)가 메모리 장치(150)에 포함된 8개의 플래인(PLANE<0:3> * 2) 각각에서 임의의 하나의 메모리 블록을 선택하여 하나의 슈퍼 메모리 블록을 선택하여 하나의 슈퍼 메모리 블록(SUPER BLOCK<0:N>)으로 관리한다. 따라서, 슈퍼 메모리 블록들(SUPER BLOCK<0:N>) 각각에는 8개의 메모리 블록이 포함된다.
그리고, 도 7에 도시된 본 발명의 실시예에서는 정상 메모리 블록들만 그룹화하여 슈퍼 메모리 블록단위로 구분하여 관리할 뿐만 아니라, 적어도 하나 이상의 배드 메모리 블록(Bad block)이 존재하는 경우에도 슈퍼 메모리 블록단위로 구분하여 관리하는 것을 알 수 있다.
예컨대, 도 7에서 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)의 경우, 제0 다이(DIE<0>)의 제0 플래인(PLANE<0>)에 대응하는 한 개의 메모리 블록이 배드 메모리 블록(Bad block)임에도 불구하고, 한 개의 배드 메모리 블록(Bad block)과 일곱 개의 정상 메모리 블록(Good block)을 그룹화하여 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)으로서 관리한다.
또한, 도 7에서 제1 슈퍼 메모리 블록(SUPER BLOCK<1>)의 경우, 제0 다이(DIE<0>)의 제0 플래인(PLANE<0>)과 제0 다이(DIE<0>)의 제1 플래인(PLANE<1>) 및 제1 다이(DIE<1>)의 제0 플래인(PLANE<0>)에 대응하는 세 개의 메모리 블록이 배드 메모리 블록(Bad block)임에도 불구하고, 세 개의 배드 메모리 블록(Bad block)과 다섯 개의 정상 메모리 블록(Good block)을 그룹화하여 제1 슈퍼 메모리 블록(SUPER BLOCK<1>)으로서 관리한다.
또한, 도 7에서 제2 슈퍼 메모리 블록(SUPER BLOCK<2>)의 경우, 제1 다이(DIE<1>)의 제0 플래인(PLANE<0>)에 대응하는 한 개의 메모리 블록이 배드 메모리 블록(Bad block)임에도 불구하고, 한 개의 배드 메모리 블록(Bad block)과 일곱 개의 정상 메모리 블록(Good block)을 그룹화하여 제2 슈퍼 메모리 블록(SUPER BLOCK<2>)으로서 관리한다.
또한, 도 7에서 제3 슈퍼 메모리 블록(SUPER BLOCK<3>)의 경우, 제0 다이(DIE<0>)의 제0 플래인(PLANE<0>) 및 제1 다이(DIE<1>)의 제2 플래인(PLANE<2>)에 대응하는 두 개의 메모리 블록이 배드 메모리 블록(Bad block)임에도 불구하고, 두 개의 배드 메모리 블록(Bad block)과 여섯 개의 정상 메모리 블록(Good block)을 그룹화하여 제3 슈퍼 메모리 블록(SUPER BLOCK<3>)으로서 관리한다.
또한, 도 7에서 제4 슈퍼 메모리 블록(SUPER BLOCK<4>)의 경우, 제0 다이(DIE<0>)의 제1 플래인(PLANE<1>)과 제1 다이(DIE<1>)의 제0 플래인(PLANE<0>) 및 제1 다이(DIE<1>)의 제1 플래인(PLANE<1>)에 대응하는 세 개의 메모리 블록이 배드 메모리 블록(Bad block)임에도 불구하고, 세 개의 배드 메모리 블록(Bad block)과 다섯 개의 정상 메모리 블록(Good block)을 그룹화하여 제4 슈퍼 메모리 블록(SUPER BLOCK<4>)으로서 관리한다.
또한, 도 7에서 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)의 경우, 제0 다이(DIE<0>)의 제0 플래인(PLANE<0>)에 대응하는 한 개의 메모리 블록이 배드 메모리 블록(Bad block)임에도 불구하고, 한 개의 배드 메모리 블록(Bad block)과 일곱 개의 정상 메모리 블록(Good block)을 그룹화하여 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)으로서 관리한다.
또한, 배드 메모리 블록(Bad block)을 정상 메모리 블록들(Good block)과 섞어서 그룹화된 슈퍼 메모리 블록(SUPER BLOCK<0:4, N-2>)을 제외한 나머지 슈퍼 메모리 블록(SUPER BLOCK<5:N-3, N-1, N>)의 경우, 배드 메모리 블록을 포함하지 않으므로 여덟 개의 정상 메모리 블록(Good block)만을 그룹화하여 정상적인 슈퍼 메모리 블록(SUPER BLOCK<5:N-3, N-1, N>)으로 관리한다.
전술한 것과 같이 도 7에서 적어도 하나 이상의 배드 메모리 블록(Bad block)을 정상 메모리 블록들(Good block)과 섞어서 그룹화된 슈퍼 메모리 블록(SUPER BLOCK<0:4, N-2>)의 경우, 앞서 도 6a 및 도 6b에서 설명한 것과 같이 액세스 처리 단위를 슈퍼 메모리 블록단위로 하는 것이 불가능하다.
예컨대, 도 7에서 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)과 제2 슈퍼 메모리 블록(SUPER BLOCK<2>) 및 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)의 경우, 각각 일곱 개의 정상 메모리 블록만을 포함한다. 또한, 제3 슈퍼 메모리 블록(SUPER BLOCK<3>)의 경우, 여섯 개의 정상 메모리 블록만을 포함한다. 또한, 제1 슈퍼 메모리 블록(SUPER BLOCK<1>) 및 제4 슈퍼 메모리 블록(SUPER BLOCK<4>)의 경우, 다섯 개의 정상 메모리 블록만을 포함한다.
정리하면, 배드 메모리 블록을 포함하지 않고 여덟 개의 정상 메모리 블록(Good block)만을 그룹화한 정상적인 슈퍼 메모리 블록(SUPER BLOCK<5:N-3, N-1, N>)이 여덟 개의 메모리 블록에 한 번에 엑세스하는 것을 기준으로 하는 슈퍼 메모리 블록단위의 액세스 처리 단위를 만족시킨다. 반면, 적어도 하나 이상의 배드 메모리 블록을 포함하는 슈퍼 메모리 블록(SUPER BLOCK<0:4, N-2>)의 경우, 8개의 메모리 블록에 한 번에 엑세스하는 것을 기준으로 하는 슈퍼 메모리 블록단위의 액세스 처리 단위를 만족시키지 못한다.
때문에, 본원발명의 실시예에 따른 컨트롤러(130)는, 적어도 하나 이상의 배드 메모리 블록을 포함하는 슈퍼 메모리 블록(SUPER BLOCK<0:4, N-2>)을 제1 슈퍼블록들로 구분하여 관리하며, 제1 슈퍼블록들은 병합동작에서의 타겟(target) 슈퍼블록으로만 사용한다. 반면, 배드 메모리 블록을 포함하지 않고 여덟 개의 정상 메모리 블록(Good block)만을 그룹화한 정상적인 슈퍼 메모리 블록(SUPER BLOCK<5:N-3, N-1, N>)을 제2 슈퍼블록들(NORMAL SUPERBLOCK)로서 구분하여 관리하며, 제2 슈퍼블륵의 사용용도는 따로 한정하지 않는다.
그리고, 도 7에는 구체적으로 도시되지 않았지만, 메모리 시스템(110)의 초기 동작시에는 제2 슈퍼블록들(NORMAL SUPERBLOCK)로서 구분되어 관리되던 임의의 제2 슈퍼블록이 반복되는 소거-라이트 사이클을 거치면서 제1 슈퍼블록들(GC TARGET SUPERBLOCK)로서 구분되어 관리되는 경우도 존재할 수 있다.
즉, 메모리 시스템(110)의 초기 동작시에는 제2 슈퍼블록들(NORMAL SUPERBLOCK)로서 구분되어 관리되던 임의의 제2 슈퍼블록의 정상 메모리 블록(Good block)이 소거-라이트 사이클(erase-write cycle)의 반복으로 인해 배드 메모리 블록(Bad block)으로 판정되는 경우가 있을 수 있다. 이와 같은 경우, 컨트롤러(130)는, 배드(Bad)가 발생한 임의의 제2 슈퍼블록에 저장되어 있던 유효 데이터를 병합동작을 통해 타겟 슈퍼블록으로 이동시킨 후, 프리상태가 된 임의의 제2 슈퍼블록을 제1 슈퍼블록들로서 관리한다.
여기서, 컨트롤러(130)는, 배드(Bad)가 발생한 임의의 제2 슈퍼블록에 저장되어 있던 유효 데이터의 신뢰성에 문제가 생기는 것을 방지하기 위해, 배드(Bad)가 발생한 임의의 제2 슈퍼블록에 저장되어 있던 유효 데이터의 에러를 검출 및 정정하는 동작을 더 수행한 뒤, 정상으로 판단된 유효 데이터만을 병합동작을 통해 타겟 슈퍼블록으로 이동시킬 수 있다.
한편, 병합동작은, 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:N>) 중 적어도 하나 이상의 소스(source) 슈퍼 메모리 블록에 포함된 유효 데이터(vaild data)들을 병합하여 프리(free)상태인 타겟(target) 슈퍼 메모리 블록으로 이동시키는 동작을 의미한다.
예컨대, 병합동작은, 가비지 컬렉션(garbage collection) 동작, 또는 리드 리클래임(read reclaim) 동작, 또는 웨어 레벨링(wear leveling) 동작, 또는 맵 업데이트(map update) 동작일 수 있다.
병합동작이 전술한 것과 같이 정의되기 때문에, 제1 슈퍼블록들을 병합동작에서의 타겟 슈퍼블록으로 사용하는 것이 가능하다. 이는, 내부에 유효 데이터의 개수가 특정 기준 이하로 떨어진 슈퍼 메모리 블록이 병합동작의 소스 슈퍼 메모리 블록으로 선택되기 때문이다. 즉, 병합동작을 통해서는 소스 슈퍼 메모리 블록의 유효 데이터만을 선택하여 타겟 슈퍼 메모리 블록으로 이동시키기 때문에, 타겟 슈퍼 메모리 블록에 포함된 메모리 블록이 모두 정상상태가 아닌 경우에도 유효 데이터를 복사하기 위한 공간은 충분할 수 있다.
도 8a 내지 도 8d는 도 7에서 설명된 배드 메모리 블록을 포함하는 슈퍼 메모리 블록을 병합동작에서의 타겟 슈퍼블록으로 사용하는 방법을 설명하기 위해 도시한 도면이다.
먼저, 도 8a 및 도 8b를 참조하면, 도 7에 도시된 본 발명의 실시예에 따라 배드 메모리 블록(Bad block)을 포함하는 슈퍼 메모리 블록(SUPER BLOCK<0:4, N-2>)인 제1 슈퍼블록들을 병합동작에서의 타겟 슈퍼블록으로 사용하기 위해 타겟 리스트(800a, 800b)로 관리하는 것을 알 수 있다.
구체적으로, 도 7과 도 8a 및 도 8b를 함께 참조하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:N>) 중 적어도 하나 이상의 배드 메모리 블록(Bad block)과 정상 메모리 블록들(Good block)을 섞어서 그룹화된 슈퍼 메모리 블록들(SUPER BLOCK<0:4, N-2>)을 제1 슈퍼블록들로서 관리한다.
또한, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:N>) 중 정상 메모리 블록들(Good block)만 그룹화한 슈퍼 메모리 블록들(SUPER BLOCK<5:N-3, N-1, N>)을 제2 슈퍼블록들(NORMAL SUPERBLOCK)로서 관리한다.
또한, 컨트롤러(130)는, 도 8a에 도시된 것처럼 타겟 리스트(800a)에서와 같이 병합동작에서의 타겟 슈퍼블록으로 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 우선적으로 사용한다. 이어서, 컨트롤러(130)는, 타겟 슈퍼블록으로 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 모두 사용한 경우, 제2 슈퍼블록들(NORMAL SUPERBLOCK)도 병합동작에서의 타겟 슈퍼블록으로 사용한다.
또한, 컨트롤러(130)는, 도 8b에 도시된 것처럼 타겟 리스트(800b)에서와 같이 병합동작에서의 타겟 슈퍼블록으로 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 우선적으로 사용하는 것과 동시에 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중에서도 소거-라이트(erase-write) 사이클 값을 기준으로 사용순서를 결정한다. 이어서, 컨트롤러(130)는, 타겟 슈퍼블록으로 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 모두 사용한 경우, 제2 슈퍼블록들(NORMAL SUPERBLOCK)도 병합동작에서의 타겟 슈퍼블록으로 사용하며, 동시에 제2 슈퍼블록들(NORMAL SUPERBLOCK) 중에서도 소거-라이트(erase-write) 사이클 값을 기준으로 사용순서를 결정한다.
정리하면, 컨트롤러(130)는, 병합동작에서 타겟 슈퍼블록으로 사용될 슈퍼블록들을 설정된 사용순서에 대응하는 타겟 리스트로 관리한다. 이때, 타겟 리스트의 설정된 사용순서는 타겟 슈퍼블록으로 사용될 슈퍼블록들 각각의 우선순위에 따라 결정될 수 있다.
여기서, 타겟 슈퍼블록으로 사용될 슈퍼블록들이 의미하는 것은, 프리(free)상태인 제1 슈퍼블록들(GC TARGET SUPERBLOCK)과, 제2 슈퍼블록들(NORMAL SUPERBLOCK)을 모두 포함한다.
또한, 타겟 슈퍼블록으로 사용될 슈퍼블록들 각각의 우선순위가 의미하는 것은, 도 8a 또는 도 8b에서와 같이 컨트롤러(130)에서 미리 정한 기준에 의해 결정될 수 있는 슈퍼블록들 각각의 우선순위를 의미한다.
예컨대, 컨트롤러(130)는, 도 8a에서와 같이 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 타겟 슈퍼블록으로서 먼저 사용하고, 이어서 제2 슈퍼블록들(NORMAL SUPERBLOCK)을 타겟 슈퍼블록으로서 사용하도록 슈퍼블록들 각각의 우선순위를 결정할 수 있다.
즉, 컨트롤러(130)에서 타겟 리스트(800a)의 설정된 사용순서를 결정하기 위해 제1 슈퍼블록들(GC TARGET SUPERBLOCK)인지 아니면 제2 슈퍼블록들(NORMAL SUPERBLOCK)인지만을 조건으로 사용하면, 도 8a와 같은 형태로 타겟 리스트(800a)가 생성될 수 있다.
구체적으로, 도 8a에서 컨트롤러(130)는, 프리상태인 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 주소에 따라 순차적으로 타겟 리스트(800a)에 포함시킨 후, 이어서 프리상태인 제2 슈퍼블록들(NORMAL SUPERBLOCK)을 주소에 따라 순차적으로 타겟 리스트(800a)에 포함시킨다.
따라서, 도 8a의 타겟 리스트(800a)를 통해 병합동작에서 가장 먼저 사용될 타겟 슈퍼블록(GC0)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 가장 앞선 주소를 갖는 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)이 된다.
이어서, 도 8a의 타겟 리스트(800a)를 통해 병합동작에서 두 번째로 사용될 타겟 슈퍼블록(GC1)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 두 번째로 앞선 주소를 갖는 제1 슈퍼 메모리 블록(SUPER BLOCK<1>)이 된다.
이어서, 도 8a의 타겟 리스트(800a)를 통해 병합동작에서 세 번째로 사용될 타겟 슈퍼블록(GC2)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 세 번째로 앞선 주소를 갖는 제2 슈퍼 메모리 블록(SUPER BLOCK<2>)이 된다.
이어서, 도 8a의 타겟 리스트(800a)를 통해 병합동작에서 네 번째로 사용될 타겟 슈퍼블록(GC3)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 네 번째로 앞선 주소를 갖는 제3 슈퍼 메모리 블록(SUPER BLOCK<3>)이 된다.
이어서, 도 8a의 타겟 리스트(800a)를 통해 병합동작에서 다섯 번째로 사용될 타겟 슈퍼블록(GC4)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 다섯 번째로 앞선 주소를 갖는 제4 슈퍼 메모리 블록(SUPER BLOCK<4>)이 된다.
이어서, 도 8a의 타겟 리스트(800a)를 통해 병합동작에서 여섯 번째로 사용될 타겟 슈퍼블록(GC5)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 여섯 번째로 앞선 주소를 갖는 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)이 된다.
이렇게, 도 8a의 타겟 리스트(800a)를 통해 병합동작에서 여섯 번째로 사용될 타겟 슈퍼블록(GC5)까지 사용순서를 결정하는 시점에서, 제1 슈퍼블록들(GC TARGET SUPERBLOCK)의 사용순서가 모두 결정된다.
따라서, 도 8a의 타겟 리스트(800a)를 통해 병합동작에서 여섯 번째를 넘어서서 사용될 타겟 슈퍼블록에는, 프리상태인 제2 슈퍼블록들(NORMAL SUPERBLOCK)에서 앞선 주소를 갖는 순서대로 타겟 리스트(800a)에 포함될 것이다.
그리고, 컨트롤러(130)는, 도 8b에서와 같이 타겟 리스트(800b)에서와 같이 병합동작에서의 타겟 슈퍼블록으로 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 우선적으로 사용하는 것과 동시에 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중에서도 소거-라이트(erase-write) 사이클 값을 기준으로 사용순서를 결정하고, 이어서, 제2 슈퍼블록들(NORMAL SUPERBLOCK)을 타겟 슈퍼블록으로 사용하는 것과 동시에 제2 슈퍼블록들(NORMAL SUPERBLOCK) 중에서도 소거-라이트(erase-write) 사이클 값을 기준으로 사용순서를 결정할 수 있다.
즉, 컨트롤러(130)에서 타겟 리스트(800a)의 설정된 사용순서를 결정하기 위해 제1 슈퍼블록들(GC TARGET SUPERBLOCK)인지 아니면 제2 슈퍼블록들(NORMAL SUPERBLOCK)인지를 조건으로 사용하면서 동시에 슈퍼블록들 각각의 소거-라이트 사이클 값의 크기를 조건으로 사용하면, 도 8b와 같은 형태로 타겟 리스트(800b)가 생성될 수 있다.
구체적으로, 도 8b에서 컨트롤러(130)는, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 상대적으로 낮은 소거-라이트 사이클 값을 갖는 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 제1 우선순위로 설정한다. 또한, 컨트롤러(130)는, 제1 슈퍼블록들(BLOCK<1:6>) 중 상대적으로 높은 소거-라이트 사이클 값을 갖는 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 제1 우선순위보다 낮은 제2 우선순위로 설정한다. 또한, 컨트롤러(130)는, 제2 슈퍼블록들(NORMAL SUPERBLOCK)중 상대적으로 낮은 소거-라이트 값을 갖는 제2 슈퍼블록들(NORMAL SUPERBLOCK)을 제2 우선순위보다 낮은 제3 우선순위로 설정한다. 또한, 컨트롤러(130)는, 제2 슈퍼블록들(NORMAL SUPERBLOCK) 중 상대적으로 높은 소거-라이트 값을 갖는 제2 슈퍼블록들(NORMAL SUPERBLOCK)을 제3 우선순위보다 낮은 제4 우선순위로 설정한다. 이렇게, 컨트롤러(130)는, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 및 제2 슈퍼블록들(NORMAL SUPERBLOCK) 각각의 우선순위를 설정한 후, 상대적으로 높은 우선순위의 슈퍼블록들이 먼저 사용되도록 설정된 사용순서를 결정하여 타겟 리스트(800b)로서 관리한다.
이때, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)이 가장 작은 소거-라이트 사이클 값을 가지며, 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)이 두 번째로 작은 소거-라이트 사이클 값을 갖고, 제2 슈퍼 메모리 블록(SUPER BLOCK<2>)이 세 번째로 작은 소거-라이트 사이클 값을 가지며, 제1 슈퍼 메모리 블록(SUPER BLOCK<1>)이 네 번째로 작은 소거-라이트 사이클 값을 가지며, 제4 슈퍼 메모리 블록(SUPER BLOCK<4>)이 다섯 번째로 작은 소거-라이트 사이클 값을 갖고, 제3 슈퍼 메모리 블록(SUPER BLOCK<3>)이 가장 큰 소거-라이트 사이클 값을 갖는다고 가정할 수 있다(SUPER BLOCK<0> < SUPER BLOCK<N-2> < SUPER BLOCK<2> < SUPER BLOCK<1> < SUPER BLOCK<4> < SUPER BLOCK<3>).
또한, 제2 슈퍼블록들(NORMAL SUPERBLOCK) 중 제8 슈퍼 메모리 블록(SUPER BLOCK<8>)이 가장 작은 소거-라이트 사이클 값을 가지며, 제6 슈퍼 메모리 블록(SUPER BLOCK<6>)이 두 번째로 작은 소거-라이트 사이클 값을 갖고, 제N-1 슈퍼 메모리 블록(SUPER BLOCK<0:N-1>)이 가장 큰 소거-라이트 사이클 값을 갖는다고 가정할 수 있다(SUPER BLOCK<8> < SUPER BLOCK<6> < SUPER BLOCK<N-1> ...).
따라서, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 가장 먼저 사용될 타겟 슈퍼블록(GC0)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 가장 작은 소거-라이트 사이클 값을 갖는 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)이 된다.
이어서, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 두 번째로 사용될 타겟 슈퍼블록(GC1)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 두 번째로 작은 소거-라이트 사이클 값을 갖는 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)이 된다.
이어서, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 세 번째로 사용될 타겟 슈퍼블록(GC2)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 세 번째로 작은 소거-라이트 사이클 값을 갖는 제2 슈퍼 메모리 블록(SUPER BLOCK<2>)이 된다.
이어서, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 네 번째로 사용될 타겟 슈퍼블록(GC3)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 네 번째로 작은 소거-라이트 사이클 값을 갖는 제1 슈퍼 메모리 블록(SUPER BLOCK<1>)이 된다.
이어서, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 다섯 번째로 사용될 타겟 슈퍼블록(GC4)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 다섯 번째로 작은 소거-라이트 사이클 값을 갖는 제4 슈퍼 메모리 블록(SUPER BLOCK<4>)이 된다.
이어서, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 여섯 번째로 사용될 타겟 슈퍼블록(GC5)은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 여섯 번째로 작은 소거-라이트 사이클 값을 갖는 제3 슈퍼 메모리 블록(SUPER BLOCK<3>)이 된다.
이렇게, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 여섯 번째로 사용될 타겟 슈퍼블록(GC5)까지 사용순서를 결정하는 시점에서, 제1 슈퍼블록들(GC TARGET SUPERBLOCK)의 사용순서가 모두 결정된다.
따라서, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 여섯 번째를 넘어서서 사용될 타겟 슈퍼블록에는, 프리상태인 제2 슈퍼블록들(NORMAL SUPERBLOCK)에서 작은 소거-라이트 사이클 값을 갖는 순서대로 타겟 리스트(800b)에 포함된다.
즉, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 일곱 번째로 사용될 타겟 슈퍼블록은, 제2 슈퍼블록들(NORMAL SUPERBLOCK) 중 가장 작은 소거-라이트 사이클 값을 갖는 제8 슈퍼 메모리 블록(SUPER BLOCK<8>)이 된다.
또한, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 여덟 번째로 사용될 타겟 슈퍼블록은, 제2 슈퍼블록들(NORMAL SUPERBLOCK) 중 두 번째로 작은 소거-라이트 사이클 값을 갖는 제6 슈퍼 메모리 블록(SUPER BLOCK<6>)이 된다.
또한, 도 8b의 타겟 리스트(800b)를 통해 병합동작에서 여덟 번째로 사용될 타겟 슈퍼블록은, 제2 슈퍼블록들(NORMAL SUPERBLOCK) 중 세 번째로 작은 소거-라이트 사이클 값을 갖는 제N-1 슈퍼 메모리 블록(SUPER BLOCK<N-1>)이 된다.
그리고, 도 8c를 참조하면, 타겟 리스트(800a, 800b)을 통해 타겟 슈퍼블록으로 관리되는 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 어떤 방식으로 실제 병합동작에서 타겟 슈퍼블록으로서 사용하는지 알 수 있다.
구체적으로, 도 7 및 도 8c를 함께 참조하면, 컨트롤러(130)는, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 각각에 그룹화된 메모리 블록들의 정상/배드 상태를 상태 비트맵(G/B BITMAP)으로 관리한다.
즉, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)의 경우, 제0 다이(DIE<0>)의 제0 플래인(PLANE<0>)에 대응하는 한 개의 메모리 블록이 배드 메모리 블록(Bad block)이고, 나머지는 정상 메모리 블록(Good block)이다. 따라서, 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)에 대응하는 상태 비트맵(G/B BITMAP)의 값은 '1 0 0 0 0 0 0 0'이 된다.
또한, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제1 슈퍼 메모리 블록(SUPER BLOCK<1>)의 경우, 제0 다이(DIE<0>)의 제0 플래인(PLANE<0>)과 제0 다이(DIE<0>)의 제1 플래인(PLANE<1>) 및 제1 다이(DIE<1>)의 제0 플래인(PLANE<0>)에 대응하는 세 개의 메모리 블록이 배드 메모리 블록(Bad block)이고, 나머지는 정상 메모리 블록(Good block)이다. 따라서, 제1 슈퍼 메모리 블록(SUPER BLOCK<1>)에 대응하는 상태 비트맵(G/B BITMAP)의 값은 '1 1 0 0 1 0 0 0'이 된다.
또한, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제2 슈퍼 메모리 블록(SUPER BLOCK<2>)의 경우, 제1 다이(DIE<1>)의 제0 플래인(PLANE<0>)에 대응하는 한 개의 메모리 블록이 배드 메모리 블록(Bad block)이고, 나머지는 정상 메모리 블록(Good block)이다. 따라서, 제2 슈퍼 메모리 블록(SUPER BLOCK<2>)에 대응하는 상태 비트맵(G/B BITMAP)의 값은 '0 0 0 0 1 0 0 0'이 된다.
또한, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제3 슈퍼 메모리 블록(SUPER BLOCK<3>)의 경우, 제0 다이(DIE<0>)의 제0 플래인(PLANE<0>) 및 제1 다이(DIE<1>)의 제2 플래인(PLANE<2>)에 대응하는 두 개의 메모리 블록이 배드 메모리 블록(Bad block)이고, 나머지는 정상 메모리 블록(Good block)이다. 따라서, 제3 슈퍼 메모리 블록(SUPER BLOCK<3>)에 대응하는 상태 비트맵(G/B BITMAP)의 값은 '1 0 0 0 0 0 1 0'이 된다.
또한, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제4 슈퍼 메모리 블록(SUPER BLOCK<4>)의 경우, 제0 다이(DIE<0>)의 제1 플래인(PLANE<1>)과 제1 다이(DIE<1>)의 제0 플래인(PLANE<0>) 및 제1 다이(DIE<1>)의 제1 플래인(PLANE<1>)에 대응하는 세 개의 메모리 블록이 배드 메모리 블록(Bad block)이고, 나머지는 정상 메모리 블록(Good block)이다. 따라서, 제4 슈퍼 메모리 블록(SUPER BLOCK<4>)에 대응하는 상태 비트맵(G/B BITMAP)의 값은 '0 1 0 0 1 1 0 0'이 된다.
또한, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)의 경우, 제0 다이(DIE<0>)의 제0 플래인(PLANE<0>)에 대응하는 한 개의 메모리 블록이 배드 메모리 블록(Bad block)이고, 나머지는 정상 메모리 블록(Good block)이다. 따라서, 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)에 대응하는 상태 비트맵(G/B BITMAP)의 값은 '1 0 0 0 0 0 0 0'이 된다.
전술한 설명과 같이 컨트롤러(130)는, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 각각에 그룹화된 메모리 블록들의 정상/배드 상태를 상태 비트맵(G/B BITMAP)으로 관리한다. 이를 통해, 컨트롤러(130)는, 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 병합동작의 타겟 슈퍼블록으로써 사용할 때, 빠르고 정확하게 정상 메모리 블록을 찾을 수 있다.
구체적으로, 컨트롤러(130)는, 병합동작을 수행할 때, 타겟 리스트(800a, 800b)의 설정된 사용순서에 따라 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 타겟 슈퍼블록을 선택할 수 있다.
이때, 컨트롤러(130)는, 병합동작을 위해 선택한 제1 슈퍼블록들(GC TARGET SUPERBLOCK)의 정상 메모리 블록들에만 소스 슈퍼블록으로부터 전달되는 유효 데이터를 저장해야 한다.
때문에, 컨트롤러(130)는, 병합동작을 위해 제1 슈퍼블록들(GC TARGET SUPERBLOCK)을 선택한 뒤, 상태 비트맵(G/B BITMAP)을 통해 병합동작을 위해 선택된 제1 슈퍼블록들(GC TARGET SUPERBLOCK)의 정상 메모리 블록들이 어느 위치에 있는지를 빠르고 정확하게 확인한다.
이렇게, 컨트롤러(130)는, 상태 비트맵(G/B BITMAP)의 확인결과를 통해 병합동작을 위해 선택된 제1 슈퍼블록들(GC TARGET SUPERBLOCK)의 정상 메모리 블록들에만 소스 슈퍼블록으로부터 전달되는 유효 데이터를 저장하게 된다.
그리고, 도 8d를 참조하면, 컨트롤러(130)는, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 병합동작의 수행을 통해 타겟 슈퍼블록으로 사용되어 소스 슈퍼블록으로부터 전달된 유효 데이터가 내부에 저장된 클로즈(close)상태의 제1 슈퍼블록들(SUPER BLOCK<0, N-2>)을 제3 슈퍼블록들로 구분하여 관리한다. 즉, 병합동작이 수행되기 이전에는 프리(free)상태로서 제1 슈퍼블록들(GC TARGET SUPERBLOCK)로 구분되어 관리되고 있었지만, 병합동작을 수행하는 과정에서 타겟 슈퍼블록으로 선택되어 소스 슈퍼블록으로부터 전달된 유효 데이터가 내부에 저장되고, 그로 인해 클로즈(close)상태가 된 제1 슈퍼블록들(SUPER BLOCK<0, N-2>)을 제3 슈퍼블록들로 구분하여 관리한다.
구체적으로, 도 7과 도 8b 내지 도 8d를 함께 참조하면, 컨트롤러(130)는, 도 8b의 타겟 리스트(800b)에서 설정된 사용순서에 따라 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)을 가장 먼저 병합동작에서의 타겟 슈퍼블록으로 사용할 수 있다.
이어서, 컨트롤러(130)는, 도 8b의 타겟 리스트(800b)에서 설정된 사용순서에 따라 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)을 두 번째 순서로 병합동작에서의 타겟 슈퍼블록으로 사용할 수 있다.
이렇게, 컨트롤러(130)는, 도 8b의 타겟 리스트(800b)에서 설정된 사용순서에 따라 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 두 번째 순서인 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)까지 병합동작에서의 타겟 슈퍼블록으로 사용한 후, 나머지 순서인 제2 슈퍼 메모리 블록(SUPER BLOCK<2>)과 제1 슈퍼 메모리 블록(SUPER BLOCK<1>)과 제4 슈퍼 메모리 블록(SUPER BLOCK<4>) 및 제3 슈퍼 메모리 블록(SUPER BLOCK<3>)은 병합동작에서의 타겟 슈퍼블록으로 사용하지 않은 상태일 수 있다.
따라서, 도 8d에서와 같이 병합동작의 수행을 통해 타겟 슈퍼블록으로 사용된 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)과 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)의 정상 메모리 블록들에는, 병합동작을 통해 소스 슈퍼블록으로부터 전달된 유효 데이터가 저장되어 있다. 즉, 병합동작의 수행을 통해 타겟 슈퍼블록으로 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)과 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)의 정상 메모리 블록은 클로즈상태이다. 반면, 타겟 리스트(800b)에만 포함되어 있고, 아직은 병합동작을 통해 타겟 슈퍼블록으로 사용되지 않은 제2 슈퍼 메모리 블록(SUPER BLOCK<2>)과 제1 슈퍼 메모리 블록(SUPER BLOCK<1>)과 제4 슈퍼 메모리 블록(SUPER BLOCK<4>) 및 제3 슈퍼 메모리 블록(SUPER BLOCK<3>)의 정상 메모리 블록은 프리상태이다.
이와 같은 상태에서, 컨트롤러(130)는, 병합동작을 통해 소스 슈퍼블록으로부터 전달된 유효 데이터가 저장되어 있는 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제0 슈퍼 메모리 블록(SUPER BLOCK<0>)과 제N-2 슈퍼 메모리 블록(SUPER BLOCK<N-2>)을 제3 슈퍼블록들로 구분하여 관리한다.
그리고, 컨트롤러(130)는, 제3 슈퍼블록들(SUPER BLOCK<0, N-2>)을 소스 슈퍼블록으로서 선택한 뒤, 병합동작의 수행을 통해 소거(erase)하여 다시 프리상태로 바꿔줄 수 있다.
구체적으로, 컨트롤러(130)는, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 제3 슈퍼블록들(SUPER BLOCK<0, N-2>)을 구분하여 관리하기 시작한 후, 충분한 시간이 흐른 시점에서 병합동작을 수행할 때, 제3 슈퍼블록들(SUPER BLOCK<0, N-2>)을 소스 슈퍼블록으로 선택할 수 있다. 이렇게, 제3 슈퍼블록들(SUPER BLOCK<0, N-2>)을 소스 슈퍼블록을 선택하는 경우, 컨트롤러(130)는, 타겟 리스트(800b)의 설정된 사용순서 중 제2 슈퍼블록들(NORMAL SUPERBLOCK)들을 타겟 슈퍼블록으로 선택하여 사용한다. 즉, 컨트롤러(130)는, 제3 슈퍼블록들(SUPER BLOCK<0, N-2>)이 병합동작에서 소스 슈퍼블록으로 선택되었다는 것을 인지하고, 타겟 슈퍼블록을 제1 슈퍼블록들(SUPER BLOCK<1:4, N-1>)이 아닌 제2 슈퍼블록들(NORMAL SUPERBLOCK)에서 선택한다.
그 후, 컨트롤러(130)는, 병합동작을 수행을 통해 소스 슈퍼블록으로 선택된 제3 슈퍼블록들(SUPER BLOCK<0, N-2>)의 정상 메모리 블록들에 저장되어 있던 유효 데이터를 타겟 슈퍼블록으로 전달한다. 이어서, 컨트롤러(130)는, 소스 슈퍼블록으로 선택된 제3 슈퍼블록들(SUPER BLOCK<0, N-2>)의 정상 메모리 블록들을 소거하여 프리상태로 전환하고, 프리상태로 전환된 제3 슈퍼블록들(SUPER BLOCK<0, N-2>)을 다시 제1 슈퍼블록들(GC TARGET SUPERBLOCK)로서 구분하여 관리한다.
참고로, 충분한 시간이 흐른 시점은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 전체를 타겟 슈퍼블록으로 사용하여 타겟 슈퍼블록으로 제2 슈퍼블록들(NORMAL SUPERBLOCK)을 사용하기 시작하는 시점일 수 있다.
또한, 충분한 시간이 흐른 시점은, 제1 슈퍼블록들(GC TARGET SUPERBLOCK) 중 특정 비율 이상의 제1 슈퍼블록들을 타겟 슈퍼블록으로 사용하여 특정 개수 이하의 제1 슈퍼블록들만 남아있는 시점일 수 있다.
그러면 이하에서는, 도 9 내지 도 17을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 8d에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 9를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 비휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 10을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 비휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 10에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 11을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함하는 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들로 구현될 수 있으며, 도 11에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 12를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 13 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 13 내지 도 16을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 10 내지 도 12에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 9에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 13에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 14에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 15에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 16에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 17을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 11 내지 도 16에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 다수의 페이지(page)들을 각각 포함하는 다수의 블록들과, 상기 블록들을 각각 포함하는 다수의 플래인(plane)들, 상기 플래인들을 각각 포함하는 다수의 다이(die)들을 포함하는 메모리(memory) 장치; 및
    상기 메모리 블록들을 설정된 조건에 대응하는 형태로 그룹화하여 다수의 슈퍼블록들로 관리하는 컨트롤러를 포함하며,
    상기 컨트롤러는,
    적어도 하나 이상의 배드 메모리 블록이 정상 메모리 블록들과 섞여서 그룹화된 상기 슈퍼블록들을 제1 슈퍼블록들로 구분하여 관리하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 제1 슈퍼블록들을 병합동작에서의 타겟(target) 슈퍼블록으로 사용하며,
    정상 메모리 블록들만 그룹화된 상기 슈퍼블록들을 제2 슈퍼블록들로 구분하여 관리하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는,
    상기 병합동작에서 타겟 슈퍼블록으로 사용될 상기 슈퍼블록들을 설정된 사용순서에 대응하는 타겟 리스트로 관리하며,
    상기 타겟 리스트의 설정된 사용순서는 상기 슈퍼블록들 각각의 우선순위에 따라 결정되는 메모리 시스템.
  4. 제3항에 있어서,
    상기 컨트롤러는,
    상기 제1 슈퍼블록들 중 상대적으로 낮은 소거-라이트(erase-write) 사이클 값을 갖는 상기 제1 슈퍼블록들을 제1 우선순위로 설정하고,
    상기 제1 슈퍼블록들 중 상대적으로 높은 소거-라이트 사이클 값을 갖는 상기 제1 슈퍼블록들을 상기 제1 우선순위보다 낮은 제2 우선순위로 설정하며,
    상기 제2 슈퍼블록들 중 상대적으로 낮은 소거-라이트 사이클 값을 갖는 상기 제2 슈퍼블록들을 상기 제2 우선순위보다 낮은 제3 우선순위로 설정하고,
    상기 제2 슈퍼블록들 중 상대적으로 높은 소거-라이트 사이클 값을 갖는 상기 제2 슈퍼블록들을 상기 제3 우선순위보다 낮은 제4 우선순위로 설정하며,
    상기 설정된 사용순서에서 상대적으로 높은 우선순위의 상기 슈퍼블록들을 먼저 사용하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 컨트롤러는,
    상기 제1 슈퍼블록들 각각에 그룹화된 상기 메모리 블록들의 정상/배드 상태를 상태 비트맵으로 관리하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 컨트롤러는,
    상기 병합동작에서 상기 타겟 리스트의 설정된 사용순서에 따라 상기 제1 슈퍼블록들 중 타겟 슈퍼블록을 선택하는 경우,
    상기 상태 비트맵을 확인하여 알 수 있는 타겟 슈퍼블록으로 선택된 상기 제1 슈퍼블록들의 정상 메모리 블록들에만 소스(source) 슈퍼블록으로부터 전달된 유효 데이터를 저장하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는,
    상기 제1 슈퍼블록들 중 상기 병합동작의 수행을 통해 타겟 슈퍼블록으로 사용되어 소스 슈퍼블록으로부터 전달된 유효 데이터가 내부에 저장된 클로즈(close)상태의 상기 제1 슈퍼블록들을 제3 슈퍼블록들로 구분하여 관리하며,
    상기 병합동작에서 상기 제3 슈퍼블록들을 소스 슈퍼블록으로 선택하는 경우, 상기 타겟 리스트의 설정된 사용순서 중 상기 제2 슈퍼블록들을 타겟 슈퍼블록으로 사용한 뒤,
    상기 병합동작의 수행을 통해 소스 슈퍼블록으로 사용되어 프리(free)상태가 된 상기 제3 슈퍼블록들을 다시 상기 제1 슈퍼블록들로서 구분하여 관리하는 메모리 시스템.
  8. 제2항에 있어서,
    상기 컨트롤러는,
    소거-라이트(erase-write) 사이클의 반복으로 인해 상기 제2 슈퍼블록들 중 임의의 제2 슈퍼블록에 배드 메모리 블록이 발생하는 경우, 상기 병합동작을 통해 상기 임의의 제2 슈퍼블록에 저장된 유효 데이터를 타겟 슈퍼블록으로 이동시킨 후 상기 임의의 제2 슈퍼블록을 상기 제1 슈퍼블록들로서 관리하는 메모리 시스템.
  9. 제1항에 있어서,
    상기 다이들 중 제1 다이는 제1 채널(channel)에 연결되고,
    상기 다이들 중 제2 다이는 제2 채널에 연결되며,
    상기 제1 다이에 포함된 플래인들은 상기 제1 채널을 공유하는 다수의 제1 경로(way)에 연결되고,
    상기 제2 다이에 포함된 플래인들은 상기 제2 채널을 공유하는 다수의 제2 경로에 연결되는 메모리 시스템.
  10. 제9항에 있어서,
    상기 컨트롤러는,
    상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제1 다이의 제2 플래인에 포함된 제2 블록을 그룹화하는 것, 및 상기 제2 다이의 제3 플래인에 포함된 제3 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 상기 설정된 조건에 포함시키거나, 또는
    상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제2 다이의 제3 플래인에 포함된 제3 블록을 그룹화하는 것, 및 상기 제1 다이의 제2 플래인에 포함된 제2 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 상기 설정된 조건에 포함시키거나, 또는
    상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제1 다이의 제2 플래인에 포함된 제2 블록과 상기 제2 다이의 제3 플래인에 포함된 제3 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 상기 설정된 조건에 포함시키는 메모리 시스템.
  11. 다수의 페이지(page)들을 각각 포함하는 다수의 블록들과, 상기 블록들을 각각 포함하는 다수의 플래인(plane)들, 상기 플래인들을 각각 포함하는 다수의 다이(die)들을 포함하는 메모리(memory) 장치를 포함하는 메모리 시스템의 동작방법에 있어서,
    상기 메모리 블록들을 설정된 조건에 대응하는 형태로 그룹화하여 다수의 슈퍼블록들로 관리하는 단계; 및
    적어도 하나 이상의 배드 메모리 블록이 정상 메모리 블록들과 섞여서 그룹화된 상기 슈퍼블록들을 제1 슈퍼블록들로 구분하여 관리하는 제1 구분단계를 포함하는 메모리 시스템의 동작방법.
  12. 제11항에 있어서,
    상기 제1 슈퍼블록들을 병합동작에서의 타겟(target) 슈퍼블록으로 사용하는 제1 사용단계; 및
    정상 메모리 블록들만 그룹화된 상기 슈퍼블록들을 제2 슈퍼블록들로 구분하여 관리하는 제2 구분단계를 더 포함하는 메모리 시스템의 동작방법.
  13. 제12항에 있어서,
    상기 병합동작에서 타겟 슈퍼블록으로 사용될 상기 슈퍼블록들을 설정된 사용순서에 대응하는 타겟 리스트로 관리하는 단계; 및
    상기 슈퍼블록들 각각의 우선순위에 따라 상기 타겟 리스트의 설정된 사용순서를 결정하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  14. 제13항에 있어서,
    상기 결정하는 단계는,
    상기 제1 슈퍼블록들 중 상대적으로 낮은 소거-라이트(erase-write) 사이클 값을 갖는 상기 제1 슈퍼블록들을 제1 우선순위로 설정하고,
    상기 제1 슈퍼블록들 중 상대적으로 높은 소거-라이트 사이클 값을 갖는 상기 제1 슈퍼블록들을 상기 제1 우선순위보다 낮은 제2 우선순위로 설정하며,
    상기 제2 슈퍼블록들 중 상대적으로 낮은 소거-라이트 사이클 값을 갖는 상기 제2 슈퍼블록들을 상기 제2 우선순위보다 낮은 제3 우선순위로 설정하고,
    상기 제2 슈퍼블록들 중 상대적으로 높은 소거-라이트 사이클 값을 갖는 상기 제2 슈퍼블록들을 상기 제3 우선순위보다 낮은 제4 우선순위로 설정하며,
    상기 설정된 사용순서에서 상대적으로 높은 우선순위의 상기 슈퍼블록들을 먼저 사용하는 메모리 시스템의 동작방법.
  15. 제14항에 있어서,
    상기 제1 슈퍼블록들 각각에 그룹화된 상기 메모리 블록들의 정상/배드 상태를 상태 비트맵으로 관리하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  16. 제15항에 있어서,
    상기 제1 사용단계는,
    상기 병합동작에서 상기 타겟 리스트의 설정된 사용순서에 따라 상기 제1 슈퍼블록들 중 타겟 슈퍼블록을 선택하는 경우,
    상기 상태 비트맵을 확인하여 알 수 있는 타겟 슈퍼블록으로 선택된 상기 제1 슈퍼블록들의 정상 메모리 블록들에만 소스(source) 슈퍼블록으로부터 전달된 유효 데이터를 저장하는 메모리 시스템의 동작방법.
  17. 제16항에 있어서,
    상기 제1 슈퍼블록들 중 상기 사용단계에서의 상기 병합동작을 통해 타겟 슈퍼블록으로 사용되어 소스 슈퍼블록으로부터 전달된 유효 데이터가 내부에 저장된 클로즈(close)상태의 상기 제1 슈퍼블록들을 제3 슈퍼블록들로 구분하여 관리하는 제3 구분단계;
    상기 병합동작에서 상기 제3 슈퍼블록들을 소스 슈퍼블록으로 선택하는 경우, 상기 타겟 리스트의 사용순서 중 상기 제2 슈퍼블록들을 타겟 슈퍼블록으로 사용하는 제2 사용단계; 및
    상기 제2 사용단계를 통해 소스 슈퍼블록으로 사용되어 오픈(open)상태의 상기 제3 슈퍼블록들을 다시 상기 제1 슈퍼블록들로서 구분하여 관리하는 제4 구분단계를 더 포함하는 메모리 시스템의 동작방법.
  18. 제12항에 있어서,
    소거-라이트(erase-write) 사이클의 반복으로 인해 상기 제2 슈퍼블록들 중 임의의 제2 슈퍼블록에서 배드 메모리 블록이 발생하는 경우, 상기 병합동작을 통해 상기 임의의 제2 슈퍼블록에 저장된 유효 데이터를 타겟 슈퍼블록으로 이동시킨 후 상기 임의의 제2 슈퍼블록을 상기 제1 슈퍼블록들로서 구분하여 관리하는 제5 구분단계를 더 포함하는 메모리 시스템의 동작방법.
  19. 제11항에 있어서,
    상기 다이들 중 제1 다이는 제1 채널(channel)에 연결되고,
    상기 다이들 중 제2 다이는 제2 채널에 연결되며,
    상기 제1 다이에 포함된 플래인들은 상기 제1 채널을 공유하는 다수의 제1 경로(way)에 연결되고,
    상기 제2 다이에 포함된 플래인들은 상기 제2 채널을 공유하는 다수의 제2 경로에 연결되는 것을 특징으로 하는 메모리 시스템의 동작방법.
  20. 제19항에 있어서,
    상기 설정된 조건은,
    상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제1 다이의 제2 플래인에 포함된 제2 블록을 그룹화하는 것, 및 상기 제2 다이의 제3 플래인에 포함된 제3 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 포함하거나, 또는
    상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제2 다이의 제3 플래인에 포함된 제3 블록을 그룹화하는 것, 및 상기 제1 다이의 제2 플래인에 포함된 제2 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 포함하거나, 또는
    상기 제1 다이의 제1 플래인에 포함된 제1 블록과 상기 제1 다이의 제2 플래인에 포함된 제2 블록과 상기 제2 다이의 제3 플래인에 포함된 제3 블록과 상기 제2 다이의 제4 플래인에 포함된 제4 블록을 그룹화하는 것을 포함하는 메모리 시스템.
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